CN107039447A - 存储单元及其形成方法 - Google Patents

存储单元及其形成方法 Download PDF

Info

Publication number
CN107039447A
CN107039447A CN201610079607.2A CN201610079607A CN107039447A CN 107039447 A CN107039447 A CN 107039447A CN 201610079607 A CN201610079607 A CN 201610079607A CN 107039447 A CN107039447 A CN 107039447A
Authority
CN
China
Prior art keywords
lightly doped
grid structure
doped district
pseudo
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610079607.2A
Other languages
English (en)
Other versions
CN107039447B (zh
Inventor
洪波
张帅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610079607.2A priority Critical patent/CN107039447B/zh
Priority to US15/407,308 priority patent/US10062767B2/en
Priority to EP17152904.3A priority patent/EP3203502A3/en
Publication of CN107039447A publication Critical patent/CN107039447A/zh
Application granted granted Critical
Publication of CN107039447B publication Critical patent/CN107039447B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储单元及其形成方法，形成方法包括：提供衬底，衬底内具有阱区；在衬底的阱区表面形成分立的选择栅结构、浮栅结构和伪栅结构；以选择栅结构、浮栅结构和伪栅结构为掩膜，在衬底的阱区内形成第一轻掺杂区、第二轻掺杂区和第三轻掺杂区，第一轻掺杂区和第二轻掺杂区位于选择栅结构两侧，且第二轻掺杂区位于相邻选择栅结构和浮栅结构之间，第三轻掺杂区位于相邻浮栅结构和伪栅结构之间；之后，在选择栅结构、浮栅结构和伪栅结构的侧壁表面以及部分衬底表面形成侧墙；以浮栅结构、伪栅结构和侧墙为掩膜，在第三轻掺杂区内形成源区，第三轻掺杂区包围源区。所形成的存储单元漏电流减少、性能提高。

Description

存储单元及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种存储单元及其形成方法。
背景技术
电学多次可擦写可编程存储器(multiple time program，MTP)是一种较为常见的非易失性存储器，且由于所述电学多次可擦写可编程存储器制造工艺简单，成本低廉，得到了广泛的应用，例如设置于嵌入式系统，PC及外设、电信交换机、蜂窝电话、网络互联等设备中，用于存储语音、图像或数据等信息。
对于双栅结构的多次可擦写可编程存储器的存储单元来说，所述单元包括：衬底，所述衬底内具有阱区；位于衬底阱区表面的选择栅结构和浮栅结构；位于所述选择栅结构和浮栅结构两侧衬底阱区内的源区和字线区；位于所述选择栅结构和浮栅结构之间的衬底阱区内的轻掺杂区。其中，所述源区、字线区和轻掺杂区的掺杂类型相同，且所述源区、字线区和轻掺杂区与阱区的掺杂类型相反。
然而，现有的多次可擦写可编程存储器的存储单元的性能不稳定。
发明内容
本发明解决的问题是提供一种存储单元及其形成方法，所形成的存储单元漏电流减少、性能提高。
为解决上述问题，本发明提供一种存储单元及其形成方法，包括：提供衬底，所述衬底内具有阱区；在所述衬底的阱区表面形成分立的选择栅结构、浮栅结构和伪栅结构，且所述选择栅结构和伪栅结构分别位于所述浮栅结构两侧；以所述选择栅结构、浮栅结构和伪栅结构为掩膜，在所述衬底的阱区内形成第一轻掺杂区、第二轻掺杂区和第三轻掺杂区，所述第一轻掺杂区和第二轻掺杂区位于所述选择栅结构两侧，且所述第二轻掺杂区位于相邻选择栅结构和浮栅结构之间，所述第三轻掺杂区位于相邻浮栅结构和伪栅结构之间；在形成所述第一轻掺杂区、第二轻掺杂区和第三轻掺杂区之后，在所述选择栅结构、浮栅结构和伪栅结构的侧壁表面以及部分衬底表面形成侧墙；以所述选择栅结构、浮栅结构、伪栅结构和侧墙为掩膜，在所述第一轻掺杂区内形成字线区，在所述第三轻掺杂区内形成源区，所述第三轻掺杂区包围所述源区。
可选的，所述阱区内掺杂有第一类型离子；所述第一轻掺杂区、第二轻掺杂区、第三轻掺杂区、字线区和源区内掺杂有第二类型离子。
可选的，所述字线区和源区内的第二类型离子的掺杂浓度大于所述第一轻掺杂区、第二轻掺杂区和第三轻掺杂区内第二类型离子的掺杂浓度。
可选的，所述第一类型离子为N型离子；所述第二类型离子为P型离子。
可选的，所述侧墙的形成步骤包括：在所述衬底表面、选择栅结构的侧壁和顶部表面、浮栅结构的侧壁和顶部表面、以及伪栅结构的侧壁和顶部表面形成侧墙膜；回刻蚀所述侧墙膜直至暴露出所述衬底表面、以及选择栅结构、浮栅结构和伪栅结构的顶部表面为止，形成所述侧墙。
可选的，位于选择栅结构和浮栅结构之间的侧墙覆盖所述选择栅结构和浮栅结构之间的衬底表面。
可选的，位于所述浮栅结构和伪栅结构之间的侧墙暴露出位于所述浮栅结构和伪栅结构之间的部分衬底表面。
可选的，还包括：在所述选择栅结构、浮栅结构、伪栅结构和侧墙暴露出的第一轻掺杂区和第三轻掺杂区形成第一导电层。
可选的，所述第一导电层的形成步骤包括：在所述第一轻掺杂区、侧墙、选择栅结构、浮栅结构、第三轻掺杂区和伪栅结构表面沉积导电膜；去除位于选择栅结构、浮栅结构和伪栅结构顶部表面的导电膜，形成所述第一导电层。
可选的，去除位于选择栅结构、浮栅结构和伪栅结构顶部表面的导电膜的步骤包括：在所述导电膜表面形成介质层，所述介质层暴露出位于选择栅结构、浮栅结构和伪栅结构顶部表面的导电膜；平坦化所述介质层暴露出的导电膜。
可选的，所述字线区和源区形成第一导电层之前或之后形成；所述字线区和源区的形成工艺为离子注入工艺。
可选的，还包括：在所述第一导电层表面形成导电插塞。
可选的，所述选择栅结构包括：位于阱区表面的选择栅介质层、位于所述选择栅介质层表面的选择栅层；所述浮栅结构包括：位于阱区表面的浮栅介质层、位于所述浮栅介质层表面的浮栅层；所述伪栅结构包括：位于阱区表面的伪栅介质层、位于所述伪栅介质层表面的伪栅层。
可选的，还包括：位于所述选择栅层、浮栅层和伪栅层表面的掩膜层。
可选的，在形成所述字线区和源区之后，去除所述掩膜层。
可选的，还包括：在部分浮栅层表面形成第二导电层。
可选的，所述第一轻掺杂区、第二轻掺杂区和第三轻掺杂区的形成工艺为离子注入工艺。
相应的，本发明还提供一种采用上述任一项方法所形成的存储单元，包括：衬底，所述衬底内具有阱区；位于所述衬底阱区表面分立的选择栅结构、浮栅结构和伪栅结构，且所述选择栅结构和伪栅结构分别位于所述浮栅结构两侧；位于所述衬底的阱区内的第一轻掺杂区、第二轻掺杂区和第三轻掺杂区，所述第一轻掺杂区和第二轻掺杂区位于所述选择栅结构两侧，且所述第二轻掺杂区位于相邻选择栅结构和浮栅结构之间，所述第三轻掺杂区位于相邻浮栅结构和伪栅结构之间；位于所述选择栅结构、浮栅结构和伪栅结构的侧壁表面以及部分衬底表面的侧墙；位于所述第一轻掺杂区内的字线区；位于所述第三轻掺杂区内的源区，所述第三轻掺杂区包围所述源区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在所述浮栅结构两侧分别形成选择栅结构和伪栅结构，则在形成侧墙时，所述伪栅结构的侧壁表面也能够形成侧墙。由于第三轻掺杂区以所述浮栅结构和伪栅结构为掩膜形成，而所述源区以所述浮栅结构、伪栅结构和侧墙为掩膜形成，能够使所述源区形成于所述第三轻掺杂区内，且所述第三轻掺杂区能够包围所述源区。因此，所述源区与阱区之间具有第三轻掺杂区作为过渡，避免了源区直接与阱区相接触，从而能够抑制源区与阱区之间发生击穿现象，由此减少了源区与阱区之间的漏电流，提高了所形成的存储单元的性能及可靠性。
本发明的结构中，在所述浮栅结构两侧分别具有选择栅结构和伪栅结构，且所述伪栅结构的侧壁表面也具有侧墙。由于第三轻掺杂区位于所述浮栅结构和伪栅结构之间的阱区内，而所述源区位于所述浮栅结构、伪栅结构和侧墙暴露出的阱区内，因此，所述源区位于所述第三轻掺杂区内、且由所述第三轻掺杂区包围。由于所述源区与阱区之间具有第三轻掺杂区作为过渡，避免了源区直接与阱区相接触，因此能够抑制源区与阱区之间发生击穿现象，由此减少了源区与阱区之间的漏电流，提高了存储单元的性能。
附图说明
图1至图3是多次可擦写可编程存储器的存储单元的形成过程的实施例的剖面结构示意图；
图4至图11是本发明实施例的存储单元的形成过程的结构示意图。
具体实施方式
如背景技术所述，现有的多次可擦写可编程存储器的存储单元内容易产生漏电流，导致存储单元的性能不稳定。
经过研究发现，由于所述多次可擦写可编程存储器的存储单元内的源区与阱区之间容易发生击穿，从而会引起存储单元内产生漏电流，致使存储单元的可靠性下降。以下将结合图1至图3进行说明。
图1至图3是多次可擦写可编程存储器的存储单元的形成过程的实施例的剖面结构示意图。
请参考图1，提供衬底100，所述衬底100内具有阱区101；在所述衬底100的阱区101表面形成分立的选择栅结构110和浮栅结构120。
请参考图2，以所述选择栅结构110和浮栅结构120为掩膜，在所述选择栅结构110和浮栅结构120两侧的衬底100阱区101内、以及选择栅结构110和浮栅结构120之间的衬底100阱区101内形成轻掺杂区102。
请参考图3，在形成所述轻掺杂区102之后，分别在所述选择栅结构110和浮栅结构120的侧壁表面形成侧墙103，且所述侧墙103还覆盖选择栅结构110和浮栅结构120之间的轻掺杂区102表面；以所述选择栅结构110、浮栅结构120和侧墙130为掩膜，在所述选择栅结构110一侧的衬底100阱区101内形成字线区104，在所述浮栅结构120一侧的衬底100阱区101内形成源区105。
在所述存储单元工作时，在所述字线区104和阱区101施加正偏压，在所述源区105施加负偏压，从而使得所述阱区101与所述源区105之间产生电势差。然而，由于所形成的源区105仅靠近浮栅结构120的一侧由所述轻掺杂区102包围，而所述源区105远离所述浮栅结构120的一侧未被轻掺杂区102包围、并直接与阱区101相接触。由于所述源区105内的掺杂离子浓度较高，而所述阱区101内的掺杂离子浓度较低，且所述源区105与所述阱区101反型，在所述阱区101与源区105之间具有电势差的情况下，所述源区105和阱区101相接触的界面容易被击穿，从而在相接触的源区105和阱区101处产生漏电流，致使所形成的存储单元的性能下降、可靠性变差。
为了解决上述问题，本发明提供一种存储单元及其形成方法。所述存储单元的形成方法包括：提供衬底，所述衬底内具有阱区；在所述衬底的阱区表面形成分立的选择栅结构、浮栅结构和伪栅结构，且所述选择栅结构和伪栅结构分别位于所述浮栅结构两侧；以所述选择栅结构、浮栅结构和伪栅结构为掩膜，在所述衬底的阱区内形成第一轻掺杂区、第二轻掺杂区和第三轻掺杂区，所述第一轻掺杂区和第二轻掺杂区位于所述选择栅结构两侧，且所述第二轻掺杂区位于相邻选择栅结构和浮栅结构之间，所述第三轻掺杂区位于相邻浮栅结构和伪栅结构之间；在形成所述第一轻掺杂区、第二轻掺杂区和第三轻掺杂区之后，在所述选择栅结构、浮栅结构和伪栅结构的侧壁表面以及部分衬底表面形成侧墙；以所述选择栅结构、浮栅结构、伪栅结构和侧墙为掩膜，在所述第一轻掺杂区内形成字线区，在所述第三轻掺杂区内形成源区，所述第三轻掺杂区包围所述源区。
其中，在所述浮栅结构两侧分别形成选择栅结构和伪栅结构，则在形成侧墙时，所述伪栅结构的侧壁表面也能够形成侧墙。由于第三轻掺杂区以所述浮栅结构和伪栅结构为掩膜形成，而所述源区以所述浮栅结构、伪栅结构和侧墙为掩膜形成，能够使所述源区形成于所述第三轻掺杂区内，且所述第三轻掺杂区能够包围所述源区。因此，所述源区与阱区之间具有第三轻掺杂区作为过渡，避免了源区直接与阱区相接触，从而能够抑制源区与阱区之间发生击穿现象，由此减少了源区与阱区之间的漏电流，提高了所形成的存储单元的性能及可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明实施例的存储单元的形成过程的结构示意图。
请参考图4，提供衬底200，所述衬底200内具有阱区201。
所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。
所述阱区201内掺杂有第一类型离子。在本实施例中，所述第一类型离子为N型离子，后续形成于所述阱区201内的字线区和源区内掺杂P型离子。在另一实施例中，所述第一类型离子为P型离子。
所述阱区201的形成步骤包括：在所述衬底200表面形成第一图形化层，所述第一图形化层暴露出需要形成阱区201的衬底200表面；以所述第一图形化层为掩膜，采用离子注入工艺在所述衬底200内形成阱区201。所述第一图形化层包括图形化的光刻胶层；所述第一图形化层的形成步骤包括：采用涂布工艺在所述掩膜材料膜表面形成光刻胶膜；对所述光刻胶膜进行曝光显影以图形化，形成图形化的光刻胶层。
请参考图5，在所述衬底200的阱区201表面形成分立的选择栅结构210、浮栅结构220和伪栅结构230，且所述选择栅结构210和伪栅结构230分别位于所述浮栅结构220两侧。
所述选择栅结构210用于作为所形成的存储单元的选择栅，所述浮栅结构用于作为所形成的存储单元的浮栅。
所述伪栅结构230用于控制后续形成的第三轻掺杂区以及源区的位置和形状，以保证所形成的源区完全由所述第三轻掺杂区包围，以此避免源区直接与阱区201相接触，从而避免了阱区201与源区之间因发生击穿而产生漏电流。
在本实施例中，所述选择栅结构210包括：位于阱区201表面的选择栅介质层211、位于所述选择栅介质层211表面的选择栅层212。所述浮栅结构220包括：位于阱区201表面的浮栅介质层221、位于所述浮栅介质层221表面的浮栅层222。所述伪栅结构230包括：位于阱区201表面的伪栅介质层231、位于所述伪栅介质层231表面的伪栅层232。
而且，所述选择栅层212、浮栅层222和伪栅层232表面还具有掩膜层202。所述掩膜层202作为刻蚀形成所述选择栅结构210、浮栅结构220和伪栅结构230的掩膜；所述掩膜层202还能够在后续工艺中用于保护所述选择栅层212、浮栅层222和伪栅层232。
所述选择栅结构210、浮栅结构220和伪栅结构230的形成步骤包括：在所述衬底200表面形成栅介质膜；在所述栅介质膜表面形成栅极膜；在所述栅极膜表面形成掩膜层202，所述掩膜层202覆盖需要形成选择栅结构210、浮栅结构220和伪栅结构230的对应位置和形状；以所述掩膜层202为掩膜，刻蚀所述栅极膜和栅介质膜，直至暴露出衬底200表面为止，形成所述选择栅结构210、浮栅结构220和伪栅结构230。
由于所述伪栅结构230在形成所述选择栅结构210、浮栅结构220的过程中同时形成，因此无需增加额外的工艺步骤以形成所述伪栅结构230，有利于简化工艺制程。
在本实施例中，所述选择栅介质层211、浮栅介质层221和伪栅介质层231的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述栅介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；当所述栅极膜的材料为氧化硅、且衬底200材料为单晶硅时，所述栅介质膜的形成工艺还能够为热氧化工艺或湿法氧化工艺。
所述选择栅层212、浮栅层222和伪栅层232的材料为多晶硅；所述栅极膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，采用化学气相沉积工艺形成所述栅极膜。
所述掩膜层202的材料为氮化硅、氮氧化硅、氮化钛、氮化钽或无定形碳。所述掩膜层202为硬掩膜，能够在刻蚀栅极膜的过程中，维持图形的稳定，并且，能够在后续工艺中用于保护选择栅层212、浮栅层222和伪栅层232。所述掩膜层202的形成步骤包括：在所述栅极膜表面形成掩膜材料膜；在所述掩膜材料膜表面形成第二图形化层，所述第二图形化层覆盖需要形成选择栅结构210、浮栅结构220和伪栅结构230的对应位置和形状；以所述第二图形化层为掩膜，刻蚀所述掩膜材料膜直至暴露出所述栅极膜表面为止。
所述第二图形化层能够在刻蚀形成掩膜层202之后去除，或者在刻蚀栅极膜和栅介质膜之后去除。在本实施例中，所述第二图形化层为图形化的光刻胶层；所述第二图形化层的形成步骤包括：采用涂布工艺在所述掩膜材料膜表面形成光刻胶膜；对所述光刻胶膜进行曝光显影以图形化，形成图形化的光刻胶层。
刻蚀所述栅极膜和栅介质膜的工艺为各向异性的干法刻蚀工艺，刻蚀方向垂直于衬底200表面。
刻蚀栅极膜的工艺参数包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升/分钟～800标准毫升/分钟，氯气的流量为20标准毫升/分钟～100标准毫升/分钟，惰性气体的流量为50标准毫升/分钟～1000标准毫升/分钟，刻蚀腔室的压力为2毫托～200毫托。所述栅介质膜的材料为氧化硅，刻蚀栅介质膜的气体包括碳氟气体，例如CHF3。
在本实施例中，部分所述伪栅结构230位于阱区201表面，部分伪栅结构230位于阱区201以外的衬底200表面。而且，所述选择栅结构210与浮栅结构220之间的距离、小于浮栅结构220与伪栅结构230之间的距离，从而能够在后续形成侧墙之后，使所述侧墙在覆盖选择栅结构210与浮栅结构220之间的衬底200表面的同时，暴露出浮栅结构220与伪栅结构230之间的部分衬底200表面。
而且，为了使后续形成的侧墙能够完全覆盖所述选择栅结构210与浮栅结构220之间的衬底200表面，所述选择栅结构210与浮栅结构220之间的距离需要小于后续形成的侧墙厚度的2倍。
请参考图6，以所述选择栅结构210、浮栅结构220和伪栅结构230为掩膜，在所述衬底200的阱区201内形成第一轻掺杂区203、第二轻掺杂区204和第三轻掺杂区205，所述第一轻掺杂区203和第二轻掺杂区204位于所述选择栅结构两侧210，且所述第二轻掺杂区204位于相邻选择栅结构210和浮栅结构220之间，所述第三轻掺杂区205位于相邻浮栅结构220和伪栅结构230之间。
所述第一轻掺杂区203、第二轻掺杂区204、第三轻掺杂区205内的掺杂离子类型与所述阱区201内的掺杂离子类型相反。所述第一轻掺杂区203、第二轻掺杂区204、第三轻掺杂区205内掺杂有第二类型离子。
在本实施例中，所述阱区201内掺杂的第一类型离子为N型离子，所述第一轻掺杂区203、第二轻掺杂区204、第三轻掺杂区205内掺杂的第二类型离子为P型离子。
所述第一轻掺杂区203、第二轻掺杂区204、第三轻掺杂区205的形成步骤包括：在所述衬底200表面形成第三图形化层，所述第三图形化层暴露出所述选择栅结构210、浮栅结构220、伪栅结构230、以及需要形成所述第一轻掺杂区203、第二轻掺杂区204、第三轻掺杂区205的部分阱区201；以所述第三图形化层掩膜，采用第一离子注入工艺在所述阱区201内形成所述第一轻掺杂区203、第二轻掺杂区204、第三轻掺杂区205。
在所述第一离子注入工艺中，所述掩膜层202能够保护所述选择栅层212、浮栅层222和伪栅层232。
请参考图7，在形成所述第一轻掺杂区203、第二轻掺杂区204和第三轻掺杂区205之后，在所述选择栅结构210、浮栅结构220和伪栅结构230的侧壁表面以及部分衬底200表面形成侧墙240。
所述侧墙240用于保护所述选择栅结构210、浮栅结构220和伪栅结构230的侧壁表面。其次，所述侧墙240还用于使后续形成的第一导电层与所述选择栅结构210、浮栅结构220和伪栅结构230之间进行电隔离。再次，所述侧墙还用于定义后续形成的字线区与所述选择栅结构210之间的距离、以及后续形成的源区与浮栅结构220和伪栅结构230之间的距离。
在本实施例中，由于在所述浮栅结构220一侧形成伪栅结构230，而所述伪栅结构230的侧壁表面也形成侧墙240，则所述浮栅结构220与所述伪栅结构230之间暴露出的区域位于第三轻掺杂区205内，则后续形成的源区位于第三轻掺杂区205内，使得所述源区与阱区201之间能够由所述第三轻掺杂区205作为过渡，以此能够避免产生漏电流。
所述侧墙240的形成步骤包括：在所述衬底200表面、选择栅结构210的侧壁和顶部表面、浮栅结构220的侧壁和顶部表面、以及伪栅结构230的侧壁和顶部表面形成侧墙膜；回刻蚀所述侧墙膜直至暴露出所述衬底200表面、以及选择栅结构210、浮栅结构220和伪栅结构230的顶部表面为止，形成所述侧墙240。
所述侧墙240的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种。所述侧墙膜的厚度为400埃～600埃；在本实施例中，所述侧墙膜的厚度为500埃。所述侧墙膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述侧墙膜的形成工艺为原子层沉积工艺；所述原子层沉积工艺包括：向原子层沉积腔室内通入前驱体，所述前驱体包括含硅气体、以及含氧气体和含氮气体中的一种或多种，工艺温度为400℃至600℃，压强为1毫托～10毫托，前驱体的气体流量为1500sccm～4000sccm，沉积次数为15次～50次。
所述侧墙膜填充满所述选择栅结构210和浮栅结构220之间的沟槽，从而能够使所形成的侧墙240完全覆盖所述选择栅结构210和浮栅结构220之间的阱区201表面。当后续采用离子注入工艺形成字线区和源区时，不会对所述选择栅结构210和浮栅结构220之间的阱区201进行掺杂。
而且，为了保证所述侧墙膜能够填充满所述选择栅结构210和浮栅结构220之间的沟槽，所述侧墙膜厚度的2倍需要大于选择栅结构210和浮栅结构220之间的距离。
此外，由于所述浮栅结构220与伪栅结构230之间的距离、大于选择栅结构210和浮栅结构220之间的距离，因此能够使侧墙膜在填充满所述选择栅结构210和浮栅结构220之间沟槽的同时，暴露出浮栅结构220与伪栅结构230之间的部分第三轻掺杂区205表面，从而使所形成的侧墙240暴露出浮栅结构220与伪栅结构230之间的部分第三轻掺杂区205，则后续以离子注入工艺形成的源区能够位于所述第三轻掺杂区205内、并由所述第三轻掺杂区205包围。
所述回刻蚀侧墙膜的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的刻蚀方向垂直于衬底200表面，从而能够在去除衬底200表面以及掩膜层202表面的侧墙膜时，保留选择栅结构210、浮栅结构220和伪栅结构230侧壁表面的侧墙240。
所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括碳氟气体、O2、Ar、He、N2中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W，温度为40℃～200℃；所述碳氟气体包括CF4、C3F8、C4F8、CH2F2、CH3F、CHF3中的一种或多种。
后续在所述选择栅结构210、浮栅结构220、伪栅结构230和侧墙240暴露出的第一轻掺杂区203和第三轻掺杂区205形成第一导电层。以下将结合图8、图10和图11进行说明。
请参考图8，在所述第一轻掺杂区203、侧墙240、选择栅结构210、浮栅结构220、第三轻掺杂区205和伪栅结构230表面沉积导电膜250
在本实施例中，所述导电膜250在后续以离子注入工艺形成字线区和源区之前形成。在其它实施例中，所述字线区和源区还能够在形成所述导电膜250之前形成。
所述导电膜250用于形成位于第一轻掺杂区203和第三轻掺杂区205表面的第一导电层。由于后续在所述第一轻掺杂区203内形成字线区，在所述第三轻掺杂区205内形成源区，则所形成的第一导电层分别位于所述字线区和源区表面。
在本实施例中，所述导电膜250的材料为多晶硅，后续形成字线区和源区的离子注入工艺能够同时对所述导电膜250进行掺杂，使得所述多晶硅材料的导电膜能够导电。
所述导电膜250的厚度为600埃～700埃；本实施例中，所述导电膜的厚度为650埃。所述导电膜250需要填充满所述浮栅结构220与伪栅结构230之间的沟槽，使得后续形成的第一导电层能够对后续形成的源区施加偏压。
而且，由于位于所述第三轻掺杂区205表面的导电膜厚度较厚，则后续形成于源区表面的第一导电层的厚度较厚，则所述第一导电层的电阻率较小，有利于增大工作电流，提高存储单元的工作效率，减小存储单元的功耗。
此外，由于所述导电膜250填充满浮栅结构220与伪栅结构230之间的沟槽，因此位于第一轻掺杂区203表面的导电膜250厚度小于第三轻掺杂区205表面的导电膜250厚度；在后续以离子注入工艺形成字线区和源区时，由于所述导电膜250的阻挡，能够使源区底部的深度小于字线区底部的深度，从而保证所述源区由第三轻掺杂区205包围，避免所述源区与阱区201相接触。
所述导电膜250的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述导电膜250的形成工艺为炉管高温化学气相沉积工艺，工艺参数包括：600摄氏度～800摄氏度，气体包括SiH2Cl2。
在本实施例中，在采用沉积工艺形成导电膜250之后，刻蚀去除阱区201以外的导电膜250。
请参考图9，以所述选择栅结构210、浮栅结构220、伪栅结构230和侧墙240为掩膜，在所述第一轻掺杂区203内形成字线区206，在所述第三轻掺杂区205内形成源区207，所述第三轻掺杂区205包围所述源区207。
所述字线区206和源区207内掺杂有第二类型离子。所述字线区206和源区207与阱区201反型，与所述第一轻掺杂区203、第二轻掺杂区204、第三轻掺杂区205同型。在本实施例中，所述字线区206和源区207内掺杂的第二类型离子为P型离子。
所述字线区206和源区207内的第二类型离子的掺杂浓度、大于所述第一轻掺杂区203、第二轻掺杂区204和第三轻掺杂区205内第二类型离子的掺杂浓度。
所述字线区206和源区207的形成步骤包括：在所述导电膜250表面形成第四图形化层，所述第四图形化层暴露出所述选择栅结构210、浮栅结构220、伪栅结构230、第一轻掺杂区203、第二轻掺杂区204、第三轻掺杂区205的对应区域；以所述第四图形化层为掩膜，采用第二离子注入工艺在所述第一轻掺杂区203内形成所述字线区206，在所述第三轻掺杂区205内形成源区207。
在本实施例中，由于第三轻掺杂区205表面的导电膜250厚度大于第一轻掺杂区202表面的导电膜250厚度，因此，所形成的字线区206底部的深度大于源区207底部的深度。而且，由于所述第三轻掺杂区205的边缘有所述侧墙240覆盖，能够使所形成的源区207位于第三轻掺杂区205中间、且由所述第三轻掺杂区205包围，从而避免所述源区207直接与阱区201相接触，避免源区207与阱区201之间因掺杂离子浓度差异过大而易于发生击穿的问题，以此防止源区207与阱区201之间产生漏电流，提高所形成的存储单元的性能。
在本实施例中，所述选择栅层212、浮栅层222和伪栅层232表面具有掩膜层202，在所述第二离子注入工艺中，所述掩膜层202能够用于保护所述选择栅层212、浮栅层222和伪栅层232，避免第二类型离子掺杂入所述选择栅层212、浮栅层222和伪栅层232内。
请参考图10和11，图10是图11沿AA’方向的剖面结构示意图，在所述第一导电层250a表面形成导电插塞270。
需要说明的是，图11是忽略介质层260的俯视结构示意图。
在本实施例中，在形成所述导电插塞270之前，还包括去除位于选择栅结构210、浮栅结构220和伪栅结构230顶部表面的导电膜，形成所述第一导电层250a。
去除位于选择栅结构210、浮栅结构220和伪栅结构230顶部表面的导电膜的步骤包括：在所述导电膜表面形成介质层260，所述介质层260暴露出位于选择栅结构210、浮栅结构220和伪栅结构230顶部表面的导电膜250(如图9所示)；平坦化所述介质层260暴露出的导电膜250。
其中，所述介质层260的形成步骤包括：在所述衬底200和导电膜250表面形成介质膜；平坦化所述介质膜直至暴露出所述选择栅结构210、浮栅结构220和伪栅结构230顶部表面位置，形成所述介质层260。
所述介质层260的材料包括氧化硅、氮化硅、氮氧化硅、低K介质材料(介电系数为2.5～3.9)和超低K介质材料(介电系数小于2.5)中的一种或多种组合。所述介质膜的形成工艺包括化学气相沉积工艺、物理气相沉积或原子层沉积工艺。平坦化所述介质膜的工艺为化学机械抛光工艺。
在本实施例中，平坦化所述介质层260暴露出的导电膜250的工艺为刻蚀工艺；所述刻蚀工艺能够为各向异性的干法刻蚀工艺或湿法刻蚀工艺。
在另一实施例中，平坦化所述介质层260暴露出的导电膜250的工艺为化学机械抛光；平坦化所述介质膜和平坦化所述导电膜250能够采用同一化学机械抛光工艺。
在本实施例中，在形成所述字线区206、源区207和介质层260之后，去除所述掩膜层202(如图9所示)。去除所述掩膜层202的工艺为湿法刻蚀工艺、各向异性的干法刻蚀工艺或各向同性的干法刻蚀工艺。
在本实施例中，还包括在部分浮栅层表面形成第二导电层。所述第二导电层的形成步骤为：在形成所述导电膜250之前，采用刻蚀工艺去除部分掩膜层202以暴露出部分浮栅层222表面；在暴露出的浮栅层222表面形成导电膜250；在刻蚀所述导电膜时，保留位于部分浮栅层222表面的部分导电膜，形成第二导电层。
在形成所述介质层260之后，在所述介质层260内形成所述导电插塞270。所述导电插塞270的形成步骤包括：在所述介质层260表面形成第五图形化层，所述第五图形化层暴露出部分与第一导电层250a对应的介质层260表面；以所述第五图形化层为掩膜，刻蚀所述介质层260直至暴露出部分第一导电层250a表面为止，形成通孔；在所述通孔内和介质层260上形成导电材料膜，所述导电材料膜填充满所述通孔；平坦化所述导电材料膜直至暴露出所述介质层260表面为止，形成所述导电插塞270。
所述导电插塞270的材料包括铜、钨或铝。所述导电材料膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。平坦化所述导电材料膜的工艺为化学机械抛光工艺。
在本实施例中，与字线区206电连接的导电插塞270位于第三掺杂区205以外的第一导电层250a表面。
综上，本实施例中，在所述浮栅结构两侧分别形成选择栅结构和伪栅结构，则在形成侧墙时，所述伪栅结构的侧壁表面也能够形成侧墙。由于第三轻掺杂区以所述浮栅结构和伪栅结构为掩膜形成，而所述源区以所述浮栅结构、伪栅结构和侧墙为掩膜形成，能够使所述源区形成于所述第三轻掺杂区内，且所述第三轻掺杂区能够包围所述源区。因此，所述源区与阱区之间具有第三轻掺杂区作为过渡，避免了源区直接与阱区相接触，从而能够抑制源区与阱区之间发生击穿现象，由此减少了源区与阱区之间的漏电流，提高了所形成的存储单元的性能及可靠性。
相应的，本发明实施例还提供采用上述方法所形成的存储单元的结构，请继续参考图10和图11，包括：
衬底200，所述衬底200内具有阱区201；
位于所述衬底200阱区201表面分立的选择栅结构210、浮栅结构220和伪栅结构230，且所述选择栅结构210和伪栅结构230分别位于所述浮栅结构220两侧；
位于所述衬底200的阱区201内的第一轻掺杂区203、第二轻掺杂区204和第三轻掺杂区205，所述第一轻掺杂区203和第二轻掺杂区204位于所述选择栅结构210两侧，且所述第二轻掺杂区204位于相邻选择栅结构210和浮栅结构220之间，所述第三轻掺杂区205位于相邻浮栅结构220和伪栅结构230之间；
位于所述选择栅结构210、浮栅结构220和伪栅结构230的侧壁表面以及部分衬底200表面的侧墙240；
位于所述第一轻掺杂区203内的字线区206；
位于所述第三轻掺杂区205内的源区207，所述第三轻掺杂区205包围所述源区207。
在本实施例中，还包括位于所述选择栅结构210、浮栅结构220、伪栅结构230和侧墙240暴露出的第一轻掺杂区202和第三轻掺杂区205表面的第一导电层250a；位于所述第一导电层250a表面的导电插塞270。
综上，本实施例中，在所述浮栅结构两侧分别具有选择栅结构和伪栅结构，且所述伪栅结构的侧壁表面也具有侧墙。由于第三轻掺杂区位于所述浮栅结构和伪栅结构之间的阱区内，而所述源区位于所述浮栅结构、伪栅结构和侧墙暴露出的阱区内，因此，所述源区位于所述第三轻掺杂区内、且由所述第三轻掺杂区包围。由于所述源区与阱区之间具有第三轻掺杂区作为过渡，避免了源区直接与阱区相接触，因此能够抑制源区与阱区之间发生击穿现象，由此减少了源区与阱区之间的漏电流，提高了存储单元的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种存储单元的形成方法，其特征在于，包括：
提供衬底，所述衬底内具有阱区；
在所述衬底的阱区表面形成分立的选择栅结构、浮栅结构和伪栅结构，且所述选择栅结构和伪栅结构分别位于所述浮栅结构两侧；
以所述选择栅结构、浮栅结构和伪栅结构为掩膜，在所述衬底的阱区内形成第一轻掺杂区、第二轻掺杂区和第三轻掺杂区，所述第一轻掺杂区和第二轻掺杂区位于所述选择栅结构两侧，且所述第二轻掺杂区位于相邻选择栅结构和浮栅结构之间，所述第三轻掺杂区位于相邻浮栅结构和伪栅结构之间；
在形成所述第一轻掺杂区、第二轻掺杂区和第三轻掺杂区之后，在所述选择栅结构、浮栅结构和伪栅结构的侧壁表面以及部分衬底表面形成侧墙；
以所述选择栅结构、浮栅结构、伪栅结构和侧墙为掩膜，在所述第一轻掺杂区内形成字线区，在所述第三轻掺杂区内形成源区，所述第三轻掺杂区包围所述源区。
2.如权利要求1所述的存储单元的形成方法，其特征在于，所述阱区内掺杂有第一类型离子；所述第一轻掺杂区、第二轻掺杂区、第三轻掺杂区、字线区和源区内掺杂有第二类型离子。
3.如权利要求2所述的存储单元的形成方法，其特征在于，所述字线区和源区内的第二类型离子的掺杂浓度大于所述第一轻掺杂区、第二轻掺杂区和第三轻掺杂区内第二类型离子的掺杂浓度。
4.如权利要求2所述的存储单元的形成方法，其特征在于，所述第一类型离子为N型离子；所述第二类型离子为P型离子。
5.如权利要求1所述的存储单元的形成方法，其特征在于，所述侧墙的形成步骤包括：在所述衬底表面、选择栅结构的侧壁和顶部表面、浮栅结构的侧壁和顶部表面、以及伪栅结构的侧壁和顶部表面形成侧墙膜；回刻蚀所述侧墙膜直至暴露出所述衬底表面、以及选择栅结构、浮栅结构和伪栅结构的顶部表面为止，形成所述侧墙。
6.如权利要求1所述的存储单元的形成方法，其特征在于，位于选择栅结构和浮栅结构之间的侧墙覆盖所述选择栅结构和浮栅结构之间的衬底表面。
7.如权利要求1所述的存储单元的形成方法，其特征在于，位于所述浮栅结构和伪栅结构之间的侧墙暴露出位于所述浮栅结构和伪栅结构之间的部分衬底表面。
8.如权利要求1所述的存储单元的形成方法，其特征在于，还包括：在所述选择栅结构、浮栅结构、伪栅结构和侧墙暴露出的第一轻掺杂区和第三轻掺杂区形成第一导电层。
9.如权利要求8所述的存储单元的形成方法，其特征在于，所述第一导电层的形成步骤包括：在所述第一轻掺杂区、侧墙、选择栅结构、浮栅结构、第三轻掺杂区和伪栅结构表面沉积导电膜；去除位于选择栅结构、浮栅结构和伪栅结构顶部表面的导电膜，形成所述第一导电层。
10.如权利要求9所述的存储单元的形成方法，其特征在于，去除位于选择栅结构、浮栅结构和伪栅结构顶部表面的导电膜的步骤包括：在所述导电膜表面形成介质层，所述介质层暴露出位于选择栅结构、浮栅结构和伪栅结构顶部表面的导电膜；平坦化所述介质层暴露出的导电膜。
11.如权利要求9所述的存储单元的形成方法，其特征在于，所述字线区和源区形成所述导电膜之前或之后形成；所述字线区和源区的形成工艺为离子注入工艺。
12.如权利要求8所述的存储单元的形成方法，其特征在于，还包括：在所述第一导电层表面形成导电插塞。
13.如权利要求1所述的存储单元的形成方法，其特征在于，所述选择栅结构包括：位于阱区表面的选择栅介质层、位于所述选择栅介质层表面的选择栅层；所述浮栅结构包括：位于阱区表面的浮栅介质层、位于所述浮栅介质层表面的浮栅层；所述伪栅结构包括：位于阱区表面的伪栅介质层、位于所述伪栅介质层表面的伪栅层。
14.如权利要求13所述的存储单元的形成方法，其特征在于，还包括：位于所述选择栅层、浮栅层和伪栅层表面的掩膜层。
15.如权利要求14所述的存储单元的形成方法，其特征在于，在形成所述字线区和源区之后，去除所述掩膜层。
16.如权利要求13所述的存储单元的形成方法，其特征在于，还包括：在部分浮栅层表面形成第二导电层。
17.如权利要求1所述的存储单元的形成方法，其特征在于，所述第一轻掺杂区、第二轻掺杂区和第三轻掺杂区的形成工艺为离子注入工艺。
18.一种采用如权利要求1至17任一项方法所形成的存储单元，其特征在于，包括：
衬底，所述衬底内具有阱区；
位于所述衬底阱区表面分立的选择栅结构、浮栅结构和伪栅结构，且所述选择栅结构和伪栅结构分别位于所述浮栅结构两侧；
位于所述衬底的阱区内的第一轻掺杂区、第二轻掺杂区和第三轻掺杂区，所述第一轻掺杂区和第二轻掺杂区位于所述选择栅结构两侧，且所述第二轻掺杂区位于相邻选择栅结构和浮栅结构之间，所述第三轻掺杂区位于相邻浮栅结构和伪栅结构之间；
位于所述选择栅结构、浮栅结构和伪栅结构的侧壁表面以及部分衬底表面的侧墙；
位于所述第一轻掺杂区内的字线区；
位于所述第三轻掺杂区内的源区，所述第三轻掺杂区包围所述源区。
CN201610079607.2A 2016-02-03 2016-02-03 存储单元及其形成方法 Active CN107039447B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610079607.2A CN107039447B (zh) 2016-02-03 2016-02-03 存储单元及其形成方法
US15/407,308 US10062767B2 (en) 2016-02-03 2017-01-17 Memory cell and fabrication method thereof
EP17152904.3A EP3203502A3 (en) 2016-02-03 2017-01-24 Memory cell and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610079607.2A CN107039447B (zh) 2016-02-03 2016-02-03 存储单元及其形成方法

Publications (2)

Publication Number Publication Date
CN107039447A true CN107039447A (zh) 2017-08-11
CN107039447B CN107039447B (zh) 2019-09-27

Family

ID=57909465

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610079607.2A Active CN107039447B (zh) 2016-02-03 2016-02-03 存储单元及其形成方法

Country Status (3)

Country Link
US (1) US10062767B2 (zh)
EP (1) EP3203502A3 (zh)
CN (1) CN107039447B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110061009A (zh) * 2019-04-30 2019-07-26 上海华力微电子有限公司 一种分离栅闪存单元的半导体结构及其制造方法
CN111508843A (zh) * 2019-01-31 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN116864450A (zh) * 2023-09-05 2023-10-10 合肥晶合集成电路股份有限公司 Mos晶体管的制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI696272B (zh) * 2018-11-30 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
TWI725891B (zh) * 2020-07-09 2021-04-21 力晶積成電子製造股份有限公司 半導體裝置及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030232472A1 (en) * 2002-05-30 2003-12-18 Silicon Based Technology Corp. Methods of fabbricating a stack-gate non-volatile memory device and its contactless memory arrays
US20060138463A1 (en) * 2004-12-28 2006-06-29 Samsung Electronics Co. Ltd. Semiconductor integrated circuit devices including SRAM cells and flash memory cells and methods of fabricating the same
CN1855502A (zh) * 2005-04-18 2006-11-01 力晶半导体股份有限公司 非挥发性存储器及其操作方法
CN1941378A (zh) * 2005-09-27 2007-04-04 力晶半导体股份有限公司 非挥发性存储器及其制造方法与操作方法
CN104465523A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(北京)有限公司 闪存存储器的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998044567A1 (fr) 1997-03-28 1998-10-08 Hitachi, Ltd. Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030232472A1 (en) * 2002-05-30 2003-12-18 Silicon Based Technology Corp. Methods of fabbricating a stack-gate non-volatile memory device and its contactless memory arrays
US20060138463A1 (en) * 2004-12-28 2006-06-29 Samsung Electronics Co. Ltd. Semiconductor integrated circuit devices including SRAM cells and flash memory cells and methods of fabricating the same
CN1855502A (zh) * 2005-04-18 2006-11-01 力晶半导体股份有限公司 非挥发性存储器及其操作方法
CN1941378A (zh) * 2005-09-27 2007-04-04 力晶半导体股份有限公司 非挥发性存储器及其制造方法与操作方法
CN104465523A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(北京)有限公司 闪存存储器的制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508843A (zh) * 2019-01-31 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110061009A (zh) * 2019-04-30 2019-07-26 上海华力微电子有限公司 一种分离栅闪存单元的半导体结构及其制造方法
CN110061009B (zh) * 2019-04-30 2021-05-25 上海华力微电子有限公司 一种分离栅闪存单元的半导体结构及其制造方法
CN116864450A (zh) * 2023-09-05 2023-10-10 合肥晶合集成电路股份有限公司 Mos晶体管的制备方法

Also Published As

Publication number Publication date
EP3203502A3 (en) 2017-11-22
CN107039447B (zh) 2019-09-27
US10062767B2 (en) 2018-08-28
US20170222017A1 (en) 2017-08-03
EP3203502A2 (en) 2017-08-09

Similar Documents

Publication Publication Date Title
TW201916256A (zh) 半導體裝置的形成方法
US20060017093A1 (en) Semiconductor devices with overlapping gate electrodes and methods of fabricating the same
CN109390235B (zh) 半导体结构及其形成方法
CN107039447A (zh) 存储单元及其形成方法
CN105575887B (zh) 互连结构的形成方法
CN109979986B (zh) 半导体器件及其形成方法
CN103871856B (zh) 金属栅极的形成方法
CN105513965B (zh) 晶体管的形成方法
CN106158728B (zh) 接触孔栓塞的形成方法
TW202011487A (zh) 半導體裝置的形成方法
CN106158638B (zh) 鳍式场效应晶体管及其形成方法
CN104681424B (zh) 晶体管的形成方法
CN111489972B (zh) 半导体结构及其形成方法
CN105762114B (zh) 半导体结构的形成方法
CN105336585B (zh) 刻蚀方法和互连结构的形成方法
CN112786524B (zh) 半导体器件的形成方法
CN100372069C (zh) 利用双镶嵌工艺来形成t型多晶硅栅极的方法
CN106571341B (zh) 半导体结构及其形成方法
CN104347489A (zh) 导电插塞的形成方法
CN104658979B (zh) 快闪存储器及其形成方法
CN107331646A (zh) 半导体结构及其形成方法
US10032772B2 (en) Integrated circuits with high voltage devices and methods for producing the same
CN105514027B (zh) 半导体器件及其形成方法
CN112928024B (zh) 半导体结构及其形成方法
CN112201614B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant