CN105990244B - 半导体结构的形成方法 - Google Patents

Abstract

本发明提供了一种半导体结构的形成方法，包括：提供包括并列排列第一区域和第二区域的半导体衬底，第一区域和第二区域分别用以形成第一器件和逻辑晶体管；在第一区域上形成第一栅极层，并在第一栅极层上形成第一绝缘层；于第一栅极层上形成第一半导体层，在第二区域的半导体衬底上形成第二半导体层后，通过旋涂方式形成抗反射层，其中，位于第一半导体层上的抗反射层厚度小于第二半导体层上的抗反射层厚度；再刻蚀抗反射层、第一半导体层和第二半导体层，在第一半导体层中形成露出第一绝缘层的通孔，并在第二区域上形成逻辑栅极层；此后，再去除通孔底部的第一绝缘层，露出第一栅极层。采用上述技术方案可提高后续形成的半导体器件的性能。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

分栅式闪存是一种常见的非易失性闪存存储器。分栅式闪存以无过擦除效应、电路设计相对简单，以及低压、高速的运作特点已成为嵌入式存储器件的主流技术，被广泛应用于诸如智能卡、SIM卡、微控制器、手机等电子产品中。

现有分栅式闪存制造工艺中，通常会在分栅式闪存的周围会设置外围电路(Periphery Circuit)。所述外围电路主要为逻辑电路，包括：高阈值电压晶体管与逻辑晶体管。逻辑电路用以引入不同的电压，控制所述分栅式闪存进行数据写入、擦除和读取等操作。

将分栅式闪存、高阈值电压晶体管和逻辑晶体管分别设置在独立的集成芯片上时，整个存储器的运行速度会受到分栅式闪存和外围电路间的信号传输带宽限制。为此，现有技术中趋向于将分栅式闪存嵌入高阈值电压晶体和逻辑晶体管的集成电路内，以克服上述缺陷。

图1至图8为现有的具有分栅式闪存、高阈值电压晶体管和逻辑晶体管的半导体器件的制备过程的示意图，其过程包括：

参考图1，提供半导体衬底100，所述半导体衬底100包括用于形成分栅式闪存的存储器区域I、用于形成高阈值电压晶体管的高阈值电压器件区域II和用于形成逻辑晶体管的逻辑器件区域III。其中，所述高阈值电压晶体管的阈值电压大于所述逻辑晶体管的阈值电压；

在所述存储器区域I上形成并列设置的选择栅层111和浮栅层112，且在高阈值电压器件区域II上形成第一栅极层120(所述第一栅极层120用于形成高阈值电压晶体管)后，在所述半导体衬底100上形成覆盖所述选择栅层111、浮栅层112、第一栅极层120以及半导体衬底表面的绝缘层140。

参考图2，刻蚀去除所述逻辑器件区域III上的绝缘层140，露出所述逻辑器件区域III的半导体衬底100表面；同时去除所述第一栅极层120表面的部分绝缘层露出所述第一栅极层120；

之后，采用热氧化等工艺，在所述逻辑器件区域III内的半导体衬底100表面形成另外的氧化层，以作为后续形成的逻辑晶体管的栅极介质层。

值得注意的是，现有分栅式闪存多为埋层沟道晶体管(Burried channel MOS)，在同一半导体衬底上需要形成不同阈值电压的逻辑晶体管。如，现有逻辑电路中的逻辑晶体管适用3.3V的阈值电压的和1.8V的阈值电压。为此，在分栅式闪存制备工艺中，需经过多步热氧化工艺，以调整半导体器件的热预算，使后续形成的逻辑晶体管与分栅式闪存热预算(thermal budget)一致

为此，先参考图3，在去除所述逻辑器件区域III上的第一绝缘层后，需进行第一热氧化工艺调节半导体器件的热预算，而在所述第一热氧化工艺中，在所述逻辑器件区域III的半导体衬底200表面形成具有与3.3V阈值电压相配的第一氧化层152；

再参考图4，在所述存储器区域I和第一器件区域II上形成掩模层131，去除部分或全部的所述第一氧化层152，露出所述逻辑器件区域III上的半导体衬底200后，参考图5，进行第二热氧化工艺，在露出的逻辑器件区域III的半导体衬底200上形成具有与1.8V阈值电压相配第二氧化层154(剩余的第一氧化层未显示)。

值得注意的是，现有的工艺中，可以保留部分的第一氧化层152，后续用于形成适用3.3V阈值电压的逻辑晶体管，也可以完全去除第一氧化层152， 3.3V阈值电压的逻辑晶体管的功能由其他器件完成，但必须进行所述第一热氧化工艺，以调节半导体器件的热预算。

此外，在所述第一热氧化工艺以及第二热氧化工艺中，在露出的第一栅极层上分别形成第三氧化层151和第四氧化层153。

接着参考图6，在于所述半导体衬底上形成多晶硅材料，并刻蚀所述多晶硅材料在所述浮栅层112上形成控制栅层161，同时在所述第一栅极层120上形成第一多晶硅层162，在所述逻辑器件区域III内的半导体衬底100上形成第三多晶硅层163；

之后，参考图7，在所述半导体衬底100上形成底部抗反射层(Bottom Anti-Reflect Coating，BARC层)170后，再于所述BARC层170上形成光刻胶掩模171；

结合参考图8，以所述光刻胶掩模171为掩模刻蚀所述BARC层170、第一多晶硅层162和第三多晶硅层163，在所述逻辑器件区域III上形成第四栅极层 164(所述第四栅极层164用于形成逻辑晶体管)，同时在所述第一多晶硅层 162内形成开口173(所述开口173用于形成连接高阈值电压晶体管的导电互连结构)，所述开口173露出所述第一栅极层120表面；

之后，再于所述浮栅层120和所述控制栅层161形成侧墙，向所述半导体衬底内形成离子掺杂形成源极和漏极，以及向所述开口173内填充金属材料，形成导电互连结构等步骤，形成具有分栅式闪存、高阈值电压晶体管和逻辑晶体管的半导体器件。

但是，现有技术形成的具有分栅式闪存、高阈值电压晶体管和逻辑晶体管的半导体器件性能较差，无法满足半导体器件发展需要。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，以提高具有分栅式闪存、高阈值电压晶体管和逻辑晶体管的半导体器件的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，

提供半导体衬底，所述半导体衬底包括并列排列的第一区域和第二区域，所述第一区域用于形成第一器件，所述第二区域用于形成逻辑晶体管，所述第一器件的阈值电压大于所述逻辑晶体管的阈值电压；

在所述第一区域上形成第一栅极层；

在第一栅极层上覆盖所述第一绝缘层；

在所述第一栅极层上的第一绝缘层上形成第一半导体层，在所述第二区域的半导体衬底上形成第二半导体层；

通过旋涂方式形成抗反射层，位于第一半导体层上的抗反射层厚度小于所述第二半导体层上抗反射层的厚度；

刻蚀抗反射层、第一半导体层和第二半导体层，在所述第一半导体层中形成露出所述第一绝缘层的通孔，并在所述第二区域上形成逻辑栅极层；

去除所述通孔底部的第一绝缘层，露出所述第一栅极层。

可选地，在第一栅极层上覆盖所述第一绝缘层的步骤中，所述第一绝缘层还覆盖所述第二区域的半导体衬底表面；

在形成所述第一绝缘层后，形成所述第一半导体层和第二半导体层前，所述形成方法还包括：去除所述第二区域上的第一绝缘层，之后在所述第二区域的半导体衬底表面形成第二绝缘层，用作逻辑晶体管的栅极介质层。

可选地，在形成第一绝缘层后，去除所述第二区域上的第一绝缘层之前，所述形成方法还包括：进行第一热氧化工艺，调整所述半导体结构的热预算。

可选地，所述第二绝缘层为氧化物层。

可选地，在所述第二区域的半导体衬底表面形成第二绝缘层的步骤包括：对半导体衬底进行第二热氧化工艺，以形成所述第二绝缘层。

可选地，在所述半导体衬底上形成所述第一半导体层和第二半导体层的步骤包括：

在所述半导体衬底上形成半导体材料层，刻蚀所述半导体材料层，在所述第一栅极层上形成第一半导体层，在所述第二区域上形成第二半导体层，且所述第一半导体层的表面高于所述第二半导体层的表面。

可选地，在形成所述逻辑栅极层后，去除所述通孔底部的第一绝缘层之前，所述半导体结构的形成方法还包括：去除所述抗反射层；

之后，在所述半导体衬底上形成侧墙材料层，所述侧墙材料层覆盖所述第一半导体层、第一栅极层和逻辑栅极层，且填充所述通孔；

去除所述通孔底部的第一绝缘层，露出所述第一栅极层的步骤中，通过刻蚀去除所述通孔内的侧墙材料层和通孔底部的第一绝缘层，所述刻蚀步骤还通过刻蚀所述侧墙材料层，形成位于所述第一栅极层和第一半导体层侧壁的第一侧墙和位于所述逻辑栅极层的第二侧墙。

可选地，所述侧墙材料层为氮化物层。

可选地，在第一栅极层上覆盖所述第一绝缘层的步骤包括：在所述半导体衬底上依次形成第一氧化物层、氮化物层和第二氧化物层。

可选地，所述半导体衬底还包括与所述第一区域和第二区域并列排列的存储器区域；

在所述第一区域上形成第一栅极层的过程中，还在所述存储器区域上形成浮栅层；

在第一栅极层上覆盖所述第一绝缘层的步骤中：使所述第一绝缘层还覆盖于所述浮栅层。

可选地，在所述第一绝缘层上形成第一半导体层，在所述第二区域的半导体衬底上形成第二半导体层的过程中，还在所述浮栅层上形成第三半导体层，用于形成控制栅。

与现有技术相比，本发明的技术方案具有以下优点：

在第一栅极层上形成第一绝缘层后，在覆盖有所述第一绝缘层的第一栅极层上形成第一半导体层，虽然通过旋涂方式在半导体衬底上形成抗反射层后，形成于所述第一栅极层上的抗反射层的厚度小于所述第二半导体层上的抗反射层的厚度，使得在刻蚀抗反射层、第一半导体层和第二半导体层，以在所述第一半导体层中形成通孔，并在所述第二区域上形成逻辑栅极层的过程中，所述第一栅极层上的第一半导体层和抗反射层先消耗完，但基于所述第一绝缘层覆盖在所述第一栅极层表面，所述第一绝缘层作为刻蚀阻挡层，避免在所述第一栅极层上的抗反射层和第一半导体层被刻蚀完后仍持续的刻蚀工艺造成第一栅极层损伤的缺陷，进而提高后续形成的半导体器件的性能。

可选地，在去除第一半导体层内的通孔底部的第一绝缘层前，先在所述半导体衬底上形成侧墙材料层，所述侧墙材料层填充所述通孔，在去除所述通孔内的侧墙材料层以及第一绝缘层过程中，同时通过刻蚀所述侧墙材料层，形成位于所述第一栅极层和第一半导体层侧壁的第一侧墙和位于所述逻辑栅极的第二侧墙，上述技术方案可有效简化半导体器件整体的制备工艺，降低工艺成本。

附图说明

图1～8为现有工艺制备具有分栅式闪存、高阈值电压晶体管和逻辑晶体管的半导体器件的方法中，各步骤中半导体器件的结构示意图；

图9是图8中，在完成第三多晶硅层刻蚀后的第一栅极层的电镜图；

图10～图22本发明半导体结构的形成方法一实施例各步骤中的半导体器件的结构示意图。

具体实施方式

如背景技术所述，通过现有工艺形成的具有分栅式闪存、高阈值电压晶体管和逻辑晶体管的半导体器件的性能较差，分析其原因：

结合参考图5至图8，在形成所述BARC层170前，所述存储器区域I内，凸起于所述半导体衬底100上的所述第一多晶硅层162的高度为第一栅极层120 和第一多晶硅层162厚度之和，而所述逻辑器件区域III内的第三多晶硅层163 高度仅为其自身厚度(也相当于所述第一多晶硅层162厚度)，使得所述第三多晶硅层163高度远远低于所述第一多晶硅层162高度。在现有工艺中，BARC 层170形成工艺为旋涂工艺，使得在旋涂工艺后形成的BARC层170各部分的表面厚度相当(虽然在半导体衬底表面各部分结构差异、以及重力、离心力作用下，BARC层各部分高度会有一些差异，但这些差异并不影响本发明的目的实现)。

为此，参考图7，在所述半导体衬底100上涂覆所述BARC层170后，覆盖在所述第三多晶硅层163上的BARC层厚度大于所述第一多晶硅层162上的 BARC层厚度，而所述第一多晶硅层162和第三多晶硅层163厚度相近，因而，结合参考图8，在刻蚀所述第一多晶硅层162和其上方的BARC层露出所述第一栅极层120表面，以及刻蚀所述第三多晶硅层163和其上方的BARC层形成第四栅极层164时，所述第一栅极层120上方的结构较快地被刻蚀完。结合参考图9，在完成第三多晶硅层163刻蚀后，造成所述第一栅极层120严重的被过刻蚀现象(所述第一栅极层120表面的第三氧化层151和第四氧化层153无法有效阻挡过刻蚀现象)，以造成第一栅极层120局部区域A损伤，从而影响后续形成的高阈值电压晶体管的性能。

为此，本发明提供了一种半导体结构的形成方法，包括：

提供半导体衬底，所述半导体衬底包括并列排列第一区域和第二区域，所述第一区域和第二区域分别用以形成第一器件和逻辑晶体管，所述第一器件的阈值电压大于所述逻辑晶体管的阈值电压；在所述第一区域上形成第一栅极层，并在所述第一栅极层上形成第一绝缘层；在所述第一栅极层上的第一绝缘层上形成第一半导体层，且在所述第二区域的半导体衬底上形成第二半导体层后，通过旋涂方式形成抗反射层，其中，位于第一半导体层上的抗反射层厚度小于所述第二半导体层上的抗反射层的厚度；之后，再刻蚀抗反射层、第一半导体层和第二半导体层，在所述第一半导体层中形成露出所述第一绝缘层的通孔，并在所述第二区域上形成逻辑栅极层；此后，再去除所述通孔底部的第一绝缘层，露出所述第一栅极层。

在具有分栅式闪存、高阈值电压晶体管和逻辑晶体管的半导体器件的制备过程中，所述第一区域和第二区域分别作为用于形成高阈值电压器件和逻辑器件的区域。即，本发明中，上述第一器件可为高阈值电压晶体管，所述第一栅极层后续用于形成高阈值电压晶体管的高阈值电压栅极，所述逻辑栅极层用于形成逻辑晶体管的逻辑栅极。

本发明的技术方案中，虽然通过旋涂方式在半导体衬底上形成抗反射层后，形成于所述第一栅极层上的抗反射层的厚度小于所述第二半导体层上的抗反射层的厚度，使得在刻蚀抗反射层、第一半导体层和第二半导体层，以在所述第一半导体层中形成通孔，并在所述第二区域上形成逻辑栅极层的过程中，所述第一栅极层上的第一半导体层和抗反射层先消耗完。但基于所述第一绝缘层覆盖在所述第一栅极层表面，所述第一绝缘层作为刻蚀阻挡层，避免在所述第一栅极层上的抗反射层和第一半导体层被刻蚀完后仍持续的刻蚀工艺造成第一栅极层损伤的缺陷，进而提高后续形成的半导体器件的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图以具有分栅式闪存、高阈值电压晶体管和逻辑晶体管的半导体结构的形成方法为实例，对本发明的具体实施例做详细的说明。需要说明的是，本实施例以需要具有适用于1.8V和3.3V阈值电压的分栅式闪存的半导体器件的制备方法为例，但本发明并不局限于形成此种结构的半导体器件。

图10至图22是本发明一实施例半导体结构的形成过程的各步骤中，半导体器件的剖面结构示意图。

先参考图10，提供半导体衬底100，所述半导体衬底200包括第一区域I 和第二区域II。

本实施例中，所述第一区域I为用于形成第一器件的第一器件区域，所述第二区域II为用于形成逻辑晶体管的逻辑器件区域，所述第一器件为高阈值电压晶体管，其阈值电压大于所述逻辑晶体管的阈值电压。

本实施例中，所述半导体衬底200还包括第三区域III，所述第三区域III 为用于形成分栅式闪存的存储器区域。

本实施例中，所述半导体衬底200为硅衬底。但除本实施例外的其他实施例中，所述半导体衬底200还可为锗衬底、硅锗衬底或是绝缘体衬底。本领域中的半导体衬底200均适用于本发明，本发明对所述半导体衬底200的类型不作限定。

此外，在所述半导体衬底200内形成有多个不同类型的阱区(图中未显示)，如在所述第三区域III内形成有多个N型阱区；而在所述第一区域I内形成有多个N型阱区和P型阱区，分别用以形成多个对应的N型高阈值电压晶体管和P型高阈值电压晶体管。

此外，本实施例中，在所述半导体衬底200内形成有浅沟槽隔离结构 (ShallowTrench Isolation，STI)(图中未标号)，用于隔离各个不同的区域，以及各区域内相邻的晶体管，以实现各不同区域内的半导体器件之间的电性隔离。浅沟槽隔离结构的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。除STI结构外，在所述半导体衬底200还可设有其他隔离结构，以实现半导体衬底不同区域的电隔离。本发明对所述隔离结构的类型并不作限定。

此外，在所述半导体衬底200内还设有晶体管和金属互连结构等各类半导体元器件，上述结构均不影响本发明的保护范围，本发明对所述半导体衬底200的结构并不作限定。

之后结合参考图11至13，在所述第一区域I上形成第一栅极层310，用以形成第一器件；在第三区域III上形成浮栅层321和选择栅层320，所述浮栅层321后续用于形成分栅式闪存的浮栅，所述选择栅层320后续用于形成分栅式闪存的选择栅。

值得注意的是，在所述第一区域I上形成有多个第一栅极层，用以形成多个第一器件(即，多个高阈值电压晶体管，其包括N型晶体管和P型晶体管)，在所述第三区域III上可形成多个浮栅层321和选择栅层320用以形成多个分栅式闪存，但本实施例为了便于描述仅示出了一个所述第一栅极层以及浮栅层321和选择栅层320，所述第一栅极层、浮栅层321和选择栅层320的个数并不限定本发明的保护范围。

所述第一栅极层310、浮栅层321和选择栅层320的形成步骤具体包括：

先参考11，先在所述半导体衬底200上形成第四绝缘层301，所述第四绝缘层301用以形成第一器件的栅极介质层。

接着参考12，去除所述第三区域III上的第四绝缘层301，露出第三区域 III半导体衬底200的表面；之后，在所述第三区域III半导体衬底200的表面形成第五绝缘层302，所述第五绝缘层302用以形成分栅式闪存的浮栅与半导体衬底200之间的隧穿层。

可选地，所述第五绝缘层302为氧化硅层，形成工艺为热氧化工艺。

进一步可选地，所述第五绝缘层302的厚度小于所述第四绝缘层301的厚度。

再结合参考图13，在所述半导体衬底200上形成多晶硅层(图中未显示) 后，刻蚀所述多晶硅层、第四绝缘层301和第五绝缘层302在所述第一区域I 上形成第一栅极层310，在所述第三区域III上形成浮栅层321和选择栅层320。其中，位于所述第一栅极层310下方的第五绝缘层301形成第三绝缘层311，位于所述浮栅层321下方的第五绝缘层302形成隧穿层332，位于所述选择栅层320下方的第五绝缘层302形成选择栅绝缘层331。

上述形成第一栅极层310、浮栅层321和选择栅层320，以及隧穿层332 以及第三绝缘层311和选择栅绝缘层331的具体工艺为本领域的成熟工艺，技术细节在此不再赘述。

接着参考图14，在所述第一栅极层310上形成第一绝缘层400。

本实施例中，在所述第一栅极层310上形成所述第一绝缘层400的步骤还包括，在所述半导体衬底200的第三区域III和第一区域I上形成第一绝缘层400，使所述第一绝缘层400覆盖所述第一栅极层310、浮栅层321和选择栅层320，且覆盖所述第二区域II的表面。

可选地，所述第一绝缘层的形成步骤包括：在所述半导体衬底200上由下至上依次形成第一氧化物层、氮化物层和第二氧化物层。使得本实施例中，所述第一绝缘层400为由下至上依次包括第一氧化物层、氮化物层和第二氧化物层的层叠结构(即，所述第一绝缘层400的结构为oxide-nitride-oxide，简称ONO)，所述第一绝缘层400用作后续形成的分栅式闪存中浮栅和控制栅之间的绝缘层。

所述第一绝缘层400中，第一氧化物层和第二氧化物层的厚度均为左右，氮化物层的厚度为左右；所述第一氧化物层、氮化物层和第二氧化物层的形成工艺可采用化学气相沉积等。所述第一绝缘层400的结构以及形成方法为本领域成熟工艺，在此不再赘述。但第一绝缘层400并不影响本发明的保护范围。

在形成所述第一绝缘层400之后，可在所述第二区域II的半导体衬底200 内的不同区域分别注入N型离子和P型离子，从而形成有多个N型阱区和P 型阱区，分别用以形成N型逻辑晶体管和P型逻辑晶体管。上述结构为本领域成熟技术在此不再赘述。

再次参考图14，可选地，在所述第二区域II内形成各N型阱区和P型阱区后，进行第一热氧化工艺，以调整半导体器件的热预算(thermal budget)，使后续形成的半导体器件适用于第一阈值电压。如后续形成分栅式闪存需适用于3.3V以及1.8V阈值电压，此时进行第一热氧化工艺后，使得后续形成的分栅式闪存可适用于3.3V的阈值电压(即第一阈值电压)。

所述第一热氧化工艺为本领域成熟工艺，在此不再赘述。

在本实施例中，在所述第一绝缘层400始终覆盖于所述半导体器件上，无需进行在所述半导体衬底200上形成额外的掩模等工艺，从而可简化半导体器件的形成工艺，降低工艺成本。值得注意的是，图10中的半导体衬底200 上覆盖有第一绝缘层400因而所述半导体衬底200上未形成明显的氧化硅层。

之后，结合参考图15，在所述第三区域III和第一区域I的半导体衬底200 上形成第一掩模510，并以所述第一掩模510为掩模刻蚀所述第二区域II上的所述第一绝缘层400和第三绝缘层311，露出所述半导体衬底200。

再结合参考图16，去除所述第一掩模510后，在所述半导体衬底200的第二区域II露出的所述半导体衬底200表面形成第二绝缘层410。所述第二绝缘层410后续用于形成适用于第二阈值电压的逻辑晶体管的栅极介质层。

本实施例中，所述第二绝缘层410的厚度小于所述第三绝缘层311(参考图11)的厚度。

本实施例中，所述第二绝缘层410的材料为氧化硅。

可选地，形成所述第二绝缘层410的步骤包括，对所述半导体衬底进行第二热氧化工艺以形成所述第二绝缘层410。

在采用第二热氧化工艺在所述第二区域II的半导体衬底上形成第二绝缘层410同时，可进一步调整所述半导体器件的热预算，可使后续形成的分栅式闪存适用于第二阈值电压(如1.8V的阈值电压)。

接着，在所述第一栅极层310的绝缘层400上形成第一半导体层，在所述第二区域II的半导体衬底上形成第二半导体层。

本实施例中，所述第一半导体层和第二半导体层的形成步骤包括：

参考图17和18，在所述半导体衬底200上形成半导体材料层800；刻蚀所述半导体材料层800在所述第一栅极层310上形成第一半导体层810，在所述第二区域II上形成第二半导体层820，所述第二半导体层820用于形成逻辑晶体管的逻辑栅极。

本实施例中，所述第一半导体层810和第二半导体层820的形成步骤包括：

先参考图17，在所述半导体衬底200上形成半导体材料层800，所述半导体材料层800保型覆盖在所述半导体衬底200的表面。

可选地，所述半导体材料层800的材料为多晶硅，形成工艺可为化学气相沉积。

接着参考图18，刻蚀所述半导体材料层800和第一绝缘层400，从而在所述第二区域II的半导体衬底200上形成第二半导体层820，在所述第一栅极层310上形成第一半导体层810。

其中，刻蚀所述半导体材料层800和第一绝缘层400后，在所述第一半导体层810和第一栅极层310之间保留部分第一绝缘层401。

本实施例中，第一半导体层810和第二半导体层820的厚度相近，但由于所述第一半导体层810位于所述第一栅极层310上，所述第二半导体层820 位于所述第二绝缘层410上，所述第二绝缘层410的厚度小于所述第一栅极层310的厚度，因而所述第一半导体层810的表面高于所述第二半导体层820 表面。

可选地，在刻蚀所述半导体材料层800，形成所述第一半导体层810和第二半导体层820同时，在所述浮栅层321上形成第三半导体层831，所述第三半导体层831用于形成分栅式闪存的控制栅。且，所述第三半导体层831的厚度与所述第一半导体层810和第二半导体层820的厚度相近。

再参考图19，采用旋涂方式，在所述半导体衬底200上形成抗反射层600。因为旋涂工艺的条件限定，在重力作用下，所述抗反射层600中，位于所述第一半导体层810上的抗反射层620厚度小于所述第二半导体层820上的抗反射层610厚度。

本实施例中，所述抗反射层600为BARC层，在除本实施例外的其他实施例中，所述抗反射层600也可以为绝缘抗反射层(Dielectric Anti-Reflect Coating，简称DARC)层和DARC层的层叠结构。

参考图20，在所述抗反射层600上形成第二掩模700，并以所述第二掩模700为掩模刻蚀所述第一半导体层810和第二半导体层820。

本实施例中，所述第二掩模700为光刻胶掩模，其形成工艺包括先在所述半导体衬底200上覆盖光刻胶，之后进行曝光显影工艺，以形成所述第二掩模700。所述抗反射层600可减小光刻胶曝光显影工艺中，在光刻胶内的光的反射、折射等现象，从而提高光刻胶曝光显影的效果，提高形成的光刻胶掩模的精度。

再结合参考图20和21，以所述第二掩模700为掩模刻蚀所述抗反射层 600、第一半导体层810和第二半导体层820，在所述第二区域II上形成逻辑栅极层821；同时，在所述第一半导体层810内形成通孔811，所述通孔811 露出所述第一绝缘层401。具体过程包括：

以所述第二掩模700为掩模，刻蚀位于所述第二区域II上的BARC层610、和第二半导体层820，从而形成所述逻辑栅极层821；同时刻蚀所述第一栅极层310上的BARC层620、第一半导体层810，从而在所述第一半导体层810 内形成通孔811，后续在所述通孔811内填充金属等导电材料，以形成高阈值电压晶体管的导电互连线。

值得注意的是，在所述第二区域II上形成有多个逻辑栅极层，用以形成多个逻辑晶体管(包括N型晶体管和P型晶体管)，但本实施例为了便于描述仅示出了一个所述逻辑栅极层，但所述逻辑栅极层的个数并不限定本发明的保护范围。

对比图7、图8，以及图20、图21，本实施例中，虽然形成于所述第一栅极层310上的抗反射层620的厚度小于所述第二半导体层820上的抗反射层610的厚度，使得所述第二区域II上的第二半导体层820和抗反射层610 的厚度之和，大于所述第一栅极层310上的抗反射层620和第一半导体层610 的厚度之和，但相比与现有技术(参考图4)在所述第一栅极层120(相当于图19中的第一栅极层310)上形成第一多晶硅层162(相当于所述第一半导体层810)时，已去除了所述第一栅极层310上的绝缘层140(相当于本实施例中的第一绝缘层400)。本实施例中，在保留所述第一栅极层310上的第一绝缘层400情况下，在所述第一栅极层310上形成第一半导体层810，因而在刻蚀第二半导体层和其上方的抗反射层以形成逻辑栅极层821，以及刻蚀所述第一半导体层和其上方的抗反射层以形成通孔811时，即使所述第一栅极层 310上的第一半导体层和BARC层先消耗完，但基于所述第一绝缘层401覆盖在所述第一栅极层表面，所述第一绝缘层401作为刻蚀阻挡层，避免在所述第一栅极层310上的BARC层620和第一半导体层810被刻蚀完后仍持续的刻蚀工艺造成第一栅极层310损伤的缺陷。

参考图22，在形成所述第一半导体层810内形成通孔811后，去除所述通孔811内的第一绝缘层401，露出所述第一栅极层310。

本实施例中，在形成所述通孔811后，去除所述通孔811内的第一绝缘层401前，本实施例半导体结构的形成方法还包括：

去除所述第二掩模700和所述抗反射层600之后，在所述半导体衬底 200上形成侧墙材料层(图中未显示)，所述侧墙材料层填充所述通孔811。

本实施例中，所述侧墙材料层保型覆盖在所述半导体衬底200表面，即所述侧墙材料层覆盖住所述第一栅极层310、第一半导体层810、所述浮栅层 321、第三半导体层831、选择栅层320和逻辑栅极层821。

可选地，所述侧墙材料层的材料为氮化物(如氮化硅)，形成方法为化学气相沉积。但除本发明外的其他实施例中，所述侧墙材料层的材料还可以是氧化硅，其结构还可为氮化硅层和氧化硅层的叠层结构，本发明对所述侧墙材料层的结构以及形成方法并不做限定。

本实施例中，去除所述通孔811底部的第一绝缘层401，露出所述第一栅极层310的步骤包括：刻蚀所述通孔811内的侧墙材料层，以及位于通孔811 底部的第一绝缘层401，至露出所述第一栅极层310。

可选地，刻蚀所述通孔811内的侧墙材料层的步骤为：

在无掩模的条件下回刻蚀所述侧墙材料层，在去除所述通孔811内的侧墙材料层，同时通过刻蚀所述侧墙材料层，以形成覆盖所述第一栅极层310 和第一半导体层810的侧壁第一侧墙910，覆盖所述逻辑栅极层821的第二侧墙920，覆盖所述浮栅层321和第三半导体层831的第三侧墙930，以及覆盖所述选择栅层320侧壁的第四侧墙940。

本实施例中，在去除所述通孔811底部的第一绝缘层401同时，形成所述第一侧墙910、第二侧墙920、第三侧墙930和第四侧墙940，从而可有效简化具有分栅式闪存、高阈值电压晶体管和逻辑晶体管的半导体器件的制备工艺，降低工艺成本。

但在除本实施例外的其他实施例中，还可以采用湿法刻蚀或是干法刻蚀等其他工艺去除所述通孔811底部的第一绝缘层401，以露出所述第一栅极层。本发明对所述通孔811底部的第一绝缘层401的去除方法不做限定。

本发明中，在第一栅极层上形成第一绝缘层后，在覆盖有所述第一绝缘层的第一栅极层上形成第一半导体层，虽然通过旋涂方式在半导体衬底上形成抗反射层后，形成于所述第一栅极层上的抗反射层的厚度小于所述第二半导体层上的抗反射层的厚度，使得在刻蚀抗反射层、第一半导体层和第二半导体层，以在所述第一半导体层中形成通孔，并在所述第二区域上形成逻辑栅极层的过程中，所述第一栅极层上的第一半导体层和抗反射层先消耗完，但基于所述第一绝缘层覆盖在所述第一栅极层表面，所述第一绝缘层作为刻蚀阻挡层，避免在所述第一栅极层上的抗反射层和第一半导体层被刻蚀完后仍持续的刻蚀工艺造成第一栅极层损伤的缺陷，进而提高后续形成的半导体器件的性能。

本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括并列排列的第一区域和第二区域，所述第一区域用于形成第一器件，所述第二区域用于形成逻辑晶体管，所述第一器件的阈值电压大于所述逻辑晶体管的阈值电压；

在所述第一区域上形成第一栅极层；

在第一栅极层上覆盖第一绝缘层；

在所述第一栅极层上的第一绝缘层上形成第一半导体层，在所述第二区域的半导体衬底上形成第二半导体层；

通过旋涂方式形成抗反射层，位于第一半导体层上的抗反射层厚度小于所述第二半导体层上抗反射层的厚度；

刻蚀抗反射层、第一半导体层和第二半导体层，在所述第一半导体层中形成露出所述第一绝缘层的通孔，并在所述第二区域上形成逻辑栅极层；

去除所述通孔底部的第一绝缘层，露出所述第一栅极层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，

在第一栅极层上覆盖所述第一绝缘层的步骤中，所述第一绝缘层还覆盖所述第二区域的半导体衬底表面；

在形成所述第一绝缘层后，形成所述第一半导体层和第二半导体层前，所述形成方法还包括：去除所述第二区域上的第一绝缘层，之后在所述第二区域的半导体衬底表面形成第二绝缘层，用作逻辑晶体管的栅极介质层。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成第一绝缘层后，去除所述第二区域上的第一绝缘层之前，所述形成方法还包括：进行第一热氧化工艺，调整所述半导体结构的热预算。

4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二绝缘层为氧化物层。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，在所述第二区域的半导体衬底表面形成第二绝缘层的步骤包括：对半导体衬底进行第二热氧化工艺，以形成所述第二绝缘层。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述半导体衬底上形成所述第一半导体层和第二半导体层的步骤包括：

在所述半导体衬底上形成半导体材料层，刻蚀所述半导体材料层，在所述第一栅极层上形成第一半导体层，在所述第二区域上形成第二半导体层，且所述第一半导体层的表面高于所述第二半导体层的表面。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，

在形成所述逻辑栅极层后，去除所述通孔底部的第一绝缘层之前，所述半导体结构的形成方法还包括：去除所述抗反射层；

之后，在所述半导体衬底上形成侧墙材料层，所述侧墙材料层覆盖所述第一半导体层、第一栅极层和逻辑栅极层，且填充所述通孔；

去除所述通孔底部的第一绝缘层，露出所述第一栅极层的步骤中，通过刻蚀去除所述通孔内的侧墙材料层和通孔底部的第一绝缘层，所述刻蚀步骤还通过刻蚀所述侧墙材料层，形成位于所述第一栅极层和第一半导体层侧壁的第一侧墙和位于所述逻辑栅极层的第二侧墙。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述侧墙材料层为氮化物层。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，在第一栅极层上覆盖所述第一绝缘层的步骤包括：在所述半导体衬底上依次形成第一氧化物层、氮化物层和第二氧化物层。

10.如权利要求1～9任一项所述的半导体结构的形成方法，其特征在于，

所述半导体衬底还包括与所述第一区域和第二区域并列排列的存储器区域；

在所述第一区域上形成第一栅极层的过程中，还在所述存储器区域上形成浮栅层；

在第一栅极层上覆盖所述第一绝缘层的步骤中：使所述第一绝缘层还覆盖于所述浮栅层。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述第一绝缘层上形成第一半导体层，在所述第二区域的半导体衬底上形成第二半导体层的过程中，还在所述浮栅层上形成第三半导体层，用于形成控制栅。