KR20140007824A - 전하 트랩핑 전계 효과 트랜지스터에서 공정 마진 엔지니어링 - Google Patents
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Abstract
본 기술의 실시예들은 전하 트랩핑 전계 효과 트랜지스터를 위한 전하 트랩핑 영역 공정 마진 엔지니어링에 관한 것이다. 기술은 기판 상에 복수의 얕은 트렌치 절연 영역을 형성하는 것을 포함하고, 얕은 트렌치 절연 영역의 상부는 주어진 양만큼 기판 위로 확장한다. 기판의 일부는 터널링 유전체 영역을 형성하기 위해 산화된다. 제1 세트의 하나 이상의 질화물층은 터널링 유전체 영역 및 얕은 트렌치 절연 영역 상에 증착되고, 제1 세트의 질화물층의 두께는 얕은 트렌치 절연 영역의 상부가 기판 위로 확장하는 주어진 양의 대략 절반이다. 제1 세트의 질화물층의 일부는 트렌치 절연 영역의 상부로 에치백된다. 제2 세트의 하나 이상의 질화물층은 에치백된 제1 세트의 질화물층 상에 증착된다. 제2 세트의 질화물층은 터널링 유전체 영역 상에 전하 트랩핑 영역을 형성하고, 전하 트랩핑 영역 상에 차단 유전체 영역을 형성하기 위해 산화된다. 그 다음, 게이트 영역이 차단 유전체 영역 상에 증착된다.
Description
데이터 저장 디바이스는 컴퓨터, 스마트 폰, 디지털 콘텐츠 플레이어(예컨대, MP3 플레이어), 게임 콘솔, 제어 시스템 등과 같은 다양한 전자 디바이스의 중요한 부분이다. 많은 전자 디바이스는 플래시 메모리와 같은 비 휘발성 솔리드 스테이트 메모리 디바이스를 포함한다. 플래시 메모리 디바이스의 한 가지 일반적인 유형은 전하 트랩핑(charge trapping; CT) NAND 집적 회로(IC)이다. 도 1은 예시적인 CT-NAND 기반 플래시 메모리 IC를 보여준다. 플래시 메모리 IC(100)는, 모놀리식 반도체 기판 상에 제작되는, CT-NAND 메모리 셀 어레이(110), 제어 회로(120), 열 디코더(column decoders; 130), 행 디코더(row decoders; 140), 입/출력(I/O) 버퍼(150) 등을 포함한다. 제어 회로(120), 열 디코더(130), 행 디코더(140), I/O 버퍼(150) 등은 플래시 메모리 IC(100)에 의해 그 내부에 수신되고 및/또는 그로부터 출력되는 다양한 제어 신호(180)에 따라 메모리 셀 어레이(110) 내의 주소(170, 175)에서 데이터(160)를 판독 및 기록하도록 동작한다. 플래시 메모리 IC(100)의 회로는 본 기술에서 잘 알려져 있고, 따라서 본 기술의 실시예들에 특정하지 않는 플래시 메모리 IC(100)의 이러한 측면들은 자세히 설명되지 않을 것이다.
이제, 도 2를 참조하면, 예시적인 메모리 셀 어레이가 표시된다. CT-NAND 메모리 셀 어레이(110)는 복수의 CT 전계 효과 트랜지스터(FET)(210), 복수의 드레인 선택 게이트(220), 복수의 소스 선택 게이트(230), 복수의 비트 라인(240), 복수의 워드 라인(250), 복수의 드레인 선택 신호 라인(260), 및 복수의 소스 선택 신호 라인(270)을 포함한다. 어레이(110)의 각 열은 드레인 선택 게이트(220), 복수의 CT-FET(210), 및 대응하는 비트 라인(240)과 접지 전위(280) 사이의 드레인에 소스가 직렬로 접속된 소스 선택 게이트(230)를 포함한다. 어레이(110)의 각 행에 있는 복수의 CT-FET(210) 각각의 게이트는 대응하는 워드 라인(250)에 결합된다. 각 드레인 선택 게이트(220)의 게이트는 대응하는 드레인 선택 신호 라인(260)에 접속된다. 각 소스 선택 게이트(230)의 게이트는 대응하는 드레인 선택 신호 라인(270)에 접속된다. 한 구현에서, CT-FET는 SONOS(silicon-oxide-nitride-oxide-silicon) FET 등일 수 있다. CT-NAND 메모리 셀 어레이(110)는 본 기술에서 잘 알려져 있고, 따라서 본 기술의 실시예들에 특정하지 않는 CT-NAND 메모리 셀 어레이(110)의 이러한 측면들은 자세히 설명되지 않을 것이다.
CT-NAND 메모리 셀 어레이(110)의 제조 동안, 다양한 공정에서 변동이 있다. 예를 들어, 증착된 층의 두께는 웨이퍼에 따라 그리고 소정의 웨이퍼 상의 영역에 따라 다를 수 있다. 마찬가지로, 에칭 공정에 의해 제거된 물질의 양은 웨이퍼에 따라 그리고 소정의 웨이퍼 상의 영역에 따라 다를 수 있다. 그에 따라, 하나 이상의 제조 공정에서 공정 변동(process variances)을 보상할 수 있는 개선된 제조 기술이 지속적으로 필요하다.
본 기술은, 전하 트랩핑 전계 효과 트랜지스터의 제조를 위한 공정 마진 엔지니어링에 관한 본 기술의 실시예들을 설명하는 데 사용되는 다음의 설명 및 첨부 도면들을 참조하여 가장 잘 이해될 수 있다.
하나의 실시예에서, 제조 방법은 기판 상에 복수의 얕은 트렌치 절연 영역을 형성하는 단계를 포함한다. 터널링 유전체 영역 또한 기판 상에 형성된다. 제1 질화물층은 터널링 유전체 영역과 얕은 트렌치 절연 영역 상에 형성된다. 제1 질화물층의 일부는 트렌치 절연 영역의 상부로 에치백된다. 제2 질화물층은 에치백된 제1 질화물층 상에 형성된다. 제1 및 제2 질화물층의 일부는 산화되어, 터널링 유전체 영역 상에 전하 트랩핑 영역을 형성하고, 전하 트랩핑 영역 상에 차단 유전체 영역을 형성한다. 그 다음 차단 유전체 영역 상에 게이트 영역이 형성된다.
또 다른 실시예에서, 제조 방법은, 기판 상에 복수의 얕은 트렌치 절연 영역을 형성하는 단계를 포함하고, 얕은 트렌치 절연 영역의 상부는 주어진 양만큼 기판 위로 확장한다. 터널링 유전체 영역은 기판 상에 형성된다. 질화물층은 터널링 유전체 영역과 얕은 트렌치 절연 영역 상에 형성되고, 질화물층의 두께는 얕은 트렌치 절연 영역의 상부가 기판 위로 확장하는 주어진 양의 거의 절반이다. 질화물층의 일부는, 트렌치들 사이에 전하 트랩핑 영역을 형성하기 위해 트렌치 절연 영역의 상부로 에치백된다. 차단 유전체 영역은 전하 트랩핑 영역 상에 형성되고, 게이트 영역은 차단 유전체 영역 상에 형성된다.
본 기술의 실시예들은 제한으로서가 아니라 예로서 첨부 도면에 도시되고, 여기서, 같은 참조 번호들은 유사한 요소들을 지칭한다.
도 1은 종래 기술에 따른 예시적인 CT-NAND 기반 플래시 메모리 IC의 블록도를 보여준다.
도 2는 종래 기술에 따른 예시적인 메모리 셀 어레이의 블록도를 보여준다.
도 3은 본 기술의 하나의 실시예에 따른 메모리 셀 어레이 구조의 블록도를 보여준다.
도 4a 및 4b는, 본 기술의 하나의 실시예에 따른, 전하 트랩핑 전계 효과 트랜지스터의 제조 방법의 흐름도를 보여준다.
도 5a-5i는, 본 기술의 하나의 실시예에 따른, 전하 트랩핑 전계 효과 트랜지스터의 제조를 도시하는 블록도를 보여준다.
도 6a 및 6b는, 본 기술의 실시예에 따른, 전하 트랩핑 영역에 사용되는 얇은 질화물층과 두꺼운 질화물층을 위한 공정 제조 마진에 있어서의 차이를 도시하는 블록도를 보여준다.
도 1은 종래 기술에 따른 예시적인 CT-NAND 기반 플래시 메모리 IC의 블록도를 보여준다.
도 2는 종래 기술에 따른 예시적인 메모리 셀 어레이의 블록도를 보여준다.
도 3은 본 기술의 하나의 실시예에 따른 메모리 셀 어레이 구조의 블록도를 보여준다.
도 4a 및 4b는, 본 기술의 하나의 실시예에 따른, 전하 트랩핑 전계 효과 트랜지스터의 제조 방법의 흐름도를 보여준다.
도 5a-5i는, 본 기술의 하나의 실시예에 따른, 전하 트랩핑 전계 효과 트랜지스터의 제조를 도시하는 블록도를 보여준다.
도 6a 및 6b는, 본 기술의 실시예에 따른, 전하 트랩핑 영역에 사용되는 얇은 질화물층과 두꺼운 질화물층을 위한 공정 제조 마진에 있어서의 차이를 도시하는 블록도를 보여준다.
이제, 그 예가 첨부 도면에 도시되어 있는, 본 기술의 실시예들을 자세히 참조할 것이다. 본 기술은 이러한 실시예들과 함께 설명될 것이지만, 그들이 이러한 실시예들로 본 발명을 제한하도록 의도된 것은 아니라는 것이 이해될 것이다. 반대로, 본 발명은 첨부된 청구항들에 의해 정의된 바와 같이 본 발명의 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 커버하도록 의도된다. 또한, 본 기술에 대한 다음의 상세한 설명에서, 본 기술에 대한 철저한 이해를 제공하기 위해 다수의 특정 세부 사항이 명시된다. 그러나, 본 기술은 이러한 특정 세부 사항 없이 실행될 수 있다는 것이 이해된다. 다른 인스턴스에서, 본 기술의 측면들이 불필요하게 모호해지지 않도록 하기 위해 잘-알려진 방법, 절차, 구성 요소, 및 회로는 자세히 설명되지 않았다.
본 출원에서, 이접적 접속사(disjunctive)의 사용은 접속사(conjunctive)를 포함하도록 의도된다. 정관사 또는 부정관사의 사용은 카디널리티(cardinality)를 나타내도록 의도되는 것이 아니다. 특히, "the" 객체 또는 "a" 객체에 대한 언급은 복수의 가능한 이러한 객체들 중 하나를 나타내도록 의도된다.
도 3을 참조하면, 본 기술의 하나의 실시예에 따른, 메모리 셀 어레이 구조가 표시된다. 한 구현에서, 메모리 셀 어레이는 CT-NAND 메모리 셀 어레이(110)일 수 있다. 그러나, 본 기술의 실시예들은 임의의 CT-FET 디바이스에 적용될 수 있다는 것이 인정된다. 한 구현에서, CT-FET의 각 열은 얕은 트렌치 절연(STI) 영역(305)에 의해 분리될 수 있다. 각각의 CT-FET은 드레인 영역(310), 소스 영역(315), 채널 영역(320), 터널링 유전체 영역(325)(또한 일반적으로 바텀 유전체 영역으로 지칭됨), 전하 트랩핑 영역(330), 차단 유전체 영역(335)(또한 일반적으로 톱 유전체 영역으로 지칭됨), 및 게이트 영역(340)을 포함할 수 있다. 소스 및 드레인 영역(310, 315)은 제1 유형의 불순물의 무거운(heavy) 도핑 농도를 갖는 기판(345)의 반도체 영역일 수 있다. 한 구현에서, 소스 및 드레인 영역(310, 315)은 인 또는 비소로 무겁게 도핑된 실리콘일 수 있다. 채널 영역(320)은, 소스와 드레인 영역(310, 315) 사이에 측면으로(laterally) 배치된, 제2 유형의 불순물의 중간의(moderate) 도핑 농도를 갖는 기판(345)의 반도체 영역일 수 있다. 한 구현에서, 채널 영역(320)은 붕소로 중간으로 도핑된 실리콘일 수 있다. 터널링 유전체 영역(325)은 채널 영역(320) 및 소스와 드레인 영역(310, 315)의 인접 부분의 상부에 배치된 유전체 층일 수 있다. 한 구현에서, 터널링 유전체 영역(325)은 실리콘 산화물, 산질화물(oxynitride), 실리콘 산질화물(silicon oxynitride) 등의 층일 수 있다. 전하 트랩핑 영역(330)은 터널링 유전체 영역(325)과 차단 유전체 영역(335) 사이에 배치된 유전체, 반도체 등의 층일 수 있다. 한 구현에서, 전하 트랩핑 영역(330)은 질화물, 실리콘 과잉 질화물 등의 층일 수 있다. 차단 유전체 영역(335)은 전하 트랩핑 영역(330) 및 게이트 영역(340) 사이에 배치된 유전체 층일 수 있다. 한 구현에서, 차단 유전체 영역(335)은 실리콘 산화물, 산질화물, 실리콘 산질화물 등의 층일 수 있다. 게이트 영역(340)은 전하 트랩핑 영역(330)의 맞은편의 차단 유전체 영역(335) 상에 배치된 반도체 또는 도체 층일 수 있다. 한 구현에서, 게이트 영역(340)은 제1 유형의 불순물의 무거운 도핑 농도를 갖는 폴리실리콘 층일 수 있다.
이제, 도 4a-4b를 참조하면, 본 기술의 하나의 실시예에 따른, CT-FET을 제조하는 방법이 표시된다. CT-FET을 제조하는 방법은, 본 기술의 하나의 실시예에 따른, CT-FET의 제조를 도시하는, 도 5a-5l을 참조하여 더 설명될 것이다. 도 4a 및 5a에 묘사된 바와 같이, 공정은, 하나 이상의 영역을 형성하기 위해, 클리닝(cleaning), 증착(depositing), 도핑(doping), 에칭(etching) 및/또는 등과 같은, 반도체 웨이퍼 기판(502) 상에서의 다양한 초기 공정들로, 405에서, 시작한다. 기판(502)은 제1 도펀트(dopant) 유형을 갖는 제1 농도로 도핑된 반도체일 수 있다. 한 구현에서, 기판(502)은 붕소(P)로 중간으로 도핑된 실리콘일 수 있다.
410에서, 복수의 얕은 트렌치 절연 영역이 형성된다. 한 구현에서, 희생 산화물(504)은 임의의 잘 알려진 산화 공정에 의해 기판(502) 상에 형성될 수 있다. 그 다음, 희생 산화물 상에 포토 레지스트가 증착되고 임의의 잘 알려진 포토리소그래피 공정에 의해 패터닝되어, 얕은 트렌치 절연(ST1) 마스크(506)를 형성한다. 그 다음, STI 마스크(506)에 의해 노출되는 메모리 셀 어레이 영역에 있는 기판(502) 및 희생 산화물(504)은 임의의 잘 알려진 에칭 공정에 의해 선택적으로 에칭되어, 복수의 트렌치(508)를 형성한다. 이제, 도 5b를 참조하면, 트렌치(508)는 유전체(510)로 충전될 수 있다. 한 구현에서, 등각 산화물(conformal oxide), 스핀 온 글래스(spin on glass) 등이 증착된다. 이제, 도 5c를 참조하면, 그 다음, 유전체 층(510)이, 임의의 잘 알려진 에칭 공정 또는 CMP(chemical mechanical polishing) 공정에 의해, 에치백될 수 있어, 일반적으로 STI 메사로 지칭되는, 주어진 양 만큼 기판 위로 확장하는 일부를 갖는 얕은 트렌치 절연 영역(512)을 형성한다. 그 다음, STI 마스크(506)는, 레지스트 스트라이핑 또는 레지스트 애싱과 같은, 임의의 잘 알려진 공정에 의해 제거될 수 있다. 희생 산화물(504) 또한 임의의 잘 알려진 선택적 에칭 공정에 의해 제거될 수 있다.
이제, 도 5d를 참조하면, 415에서, 터널링 유전체 영역(514)이 기판(502) 상에 형성된다. 한 구현에서, 터널링 유전체 영역(514)은, 임의의 잘 알려진 열적 산화 공정에 의해 메모리 셀 어레이 영역에서 기판(502)의 노출된 표면을 산화함으로써 형성될 수 있다. 또 다른 구현에서는, 터널링 유전체 영역(514)이 임의의 잘 알려진 화학 기상 증착 공정에 의해 실리콘 산질화막을 증착함으로써 형성될 수 있다. 한 구현에서, 터널링 유전체 영역(514)은 약 3 내지 8 나노미터의 두께로 형성될 수 있다.
이제, 도 5e를 참조하면, 420에서, 제1 세트의 하나 이상의 질화물 및/또는 등의 층(516)이 터널링 유전체 영역(514) 상에 형성된다. 한 구현에서, 제1 세트의 하나 이상의 질화물 등의 층(516)은, 터널링 유전체 영역(514) 상에, 화학 기상 증착(chemical vapor deposition; CVD) 또는 원자 층 증착(atomic layer deposition; ALD)과 같은, 임의의 잘 알려진 공정에 의해 질화물 및/또는 등을 증착함으로써 형성된다. 제1 질화물 등의 층(516)은 약 3:4 또는 더 큰 실리콘 대 질소의 원자 비율을 갖는 실리콘 과잉 질화물을 포함할 수 있다. 한 구현에서, 제1 세트의 하나 이상의 질화물 및/또는 등의 층의 두께는 얕은 트렌치 절연 영역의 상부가 기판 위로 확장하는 높이의 거의 1/3 내지 2/3인 두께를 가질 수 있다. 희생 산화물 층(518)은 산화와 같은 임의의 잘 알려진 공정에 의해 제1 질화물층(516) 상에 형성될 수 있다.
이제, 도 5f를 참조하면, 425에서, 제1 세트의 하나 이상의 질화물 및/또는 등의 층 및 희생 산화물층의 일부가 얕은 트렌치 절연 영역(512)의 상부로 에치백된다(520). 그 다음, 희생 산화물층의 나머지 부분은 에치백 공정 이후에 제거된다.
이제, 도 5g를 참조하면, 430에서, 제2 세트의 하나 이상의 질화물 및/또는 등의 층(522)이 에치백된 제1 세트의 하나 이상의 질화물 및/또는 등의 층(520) 상에 형성된다. 한 구현에서, 제2 세트의 하나 이상의 질화물 및/또는 등의 층(522)은, 에치백된 제1 세트의 질화물 등의 층(520) 상에, 화학 기상 증착(CVD)과 같은 임의의 잘 알려진 공정에 의해 질화물 등을 증착함으로써 형성된다. 제2 세트의 질화물 등의 층(522)은 약 3:4 또는 더 큰 실리콘 대 질소의 원자 비율을 갖는 실리콘 과잉 질화물을 포함할 수 있다.
도 4b 및 5h를 참조하지 않고, 435에서, 제1 및 제2 질화물 등의 층(520, 522)의 일부가 산화되어, 터널링 유전체 영역(514) 상에 전하 트랩핑 영역(524)을 형성하고 전하 트랩핑 영역(524) 상에 차단 유전체 영역(526)을 형성한다. 한 구현에서, 질화물 또는 실리콘 과잉 질화물(520, 522)은 산질화물 또는 실리콘 산질화물을 형성하기 위해 얕은 트렌치 절연 영역(512)의 상부에 이르기까지 산화된다. 한 구현에서, 결과로 얻은 전하 트랩핑 영역(524)은 약 4 내지 15 나노미터의 두께로 형성될 수 있고, 결과로 얻은 차단 유전체 영역(524)은 약 3 내지 8 나노미터의 두께로 형성될 수 있다.
상대적으로 얇은 제1 및 제2 질화물 등의 층들의 사용은 에치 백(etch back) 공정 마진을 유리하게 증가시킨다. CT-FET을 스케일링하기 위해, 얇은 제1 질화물 등의 층을 증착하는 공정, 이들의 일부를 에치백하는 공정, 얇은 제2 질화물 등의 층을 증착하는 공정, 및 산화하는 공정은, 전하 트랩핑 영역에 근접한 STI 영역의 날개 높이(wing height)를 유리하게 감소시키고 셀간(inter-cell) 결합/간섭을 감소시킨다. 또한, 얇은 제2 질화물 등의 층이 차단 유전체 영역을 형성하기 위해 소모되기 때문에, 추가적인 공정 문제 또는 에치백이 필요하지 않다.
또 다른 구현에서, 430~435에서, 제2 질화물층을 형성하고 그것을 산화하는 공정은 은 제거될 수 있다. 대신에, 에치백된 제1 질화물층은 전하 트랩핑 영역을 형성할 수 있고, 차단 유전체 영역을 형성하기 위해 유전체가 증착될 수 있다.
이제, 도 5l을 참조하면, 440에서, 게이트 영역(528)이 차단 유전체 영역(524) 상에 형성된다. 한 구현에서, 폴리실리콘 층(528)은, 산질화물 또는 실리콘 산질화물층(526) 상에, 화학 기상 증착과 같은 임의의 잘 알려진 공정에 의해 증착된다.
445에서, 공정은, 이온 주입, 도핑, 에칭, 클리닝 및/또는 등과 같은, 다양한 후속 공정들을 계속하여, 전하 트랩핑, 차단 유전체, 및 게이트 영역 및/또는 하나 이상의 추가 영역들, 이를테면, 게이트, 소스 및 드레인 접촉부, 주변 회로, 상호접속부, 비아(via), 패시베이션 층 및/또는 등을 더 형성한다. CT-FET을 제조하는 위에서 설명한 방법은 또한 다른 추가적인 공정들을 포함할 수도 있고, 공정들의 순서는 위에서 설명한 순서와 다를 수도 있다는 것이 인정된다.
이제, 도 6a 및 6b를 참조하면, 얇은 질화물 및 두꺼운 질화물 등의 층을 사용하여 제조된 예시적인 게이트 스택이 표시된다. 도 6a는, 얇은 제2 질화물 등의 측이 증착 및 산화되기 전에 부분적으로 에치백될 얇은 제1 질화물 등의 층(516)을 증착함으로써 제조된 CT-FET의 게이트 스택을 보여준다. 610에서, 에치 백(etch back) 공정 마진이 설명된다. 도 6b는 부분적으로 산화되기 전에 부분적으로 에치백될 두꺼운 질화물 등의 층(620)을 증착함으로써 제조된 게이트 스택을 도시한다. 630에서는, 단일 두꺼운 질화물 등의 층(620)에 대한 더 작은 에치 백(etch back) 공정 마진이 도시된다. 도 6b에 비해 도 6a에 예시된 본 기술의 실시예의 더 큰 공정 마진(610)은 다른 공정 변동을 보상하여, CT-FET의 제조 및 성능을 유리하게 개선한다. 예를 들어, 얇은 제1 질화물 등의 층(516)을 증착하는 공정, 그의 일부를 에칭하는 공정, 얇은 제2 질화물 등의 층을 증착하는 공정 및 산화하는 공정은, 전하 트랩핑 영역에 근접한 STI 영역의 날개 높이를 유리하게 감소시키고 셀간 결합/간섭을 감소시킨다.
본 기술의 특정 실시예의 전술한 설명은 예시 및 설명을 목적으로 제시되었다. 그들은 철저하거나 본 발명의 개시된 정확한 형태로 제한하도록 의도된 것이 아니고, 위의 가르침의 견지에서 확실히 많은 수정 및 변동이 가능하다. 실시예들은 본 기술 및 그의 실용적인 애플리케이션의 원리를 가장 잘 설명하기 위해 선택되고 설명된 것으로, 당업자가 특정한 용도에 적합한 것으로 고려되는 다양한 수정과 함께 본 기술과 다양한 실시예를 가장 잘 활용할 수 있게 한다. 본 발명의 범위는 여기에 첨부된 청구항들 및 그들의 등가물에 의해 정의되도록 의도된다.
Claims (20)
- 기판 상에 복수의 얕은 트렌치 절연 영역을 형성하는 단계;
기판 상에 터널링 유전체 영역을 형성하는 단계;
상기 터널링 유전체 영역과 상기 얕은 트렌치 절연 영역들 상에 제1 질화물층을 형성하는 단계;
상기 트렌치 절연 영역들의 상부로 상기 제1 질화물층의 일부를 에치백(etching back)하는 단계;
상기 에치백된 제1 질화물층 상에 제2 질화물층을 형성하는 단계;
상기 제1 및 제2 질화물층의 일부를 산화하여, 상기 터널링 유전체 영역 상에 전하 트랩핑 영역(charge trapping region)을 형성하고, 상기 전하 트랩핑 영역 상에 차단 유전체 영역(blocking dielectric region)을 형성하는 단계; 및
상기 차단 유전체 영역 상에 게이트 영역을 형성하는 단계
를 포함하는 방법. - 제1항에 있어서, 상기 제1 질화물층은 실리콘 과잉 질화물층(silicon-rich-nitride layer)을 포함하는 방법.
- 제1항에 있어서, 상기 제2 질화물층은 실리콘 과잉 질화물층을 포함하는 방법.
- 제1항에 있어서, 상기 전하 트랩핑 영역은 실리콘 질화물을 포함하는 방법.
- 제1항에 있어서, 상기 터널링 유전체 영역은 실리콘 산화물을 포함하는 방법.
- 제1항에 있어서, 상기 차단 유전체 영역은 실리콘 산질화물(silicon oxynitride)을 포함하는 방법.
- 제1항에 있어서, 상기 차단 유전체 영역은 산질화물을 포함하는 방법.
- 기판 상에 복수의 얕은 트렌치 절연 영역을 형성하는 단계 - 상기 얕은 트렌치 절연 영역들의 상부는 주어진 양만큼 상기 기판 위로 확장됨 - ;
상기 기판의 일부를 산화하여, 차단 유전체 영역을 형성하는 단계;
상기 차단 유전체 영역과 상기 얕은 트렌치 절연 영역들 상에 제1 세트의 하나 이상의 질화물층을 증착하는 단계 - 상기 제1 세트의 질화물층의 두께는 상기 주어진 양의 대략 절반임 - ;
상기 트렌치 절연 영역들의 상부로 상기 제1 세트의 하나 이상의 질화물층의 일부를 에치백하는 단계;
상기 에치백된 제1 세트의 하나 이상의 질화물층 상에 제2 세트의 하나 이상의 질화물층을 증착하는 단계;
상기 제2 세트의 하나 이상의 질화물층을 산화하여, 터널링 유전체 영역 상에 전하 트랩핑 영역을 형성하고, 상기 전하 트랩핑 영역 상에 차단 유전체 영역을 형성하는 단계; 및
상기 차단 유전체 영역 상에 게이트 영역을 증착하는 단계
를 포함하는 방법. - 제8항에 있어서, 상기 얕은 트렌치 절연 영역들을 형성하는 단계는,
복수의 트렌치를 에칭하는 단계;
상기 트렌치들에 유전체 층을 증착하는 단계; 및
상기 유전체 층을 에치백하여, 상기 트렌치들에 상기 얕은 트렌치 절연 영역들을 형성하는 단계
를 포함하는 방법. - 제8항에 있어서, 상기 제1 세트의 하나 이상의 질화물층을 증착하는 단계는 제1 실리콘 과잉 질화물층을 화학 기상 증착하는 단계를 포함하는 방법.
- 제10항에 있어서, 상기 제2 세트의 하나 이상의 질화물층을 증착하는 단계는 제2 실리콘 과잉 질화물층을 화학 기상 증착하는 단계를 포함하는 방법.
- 제8항에 있어서, 상기 전하 트랩핑 영역은 실리콘 질화물을 포함하는 방법.
- 제8항에 있어서, 상기 차단 유전체 영역은 실리콘 산질화물을 포함하는 방법.
- 제8항에 있어서, 상기 차단 유전체 영역은 산질화물을 포함하는 방법.
- 기판 상에, 주어진 양만큼 상기 기판 위로 확장되는 메사 높이(mesa height)를 갖는 복수의 얕은 트렌치 절연 영역을 형성하는 단계;
기판 상에 터널링 유전체 영역을 형성하는 단계;
상기 터널링 유전체 영역과 상기 얕은 트렌치 절연 영역들 상에 질화물층을 형성하는 단계 - 상기 질화물층의 두께는 주어진 양의 대략 절반임 - ;
상기 트렌치 절연 영역들의 메사들의 상부로 상기 질화물층의 일부를 에치백하여, 트렌치들 사이에 전하 트랩핑 영역을 형성하는 단계;
상기 전하 트랩핑 영역 상에 차단 유전체 영역을 형성하는 단계; 및
상기 차단 유전체 영역 상에 게이트 영역을 형성하는 단계
를 포함하는 방법. - 제15항에 있어서, 상기 전하 트랩핑 영역을 형성하는 단계는 실리콘 과잉 질화물층을 화학 기상 증착하는 단계를 포함하는 방법.
- 제15항에 있어서, 상기 차단 유전체 영역을 형성하는 단계는 실리콘 질화물 또는 실리콘 산질화물 층을 화학 기상 증착하는 단계를 포함하는 방법.
- 제15항에 있어서, 상기 게이트 영역을 형성하는 단계는 폴리실리콘을 화학 기상 증착하는 단계를 포함하는 방법.
- 제15항에 있어서, 상기 터널링 유전체 영역을 형성하는 단계는 상기 기판의 일부를 산화하는 단계를 포함하는 방법.
- 제15항에 있어서, 상기 얕은 트렌치 절연 영역들을 형성하는 단계는,
복수의 트렌치를 에칭하는 단계;
상기 트렌치들에 유전체 층을 증착하는 단계; 및
상기 유전체 층을 에치백하여, 상기 트렌치들에 상기 얕은 트렌치 절연 영역들을 형성하는 단계
를 포함하는 방법.
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