CN103380489A - 电荷捕捉场效晶体管中的制程界限工程 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 90
- 230000008569 process Effects 0.000 title abstract description 13
- 230000005669 field effect Effects 0.000 title abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 28
- 238000009413 insulation Methods 0.000 claims description 25
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 238000005229 chemical vapour deposition Methods 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 10
- 230000002262 irrigation Effects 0.000 claims description 10
- 238000003973 irrigation Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 3
- 238000002955 isolation Methods 0.000 abstract description 11
- 230000005641 tunneling Effects 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 abstract description 3
- 230000000903 blocking effect Effects 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000003860 storage Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 241000209094 Oryza Species 0.000 description 3
- 235000007164 Oryza sativa Nutrition 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 235000009566 rice Nutrition 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
本技术的实施例是指向用于电荷捕捉场效晶体管的电荷捕捉区制程界限工程。该技术包含在衬底上形成多个浅沟渠绝缘区，其中，该浅沟渠绝缘区的顶部延伸在该衬底上方一给定量。氧化该衬底的一部分以形成穿隧介电区。在该穿隧介电区与浅沟渠绝缘区上沉积第一组一或多个氮化物层，其中，第一组氮化物层的厚度是近似该浅沟渠绝缘区的顶部延伸至该衬底上方的给定量的一半。将该第一组氮化物层的一部分回蚀至该浅沟渠绝缘区的顶部。在该已回蚀的第一组氮化物层上沉积第二组一或多个氮化物层。氧化第二组氮化物层以在该穿隧介电区上形成电荷捕捉区及在该电荷捕捉区上形成阻挡介电区。接着在该阻挡介电区上形成栅极区。
Description
技术领域
本发明是大致关于制程界限工程，且尤指电荷捕捉场效晶体管中的制程界限工程。
背景技术
资料存储装置是许多电子装置的重要部分，该电子装置是例如计算机、智能电话、数字内容播放器（例如MP3播放器）、游戏机（gameconsole）、控制系统等等。许多电子装置包含非挥发性固态内存装置（non-volatile solid state memory device），例如闪存。闪存的一个常见类型是电荷捕捉（charge trapping，CT）NAND集成电路（IC）。图1显示例示的基于CT-NAND的闪存IC（CT-NAND based flash memoryIC）。该闪存IC100包含在单晶（monolithic）半导体衬底上制造的CT-NAND内存单元队列110、控制电路120、列解码器（column decoder）130、行解码器（row decoder）140、输入/输出（I/O）缓冲区150等等。运作该控制电路120、列解码器130、行解码器140、I/O缓冲区150等等以根据该闪存IC100内部及/或输出自该闪存IC100而接收的各种控制讯号180来读取与写入在该内存单元队列110中的地址170、175处的数据160。该闪存IC100的电路已为本领域众所周知且因此之后将不讨论对于本技术的实施例不特别的闪存IC100的那些方面。
现在参照图2，是显示例示的内存单元队列。该CT-NAND内存单元队列110包含多个CT场效晶体管（FET）210、多个漏极选择栅极（drain select gate）220、多个源极选择栅极（source select gate）230、多个位线（bit line）240、多个字线（word line）250、多个漏极选择讯号线（drain select signal line）260及多个源极选择讯号线（source selectsignal line）270。队列110的各列包含漏极选择栅极220、多个CT-FET210及源极选择栅极230在对应位线240与接地电位（ground potential）280之间串联连接的源极至漏极。该队列110的各行中的多个CT-FET210的每一个的栅极是耦接至对应的字线250。各漏极选择栅极220的栅极是连接至对应的漏极选择讯号线260。各源极选择栅极230的栅极是连接至对应的漏极选择讯号线270。在一实施例中，该CT-FET可为硅-氧化物-氮化物-氧化物-硅（silicon-oxide-nitride-oxide-silicon，SONOS）FET或等等。该CT-NAND内存单元队列110是本领域众所周知且因此之后将不讨论对于本技术的实施例不特别的CT-NAND内存单元队列110的那些方面。
在CT-NAND内存单元队列110的制造期间，各种制程中有变量。例如，沉积层的厚度可在一晶圆与另一晶圆之间及在给定的晶圆上的一区与另一区之间改变。同样地，通过蚀刻制程以移除的材料量可在一晶圆与另一晶圆之间及在给定的晶圆上的一区与另一区之间改变。因此，持续需要可补偿一或多个制造制程中的制程变量的改良制造技术。
发明内容
本技术最佳可通过参照下列描述与所附图式来了解，该描述与所附图式是使用来说明指向用于电荷捕捉场效晶体管的制造的制程界限工程的本技术的实施例。
在一实施中，一种制造方法包含在衬底上形成多个浅沟渠绝缘区。也在衬底上形成穿隧介电区。在该穿隧介电区与浅沟渠绝缘区上形成第一氮化物层。将该第一氮化物层的一部分回蚀至该浅沟渠绝缘区的顶部。在该已回蚀的第一氮化物层上形成第二氮化物层。氧化该第一与第二氮化物层的部分以在该穿隧介电区上形成电荷捕捉区及在该电荷捕捉区上形成阻挡介电区。接着在该阻挡介电区上形成栅极区。
在另一实施例中，一种制造方法包含在衬底上形成多个浅沟渠绝缘区，其中，该浅沟渠绝缘区的顶部延伸在该衬底上方一给定量。在衬底上形成穿隧介电区。在该穿隧介电区与浅沟渠绝缘区上形成氮化物层，其中，氮化物层的厚度是近似该浅沟渠绝缘区的顶部延伸至该衬底上方的给定量的一半。将该氮化物层的一部分回蚀至该浅沟渠绝缘区的顶部，以在该等沟渠间形成电荷捕捉区。在该电荷捕捉区上形成阻挡介电区，以及在该阻挡介电区上形成栅极区。
附图说明
本技术的实施例是通过例子的方式而非通过限制的方式来说明，在所附图式的附图中相似的组件符号代表相似的组件，其中：
图1是根据现有技术显示例示的基于CT-NAND的闪存IC的区块图；
图2是根据现有技术显示例示的内存单元队列的区块图；
图3是根据本技术的一实施例显示内存单元队列结构的区块图；
图4A与图4B是根据本技术的一实施例显示制造电荷捕捉场效晶体管的方法的流程图；
图5A至图5I是根据本技术的一实施例显示说明电荷捕捉场效晶体管的制造的区块图；以及
图6A与图6B是根据本技术的一实施例显示说明用于电荷捕捉区所使用的薄氮化物层与厚氮化物层的制程制造界限的差异的区块图。
具体实施方式
现在将参照本技术的实施例的细节，其例子将以所附图式来说明。虽然本技术将结合这些实施例来描述，将了解的是，并不是要将本发明限制为这些实施例。相对地，本发明是要涵盖可包含在权利要求书所界定的发明范畴内的替代、修改与等效方案。再者，在下列本技术的实施方式中提出许多具体细节以提供本技术的彻底了解。然而，应了解的是，本技术可不以这些具体细节来实施。在其它例子中，为了不必要地混淆本技术的方面，将不详细描述现有的方法、程序、组件与电路。
在此应用中，分离（disjunctive）的使用是要包含连接（conjunctive）。定冠词与不定冠词的使用并非是要指出基数（cardinality）。具体来说，「该（the）」对象或「一（a）」对象的参照是要也表示可能多个此种对象的一个。
参照图3，根据本技术的一实施例显示内存单元队列结构。在一实施中，该内存单元队列可为CT-NAND内存单元队列110。然而，应意识到，本技术的实施例可应用至任何CT-FET装置。在一实施中，CT-FET的各列可被浅沟渠隔离（shallow trench isolation，STI）区305所分隔。各CT-FET可包含漏极区310、源极区315、沟道区320、穿隧（tunneling）介电区325（一般也称为底介电区）、电荷捕捉区330、阻挡介电区335（一般也称为顶介电区）与栅极区340。该源极与漏极区310、315可为具有第一类杂质（impurity）的高度掺杂浓度的衬底345的半导体区。在一实施中，该源极与漏极区310、315可为高度掺杂磷或砷的硅。该沟道区320可为具有第二类杂质的中度掺杂浓度的衬底345的半导体区，其横向地配置在该源极与漏极区310、315之间。在一实施中，该沟道区320可为中度掺杂硼的硅。该穿隧介电区325可为配置在该沟道区320之上且相邻该源极与漏极区310、315的部分的介电层。在一实施中，该穿隧介电区325可为氧化硅、氮氧化物（oxynitride）、氮氧化硅或类似的层。该电荷捕捉层330可为介电、半导体或类似的层，其配置在该穿隧介电区325与阻挡介电区335之间。在一实施中，该电荷捕捉区330可为氮化物、富硅氮化物或类似的层。该阻挡介电区335可为配置在该电荷捕捉区330与栅极区340之间的介电层。在一实施中，该阻挡介电区335可为氧化硅、氮氧化物、氮氧化硅或类似的层。该栅极区340可为配置在相对于该电荷捕捉区330的阻挡介电区335上的半导体或导体层。在一实施中，该栅极区340可为具有第一类杂质的高度掺杂浓度的多晶硅层。
现在参照图4A至图4B，是显示根据本技术的一实施例的一种制造CT-FET的方法。制造该CT-FET的方法将根据本技术的一实施例以进一步参照图5A至图5I（其说明CT-FET的制造）来解释。如图4A与图5A所描绘，在方块405，该制程一开始在半导体晶圆衬底502上有各种初始制程，例如清洁、沉积、掺杂、蚀刻及/或类似的以形成一或多个区。该衬底502可为以第一掺质物（dopant）类掺杂第一浓度的半导体。在一实施中，该衬底502可为中度掺杂硼（B）的硅。
在方块410，形成多个浅沟渠隔离区。在一实施中，可通过任何现有氧化制程于该衬底502上来形成牺牲氧化物504。接着沉积光阻在该牺牲氧化物上并通过任何现有微影制程来图案化，以形成浅沟渠隔离（STI）掩模506。由该STI掩模506外露的该内存单元队列区中的该衬底502与牺牲氧化物504接着通过任何现有蚀刻制程来选择性蚀刻，以形成多个沟渠508。现在参照图5B，该沟渠508可填有介电质510。在一实施中，沉积共形氧化物（conformal oxide）、旋涂式玻璃（spin onglass）等等。现在参照图5C，接着可通过任何现有蚀刻制程或化学机械研磨（CMP）制程来回蚀（etch back）该介电层510，以形成浅沟渠隔离区512，浅沟渠隔离区512具有延伸在该衬底上方一通常参照STI高台（STI mesa）的给定量。该STI掩模506接着可通过任何现有制程（例如阻层去除（resist striping）或阻层灰化（resist ashing））来移除。也可通过任何现有选择性蚀刻制程来移除该牺牲氧化物504。
现在参照图5D，在方块415，穿隧介电区514是形成在该衬底502上。在一实施中，可通过任何现有热氧化制程以氧化该内存单元队列区中的该衬底502的外露表面来形成该穿隧介电区514。在另一实施中，可通过任何现有化学气相沉积制程以沉积氮氧化硅来形成该穿隧介电区514。在一实施中，该穿隧介电区514可形成3至8奈米的厚度。
现在参照图5E，在方块420，第一组一或多个氮化物及/或类似的层516是形成在该穿隧介电区514上。在一实施中，该第一组一或多个氮化物及/或类似的层516是通过任何现有制程（例如化学气相沉积（CVD）或原子层沉积（ALD））以沉积氮化物及/或类似者而在该穿隧介电区514上形成。该第一氮化物及/或类似的层516可包含富硅氮化物，该富硅氮化物其硅对氮的原子比约为3：4或更大。在一实施中，该第一组一或多个氮化物及/或类似的层的厚度可大概为该浅沟渠绝缘区的顶部延伸至该衬底上方的高度的三分之一至三分之二。牺牲氧化层518可通过任何现有制程（例如氧化）以在该第一氮化物层516上来形成。
现在参照图5F，在方块425，该第一组一或多个氮化物及/或类似的层的一部分及该牺牲氧化层的一部分是回蚀520至该浅沟渠绝缘区512的顶部。在该回蚀制程后，接着移除该牺牲氧化层的剩余部分。
现在参照图5G，在方块430，第二组一或多个氮化物及/或类似的层522是形成在已回蚀的第一组一或多个氮化物及/或类似的层520上。在一实施中，该第二组一或多个氮化物及/或类似的层522是通过任何现有制程（例如化学气相沉积（CVD））以沉积氮化物及/或类似者来在该已回蚀的第一组氮化物及/或类似的层520上形成。该第二组氮化物及/或类似的层522可包含富硅氮化物，该富硅氮化物其硅对氮的原子比约为3：4或更大。
现在参照图4B与图5H，在方块435，氧化该第一与第二氮化物或类似的层520、522的部分以在该穿隧介电区514上形成电荷捕捉区524及在该电荷捕捉区524上形成阻挡介电区526。在一实施中，将该氮化物或富硅氮化物520、522向下氧化至该浅沟渠绝缘区512的顶部以形成氮氧化物或氮氧化硅。在一实施中，所产生的电荷捕捉区524可形成约4至15奈米的厚度，且所产生的阻挡介电区524可形成约3至8奈米的厚度。
相对薄的第一与第二氮化物或类似的层的使用是有利地增加该回蚀制程界限。为了缩放（scaling）CT-FET比例的目的，沉积薄的第一氮化物或类似的层、回蚀其一部分、沉积薄的第二氮化物或类似的层以及氧化的制程是有利地减少接近该STI区的电荷捕捉区的翼高度（wing height）并减少内单元耦合（coupling）/干涉（interference）。再者，因为消耗该薄的第二氮化物或类似的层以形成该阻挡介电区，所以无需要额外的复杂制程或回蚀。
在另一实施中，在方块430至435，可移除（climinated）形成第二氮化物层与其氧化的制程。取而代之的是，该回蚀第一氮化物层可形成电荷捕捉区且可沉积介电质以形成该阻挡介电区。
现在参照图5I，在方块440，栅极区528是形成在该阻挡介电区524上。在一实施中，通过任何现有制程（例如化学气相沉积）以在该氮氧化物或氮氧化硅层526上沉积多晶硅层528。
在方块445，继续各种后续制程（例如植入、掺杂、蚀刻、清洁及/或类似者）以进一步形成电荷捕捉、阻挡介电、与栅极区及/或一或多个额外区，例如栅极、源极与漏极触点、周边电路、互连、贯孔、钝化层及/或类似者。应了解的是，所述制造CT-FET的方法也可包含其它额外制程，而且制程顺序可不同于前述顺序。
现在参照图6A与图6B，其显示使用薄与厚的氮化物或类似的层所制造的例示栅极堆栈（gate stack）。图6A说明通过沉积薄的第一氮化物或类似的层516来制造CT-FET的栅极堆栈，该薄的第一氮化物或类似的层516接着将在沉积与氧化薄的第二氮化物或类似的层之前部分地回蚀。610说明回蚀制程界限。图6B说明通过沉积厚的氮化物或类似的层620来制造的栅极堆栈，该厚的氮化物或类似的层620接着在其部分地氧化之前部分地回蚀。630说明用于单一厚的氮化物或类似的层620的较小回蚀制程界限。相较于图6B，图6A所说明的本技术的实施例的较大制程界限是补偿其它制程变量，进而有利地改善CT-FET的制造与效能。例如，沉积薄的第一氮化物或类似的层516、回蚀其一部分、沉积薄的第二氮化物或类似的层及氧化的制程是有利地减少接近该STI区的电荷捕捉区的翼高度并减少内单元耦合/干涉。
为了说明与描述，已经提出本技术的具体实施例的前面描述。它们不是详尽无疑且不是要限制本发明为所揭露的精确形式，且显然在按照所述教示之下可有许多修改与变化形式。选择与描述本实施例是为了最佳解释本技术的原则与其实际应用，进而使本技术领域技术人员能最佳利用本技术，且可设想具有各种修改的各种实施例适合于具体使用。本发明的范畴是要由所附权利要求书及其等效物来界定。
Claims (20)
1.一种方法，其包括：
在衬底上形成多个浅沟渠绝缘区；
在衬底上形成穿隧介电区；
在该穿隧介电区与浅沟渠绝缘区上形成第一氮化物层；
将该第一氮化物层的一部分回蚀至该浅沟渠绝缘区的顶部；
在该已回蚀的第一氮化物层上形成第二氮化物层；
氧化该第一与第二氮化物层的部分以在该穿隧介电区上形成电荷捕捉区及在该电荷捕捉区上形成阻挡介电区；以及
在该阻挡介电区上形成栅极区。
2.根据权利要求1所述的方法，其中，该第一氮化物层包括富硅氮化物层。
3.根据权利要求1所述的方法，其中，该第二氮化物层包括富硅氮化物层。
4.根据权利要求1所述的方法，其中，该电荷捕捉区包括氮化硅。
5.根据权利要求1所述的方法，其中，该穿隧介电区包括氧化硅。
6.根据权利要求1所述的方法，其中，该阻挡介电区包括氮氧化硅。
7.根据权利要求1所述的方法，其中，该阻挡介电区包括氮氧化物。
8.一种方法，其包括：
在衬底上形成多个浅沟渠绝缘区，其中，该浅沟渠绝缘区的顶部延伸在该衬底上方一给定量；
氧化该衬底的一部分以形成阻挡介电区；
在该阻挡介电区与浅沟渠绝缘区上沉积第一组一或多个氮化物层，其中，该第一组氮化物层的厚度是近似该给定量的一半；
将该第一组一或多个氮化物层的一部分回蚀至该沟渠绝缘区的顶部；
在该已回蚀的第一组一或多个氮化物层上沉积第二组一或多个氮化物层；
氧化该第二组一或多个氮化物层以在该穿隧介电区上形成电荷捕捉区及在该电荷捕捉区上形成阻挡介电区；以及
在该阻挡介电区上沉积栅极区。
9.根据权利要求8所述的方法，其中，形成该浅沟渠绝缘区包括：
蚀刻多个沟渠；
在该沟渠中沉积介电层；以及
回蚀该介电层以在该沟渠中形成该浅沟渠绝缘区。
10.根据权利要求8所述的方法，其中，沉积该第一组一或多个氮化物层包括化学气相沉积第一富硅氮化物层。
11.根据权利要求10所述的方法，其中，沉积该第二组一或多个氮化物层包括化学气相沉积第二富硅氮化物层。
12.根据权利要求8所述的方法，其中，该电荷捕捉区包括氮化硅。
13.根据权利要求8所述的方法，其中，该阻挡介电区包括氮氧化硅。
14.根据权利要求8所述的方法，其中，该阻挡介电区包括氮氧化物。
15.一种方法，其包括：
在具有高台高度的衬底上形成多个浅沟渠绝缘区，该高台高度是延伸在该衬底上方一给定量；
在衬底上形成穿隧介电区；
在该穿隧介电区与浅沟渠绝缘区上形成氮化物层，其中，该氮化物层的厚度是近似给定量的一半；
将该氮化物层的一部分回蚀至该沟渠绝缘区的该高台的顶部，以在该沟渠间形成电荷捕捉区；
在该电荷捕捉区上形成阻挡介电区；以及
在该阻挡介电区上沉积栅极区。
16.根据权利要求15所述的方法，其中，形成该电荷捕捉区包括化学气相沉积富硅氮化物层。
17.根据权利要求15所述的方法，其中，形成该阻挡介电区包括化学气相沉积氮化硅或氮氧化硅层。
18.根据权利要求15所述的方法，其中，形成该栅极区包括化学气相沉积多晶硅。
19.根据权利要求15所述的方法，其中，形成该穿隧介电区包括氧化该衬底的一部分。
20.根据权利要求15所述的方法，其中，形成该浅沟渠绝缘区包括：
蚀刻多个沟渠；
在该沟渠中沉积介电层；以及
回蚀该介电层以在该沟渠中形成该浅沟渠绝缘区。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/973,631 US8263458B2 (en) | 2010-12-20 | 2010-12-20 | Process margin engineering in charge trapping field effect transistors |
| US12/973,631 | 2010-12-20 | ||
| PCT/US2011/065923 WO2012087974A2 (en) | 2010-12-20 | 2011-12-19 | Process margin engineering in charge trapping field effect transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103380489A true CN103380489A (zh) | 2013-10-30 |
| CN103380489B CN103380489B (zh) | 2016-08-24 |
Family
ID=46234933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201180067986.9A Active CN103380489B (zh) | 2010-12-20 | 2011-12-19 | 电荷捕捉场效晶体管中的制程界限工程 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8263458B2 (zh) |
| EP (1) | EP2656382A4 (zh) |
| JP (1) | JP5727036B2 (zh) |
| KR (1) | KR20140007824A (zh) |
| CN (1) | CN103380489B (zh) |
| WO (1) | WO2012087974A2 (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101847629B1 (ko) * | 2012-02-10 | 2018-04-10 | 삼성전자주식회사 | 반도체 소자 |
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| US8836012B2 (en) | 2012-10-04 | 2014-09-16 | Spansion Llc | Spacer design to prevent trapped electrons |
| US8866213B2 (en) | 2013-01-30 | 2014-10-21 | Spansion Llc | Non-Volatile memory with silicided bit line contacts |
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| US7170130B2 (en) | 2004-08-11 | 2007-01-30 | Spansion Llc | Memory cell with reduced DIBL and Vss resistance |
| US7151028B1 (en) | 2004-11-04 | 2006-12-19 | Spansion Llc | Memory cell with plasma-grown oxide spacer for reduced DIBL and Vss resistance and increased reliability |
| US7488657B2 (en) | 2005-06-17 | 2009-02-10 | Spansion Llc | Method and system for forming straight word lines in a flash memory array |
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| US20080142874A1 (en) | 2006-12-16 | 2008-06-19 | Spansion Llc | Integrated circuit system with implant oxide |
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| US20080149990A1 (en) | 2006-12-21 | 2008-06-26 | Spansion Llc | Memory system with poly metal gate |
| US20080153224A1 (en) | 2006-12-21 | 2008-06-26 | Spansion Llc | Integrated circuit system with memory system |
| US20080150011A1 (en) | 2006-12-21 | 2008-06-26 | Spansion Llc | Integrated circuit system with memory system |
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| US8669597B2 (en) | 2008-05-06 | 2014-03-11 | Spansion Llc | Memory device interconnects and method of manufacturing |
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-
2010
- 2010-12-20 US US12/973,631 patent/US8263458B2/en active Active
-
2011
- 2011-12-19 KR KR1020137019144A patent/KR20140007824A/ko not_active Application Discontinuation
- 2011-12-19 CN CN201180067986.9A patent/CN103380489B/zh active Active
- 2011-12-19 EP EP11852012.1A patent/EP2656382A4/en active Pending
- 2011-12-19 WO PCT/US2011/065923 patent/WO2012087974A2/en active Application Filing
- 2011-12-19 JP JP2013544873A patent/JP5727036B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2014504015A (ja) | 2014-02-13 |
| JP5727036B2 (ja) | 2015-06-03 |
| US20120156856A1 (en) | 2012-06-21 |
| CN103380489B (zh) | 2016-08-24 |
| EP2656382A2 (en) | 2013-10-30 |
| EP2656382A4 (en) | 2017-11-29 |
| US8263458B2 (en) | 2012-09-11 |
| WO2012087974A3 (en) | 2012-08-23 |
| WO2012087974A2 (en) | 2012-06-28 |
| KR20140007824A (ko) | 2014-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20160317 Address after: American California Applicant after: Cypress Semiconductor Corp. Address before: American California Applicant before: Spansion LLC N. D. Ges D. Staates |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |