CN106158755B - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其形成方法，半导体结构的形成方法包括：在半导体衬底上形成第一绝缘层后，在第一绝缘层上形成内部掺杂有N型离子的第一多晶硅层；刻蚀第一多晶硅层，形成平行且间隔排列的第一栅极层和第二栅极层，第一栅极层用于形成浮栅；在第一栅极层和第二栅极上保型覆盖第二绝缘层后，在半导体衬底上形成第二多晶硅层；去除第二栅极层和半导体衬底上的第二多晶硅层和第二绝缘层，在所述第一栅极层上形成第三栅极层；再向第三栅极层和第二栅极层内注入P型离子，注入P型离子后的第三栅极层用于形成控制栅，注入P型离子后的第二栅极层用于形成选择栅。采用本发明可有效简化分栅式闪存的制备工艺，同时提升分栅式闪存的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
分栅式闪存是一种常用的非易失性半导体存储器，其以无过擦除效应、电路设计相对简单，以及低压、高速的运作等特点已成为存储器件的主流技术，进而被广泛应用于诸如智能卡、SIM卡、微控制器、手机等电子产品中。
现有分栅式闪存包括埋层沟道晶体管结构(Buried channel MOS)以及浅表面沟道晶体管(Surface channel MOS)结构。且相较于埋层沟道晶体管结构的分栅式闪存，浅表面沟道晶体管结构的分栅式闪存具有较小的阈值电压，以及更快的读写速度，从而成为存储器的研究热点。
图1～3为现有的浅表面沟道晶体管结构的分栅式闪存的制造结构示意图，其包括：
先参考图1，提供半导体衬底10，在所述半导体衬底上形成隧穿氧化层11后，在所述隧穿氧化层11上形成多晶硅层12；
在所述多晶硅层12上形成第一掩模13，并以所述第一掩模13为掩模向露出的多晶硅层12内注入P型离子，形成P型离子区域121；
结合参考图2，去除所述第一掩模13后，在P型离子区域121上形成第二掩模131，并以第二掩模131为掩模向其余部分的多晶硅层12内注入N型离子；
参考图3，刻蚀所述多晶硅层12，从而形成掺杂P型离子的第一栅极层121和掺杂N型离子的第二栅极层123，所述第一栅极层121用于形成选择栅，所述第二栅极层123用于形成浮栅。
接着在所述第一栅极层121和第二栅极层123上形成绝缘层，再于所述第二栅极层123上形成控制栅，并进行离子注入等工艺以形成埋层沟道晶体管结构的分栅式闪存。
在上述工艺中，因为浮栅和选择栅掺杂有不同类型的离子，为此，在形成浮栅和选择栅步骤中，需要在多晶硅层上反复形成掩模，进而能向多晶硅层不同区域注入离子，上述步骤繁琐。
为此，业界寻求工艺改进，以简化浅表面沟道晶体管结构的分栅式闪存的制备工艺。参考图4～6，为一种改进后的浅表面沟道晶体管结构的分栅式闪存制造工艺的结构示意图，其包括：
参考图4，先在隧穿氧化层11上形成掺杂N型离子的多晶硅层，之后直接刻蚀所述多晶硅层，形成均掺杂N型离子的第三栅极层124和第四栅极层125；
参考图5，在所述第三栅极层124和第四栅极层125上分别形成绝缘层后，在所述半导体衬底上形成第二多晶硅层(图中未显示)，并刻蚀所述第二多晶硅层在所述第三栅极层124和第四栅极层125上分别形成第五栅极层128和第六栅极层129；同时在所述第六栅极层129内形成露出所述第四栅极层125的通孔140，所述通孔140后续用于形成导通选择栅的互连结构；
分别于所述第三栅极层124和第五栅极层128的侧壁上形成侧墙126，在第四栅极层125和第六栅极层129的侧壁上形成侧墙127后，结合参考图6，向所述半导体衬底10内注入P型离子，形成源漏掺杂区141；向所述半导体衬底10内注入P型离子的同时，向所述第五栅极层128和第四栅极层125内注入P型离子。注入P型离子的第四栅极层125’用于形成选择栅、注入P型离子的第五栅极层128’用于形成控制栅，注入有N型离子的第三栅极层124用于形成浮栅。
随着半导体器件的发展，业界在提升分栅式闪存性能同时，通过工艺改进以简化制备工艺，降低工艺成本。但即使如此，现有的分栅式闪存的读写速度仍没法满足半导体技术发展需要，如何进一步提高分栅式闪存的性能并简化分栅式闪存的制备工艺是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，从而简化具有浅表面沟道晶体管结构的分栅式闪存制造工艺，同时提升分栅式闪存的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，
一种半导体结构的形成方法，可选地，包括：
提供半导体衬底；
在所述半导体衬底上形成第一绝缘层；
在所述第一绝缘层上形成掺杂有N型离子的第一多晶硅层；
刻蚀所述第一多晶硅层，形成相互平行且间隔排布的第一栅极层和第二栅极层，所述第一栅极层用于形成浮栅；
在所述第一栅极层和第二栅极层上保型覆盖第二绝缘层；
在所述第二绝缘层上覆盖第二多晶硅层；
去除第二栅极层和半导体衬底上的第二多晶硅层和第二绝缘层，在所述第一栅极层上形成第三栅极层；
进行第一离子注入工艺，向所述第三栅极层和第二栅极层内注入P型离子，且使所述第二栅极层中的P型离子量大于N型离子量，注入P型离子后的第三栅极层用于形成控制栅；注入P型离子后的第二栅极层用于形成选择栅。
可选地，向所述第三栅极层和第二栅极层内注入P型离子的步骤包括：使所述第二栅极层内的P型离子含量为N离子含量的2～16倍。
可选地，向所述第三栅极层和第二栅极层内注入P型离子的步骤包括：使所述第三栅极层和第二栅极层内的P型离子的浓度为2×1015～8×1015atom/cm3。
可选地，在所述第一绝缘层上形成掺杂有N型离子的第一多晶硅层的步骤包括：使所述第一多晶硅层内的N型离子的浓度为5×1014～8×1014atom/cm3。
可选地，所述第一离子注入工艺的步骤还包括：同时向所述半导体衬底内注入P型离子，在所述第一栅极层远离所述第二栅极层的一侧、所述第二栅极层远离所述第一栅极层的一侧，以及所述第二栅极层和第一栅极层之间形成源漏掺杂区。
可选地，在所述第一离子注入工艺前，所述形成方法还包括：分别在所述第二栅极层的侧壁上形成第一侧墙，在所述第一栅极层和第三栅极层的侧壁上形成第二侧墙。
可选地，在形成所述第三栅极层后，形成所述第一侧墙和第二侧墙前，所述形成方法还包括进行第二离子注入工艺，向所述半导体衬底内注入P型离子，在所述第一栅极层远离所述第二栅极层的一侧、所述第二栅极层远离所述第一栅极层的一侧，以及所述第二栅极层和第一栅极层之间形成轻掺杂区。
可选地，进行第二离子注入工艺的步骤包括：使形成的轻掺杂区内的离子浓度为1×1013～5×1013atom/cm3。
可选地，在所述第一栅极层和第二栅极层上保型覆盖第二绝缘层的步骤包括：在所述第一栅极层上依次形成第一氧化硅层、氮化硅层以及第二氧化硅层，以作为所述第二绝缘层。
可选地，所述第一绝缘层为氧化硅层。
可选地，在所述第一离子注入工艺后，所述形成方法还包括：
在所述半导体衬底上形成覆盖所述第二栅极层和第三栅极层的介质层；
刻蚀所述介质层，分别形成露出所述第二栅极层的第一通孔和露出所述第三栅极层的第二通孔；
向所述第一通孔和第二通孔内填充导电材料，在所述第一通孔中形成第一导电插塞并在第二通孔内形成第二导电插塞。
可选地，在所述第一离子注入工艺后，在形成所述介质层前，所述形成方法还包括：在第二栅极层上形成第一金属硅化物层，在所述第三栅极层上形成第二金属硅化物层；
形成所述第一通孔和第二通孔的步骤包括：使所述第一通孔露出所述第一金属硅化物层层，使所述第二通孔露出所述第二金属硅化物层层。
可选地，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成包括所述浮栅、控制栅和选择栅的分栅式闪存，所述第二区域用于形成逻辑晶体管；
在所述半导体衬底上形成第一栅极层和第二栅极层的步骤包括：使所述第一栅极层和第二栅极层形成于所述第一区域内；
在所述半导体衬底上形成第二多晶硅层的步骤包括：使所述第二多晶硅层覆盖所述第一区域和第二区域；
去除第二栅极层和半导体衬底上的第二多晶硅层和第二绝缘层，在所述第一栅极层上形成第三栅极层的步骤还包括：同时在所述第二区域上形成第四栅极层，所述第四栅极层用于形成逻辑晶体管的栅极。
可选地，形成所述第二多晶硅层前，所述形成方法还包括：在所述第二区域的半导体衬底表面形成第三绝缘层；
在所述半导体衬底上形成第二多晶硅层的步骤包括：所述第二多晶硅层覆盖所述第三绝缘层。
可选地，在形成所述第一绝缘层前，所述形成方法还包括：在所述第一区域的半导体衬底中形成第一阱区，所述第一阱区为N阱；
在形成所述第二绝缘层后，形成所述第三绝缘层前，所述形成方法还包括：在所述第二区域的半导体衬底中形成第二阱区，所述第二阱区包括N阱和P阱，所述N阱用于形成P型逻辑晶体管，P阱用于形成N型逻辑晶体管。
本发明还提供了一种半导体结构，包括：
半导体衬底；
位于所述半导体衬底表面的第一绝缘层；
互相平行且间隔排布在所述第一绝缘层上的选择栅和浮栅；所述浮栅内掺杂有N型离子，所述选择栅内掺杂有P型离子和N型离子，且所述选择栅内的P型离子浓度大于N型离子浓度；
位于所述浮栅表面的第二绝缘层；
位于所述第二绝缘层上，且掺杂有P型离子的控制栅。
可选地，所述选择栅内的P型离子含量为N型离子含量的2～16倍。
可选地，所述选择栅内的P型离子的浓度为2×1015～8×1015atom/cm3，N型离子的浓度为5×1014～8×1014atom/cm3。
可选地，所述半导体结构还包括覆盖所述控制栅和选择栅的介质层，且在所述介质层内形成有连接所述控制栅的第二导电插塞，和连接所述选择栅的第一导电插塞。
可选地，在所述选择栅表面形成有第一金属硅化物层，所述第一导电插塞形成于所述第一金属硅化物层上且与所述第一金属硅化物层相接触；
在所述控制栅表面形成有第二金属硅化物层，所述第二导电插塞形成于所述第二金属硅化物层上且与所述第二金属硅化物层相接触。
与现有技术相比，本发明的技术方案具有以下优点：
在覆盖掺杂有N型离子且平行间隔排列的第一栅极层和第二栅极层的第二绝缘层上形成第二多晶硅层后；去除所述第二栅极层和半导体衬底上的第二多晶硅层和第二绝缘层，在所述第一栅极层上形成第三栅极层，之后再进行第一离子注入工艺，向所述第三栅极层和第二栅极层内注入P型离子。上述技术方案使得在向所述第二栅极层和第三栅极层内掺杂P型离子时，便于P型离子进入所述第二栅极层内，从而提高后续形成的选择栅的器件性能，以提高后续形成的分栅式闪存的性能；
此外，在去除所述第二栅极层上的第二多晶硅层后，再向所述第二栅极层和第三栅极层内注入P型离子，从而避免若在保留所述第二栅极层上的第二多晶硅层时，向第二栅极层内掺杂P型离子过程中，P型离子同时进入所述第二栅极层上方的第二多晶硅层中，进而除去由于所述第二栅极层上方所形成掺杂有P型离子的第二多晶硅层从而在分栅式闪存的使用过程中产生的寄生电容，缓解后续形成的分栅式闪存的RC延时效应等缺陷，提高分栅式闪存的运行速度，提高后续形成的分栅式闪存的性能。
进一步可选地，在进行第一离子注入工艺，以向第三栅极层和第二栅极层内注入P型离子的同时，向所述半导体衬底内注入P型离子，在所述第一栅极层、第二栅极层相对两侧的分别形成源极和漏极，上述技术方案可进一步简化分栅式闪存的制备工艺。
附图说明
图1～3为现有浅表面沟道晶体管结构的分栅式闪存的制造工艺中，各步骤中的半导体结构的剖面结构示意图；
图4～6为现有浅表面沟道晶体管结构的分栅式闪存的另一种制造工艺中，各步骤中的半导体结构的剖面结构示意图；
图7～图20为本发明半导体结构的形成方法一实施例的结构示意图；
图21为本发明半导体结构一实施例的结构示意图。
具体实施方式
如背景技术所述，相比于埋层沟道晶体管结构的分栅式闪存，浅表面沟道晶体管结构的分栅式闪存的控制栅的具有更小的阈值电压，且更快的读写速度；且本领域技术人员通过工艺改进以简化浅表面沟道晶体管结构的分栅式闪存的制备工艺，降低工艺成本。但随着半导体技术发展，对于存储器的性能要求不断提升，如何提高浅表面沟道晶体管结构的分栅式闪存的性能，如进一步降低RC延迟效应等要求，成为本领域技术人员亟需解决的问题。
在研究如何进一步提升浅表面沟道晶体管结构的分栅式闪存性能过程中，通过对图4～6所示的现有的浅表面沟道晶体管结构的分栅式闪存的制备工艺的分析发现：
在向所述第四栅极层125内注入P型离子过程中，P型离子通过第六栅极层129内的通孔140进入所述第四栅极层125内，但在实际操作过程中，位于所述第四栅极层125上方剩余的第六栅极层129，以及第六栅极层129侧壁上的侧墙127会阻碍部分P型离子进入所述第四栅极层125内，从而影响后续形成的掺杂有P型离子的选择栅性能；
此外，在向第五栅极层128和第四栅极层125内注入P型离子同时，部分P型离子会进入剩余的第六栅极层129内，掺杂有P型离子的第六栅极层129成为电导体，从而增加后续形成的分栅式闪存的电阻，从而影响后续分栅式闪存的运行速度；而且掺杂有P型离子的第六栅极层129与半导体衬底10上的其他结构(如第六栅极层129下方的第四栅极层125，以及两者间的绝缘层等结构)相关联，增加分栅式闪存内部的寄生电容，从而增加分栅式闪存的RC效应。上述缺陷均会降低后续形成的分栅式闪存的性能。
为此，本发明提供了一种半导体结构及其形成方法。
半导体结构的形成方法包括：在半导体衬底上形成第一绝缘层后，在所述第一绝缘层上形成内部掺杂有N型离子的第一多晶硅层；刻蚀所述第一多晶硅层，形成相互平行且间隔排布的第一栅极层和第二栅极层，所述第一栅极层用于形成浮栅；
在所述第一栅极层和第二栅极层上保型覆盖第二绝缘层后，在所述第二绝缘层上覆盖第二多晶硅层；之后，再去除第二栅极层和半导体衬底上的第二多晶硅层和第二绝缘层，在所述第一栅极层上形成第三栅极层；
再进行第一离子注入工艺，向所述第三栅极层和第二栅极层内注入P型离子，且使所述第二栅极层中的P型离子量大于N型离子量，注入P型离子后的第三栅极层用于形成控制栅，注入P型离子后的第二栅极层用于形成选择栅。
在刻蚀第二多晶硅层以形成第三栅极层过程中，去除所述第二栅极层上的第二多晶硅层和第二绝缘层，以露出所述第二栅极层。进而在向所述第二栅极层和第三栅极层内掺杂P型离子时，便于P型离子进入所述第二栅极层内，从而提高后续形成的选择栅的器件性能，以提高后续形成的分栅式闪存的性能；
此外，在去除所述第二栅极层上的第二多晶硅层后，再向所述第二栅极层和第三栅极层内掺杂P型离子，从而避免若在保留所述第二栅极层上的第二多晶硅层时，向第二栅极层内掺杂P型离子过程中，P型离子同时进入所述第二栅极层上方的第二多晶硅层中，进而去除由于所述第二栅极层上方所形成掺杂有P型离子的第二多晶硅层从而在分栅式闪存的使用过程中产生的寄生电容，缓解后续形成的分栅式闪存的RC延时效应等缺陷，提高分栅式闪存的运行速度，提高后续形成的分栅式闪存的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图以具有P-型浅表面沟道晶体管结构的分栅式闪存的制造方法为实施例，对本发明的具体过程做详细的说明。
此外，在分栅式闪存使用时，通常会在其周围会设置外围电路(PeripheryCircuit)。所述外围电路主要为包括高压晶体管与逻辑晶体管的逻辑电路，所述逻辑电路用以引入不同的电压，控制所述分栅式闪存进行数据写入、擦除和读取等操作。在现有的分栅式闪存制造工艺中，在同一半导体衬底上往往同时进行分栅式闪存以及逻辑晶体管和高压晶体管的制造工艺。本发明半导体结构的形成方法的实施例同时涉及了分栅式闪存，以及部分高压晶体管和逻辑晶体管的制造工艺，但该部分内容并不限定本发明的保护范围。
图7至图20是本发明实施例的半导体结构的形成方法中半导体器件在各步骤中的剖面结示意图。
先参考图7，提供半导体衬底20。
本实施例中，所述半导体衬底20为硅衬底。但除本实施例外的其他实施例中，所述半导体衬底20还可为锗衬底、硅锗衬底或是绝缘体衬底。本领域中的半导体衬底20均适用于本发明，本发明对所述半导体衬底20的类型不做限定。
本实施例中，所述半导体衬底20包括并列设置的第一区域I和第二区域II。所述第一区域I用于形成包括浮栅、控制栅和选择栅结构的具有浅表面沟道晶体管结构的分栅式闪存，所述第二区域II用于形成逻辑晶体管。
本实施例中，在所述半导体衬底20内形成有浅沟槽隔离结构(Shallow TrenchIsolation，STI)23，用于隔离各个不同的区域，以及各个区域内的相邻阱区，以实现后续形成于所述半导体衬底20上的各半导体器件间的电隔离。浅沟槽隔离结构的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。
除本实施例外的其他实施例中，在所述半导体衬底20还可设有除STI结构外的其他隔离结构，以实现后续形成各半导体器件间的电隔离。本发明对所述隔离结构的类型并不做限定。
此外，在所述半导体衬底20内还设有晶体管和金属互连结构等各类半导体元器件，上述结构均不影响本发明的保护范围，本发明对所述半导体衬底20的结构并不做限定。
继续参考图7，进行第三离子注入工艺，在所述第一区域I的半导体衬底20内注入离子，以形成第一阱区24；
之后，在所述第一区域I的半导体衬底10表面形成第一绝缘层21，所述第一绝缘层21用于形成分栅式闪存的隧穿层。
本实施例中，所述第三离子注入工艺为向所述半导体衬底10内注N型离子，所述第一阱区24为N阱。
所述第一绝缘层21为氧化硅层，形成工艺为热氧化工艺。
本实施例中，在所述半导体衬底20还包括用于形成高压晶体管(图中未显示)其他区域，在进行第三离子注入的同时，还可向用于形成高压晶体管的其他区域内注入N型离子，以用于形成P型的高压晶体管；
此外，在第三离子注入工艺后，在形成所述第一绝缘层21前，先于半导体衬底上形成第四绝缘层22(所述第四绝缘层22用于形成高压晶体管的栅介质层)，之后再去除所述第一区域I的半导体衬底20上的第四绝缘层22，并与露出的第一区域I的半导体衬底20表面形成所述第一绝缘层21。上述工艺均与现有工艺相似，在此不再赘述。
再次参考图7，在形成所述第一绝缘层21后，在所述第一绝缘层21上形成掺杂有N型离子的第一多晶硅层30。
本实施例中，所述N型离子包括磷(P)离子。但除本实施例外的其他实施例中，所述N型离子还可为砷(As)等其他离子，本发明对所述N型离子具体选择不做限定。
本实施例中，采用化学气相沉积工艺(Chemical Vapor Deposition，简称CVD)形成所述第一多晶硅层30。具体工艺可以包括：在CVD工艺中，通入硅源气体以形成多晶硅的同时，通入磷源气体(如PH3)，从而形成掺杂有磷离子的第一多晶硅层30。
可选地，本实施例中，形成掺杂有N型离子的第一多晶硅层30的步骤包括：使所述第一多晶硅层30内的N型离子的浓度为5×1014～8×1014atom/cm3。但本发明对所述第一多晶硅层30内的N型离子的具体浓度不做限定。
值得注意的是，其他实施例中，还可通过先形成本征多晶硅层，之后通过离子注入等方法在本征多晶硅层内注入磷离子，以形成掺杂有磷的第一多晶硅层。上述简单的改变均在本发明的保护范围内。
接着参考图8，刻蚀所述第一多晶硅层30，在所述第一区域I上形成互相平行排列的第一栅极层31和第二栅极层32，所述第一栅极层31和第二栅极层32之间形成间隔。所述第一栅极层31用于形成分栅式闪存的浮栅。
刻蚀所述第一多晶硅层30的方法可选为干法刻蚀，所述干法刻蚀工艺与现有工艺相同，在此不再赘述。
结合参考图9，形成所述第一栅极层31和第二栅极层32后，在所述第一栅极层31和第二栅极层32上保型覆盖第二绝缘层40。所述第二绝缘层40作为后续形成的分栅式闪存中，浮栅与控制栅之间的绝缘层。
本实施例中，所述第二绝缘层40覆盖在所述第一栅极层31、第二栅极层32，以及所述第四绝缘层22。
本实施例中，所述第二绝缘层40的形成步骤包括：
在所述半导体衬底20上依次形成第一氧化硅层(oxide)、氮化硅层(nitride)以及第二氧化硅层(oxide)。所述第一氧化硅层、氮化硅层以及第二氧化硅层的组合作为第二绝缘层40，使所述第二绝缘层40为ONO(oxide-nitride-oxide)层结构。
再结合参考图10，去除所述第二区域II上的第二绝缘层40和第四绝缘层22，露出所述第二区域II内的半导体衬底20表面。再参考图11，进行第四离子注入，在所述第II区域的半导体衬底20内形成第二阱区25。
值得注意的是，图11中，仅示出一个所述第二阱区25，在实际操作中，所述第四离子注入可分别为多个步骤，在第二区域II的半导体衬底20的不同区域内分别注入N型离子和P型离子，以形成有多个N型阱区和P型阱区，后续分别用以形成N型逻辑晶体管和P型逻辑晶体管。上述结构为本领域成熟技术在此不再赘述。
接着，参考图12，在所述第二区域II露出的半导体衬底20表面形成第三绝缘层41。所述第三绝缘层41作为后续形成的逻辑晶体管中的栅介质层。
本实施例中，所述第三绝缘层41为氧化硅层，形成方法为热氧化工艺。
参考图13，之后，在所述半导体衬底20上形成第二多晶硅层50。
本实施例中，所述第二多晶硅层50为本征多晶硅层，形成方法为化学气相沉积。
本实施例中，所述第二多晶硅层50覆盖所述第一区域I上的第二绝缘层40和第二区域II上的第三绝缘层41。
之后，结合参考图14，刻蚀所述第二多晶硅层50，去除第二栅极层32和半导体衬底20上的第二多晶硅层和第二绝缘层，在所述第一栅极层31上形成第三栅极层33，露出所述第二栅极层32的表面。
本实施例中，刻蚀所述第二多晶硅层50以形成所述第三栅极层33的同时，去除了部分位于所述第二区域II上的第二多晶硅层，在所述第二区域II的第三绝缘层41上形成第四栅极层34，所述第四栅极层34用于形成逻辑晶体管的栅极。
值得注意的是，图14中在所述第二区域II上仅形成一个所述第四栅极层，在实际操作中，在所述第二区域II上可形成多个第四栅极层，后续用以形成不同的N型或是P型的逻辑晶体管。
本实施例中，刻蚀所述第二多晶硅层50的方法为干法刻蚀，具体工艺与现有工艺相似，在此不再赘述。
之后，结合参考图15和图16，进行第一离子注入工艺，向所述第二栅极层32和第三栅极层33内注入P型离子，形成掺杂有P型离子的第三栅极层35和掺杂有P型离子的第二栅极层36，其中在所述第二栅极层32内掺杂P型离子后，使所述第二栅极层32中的P型离子量大于N型离子量，使原先呈N型形态的第二栅极层32转变为呈P型形态。所述掺杂有P型离子的第三栅极层35用于形成分栅式闪存的控制栅，所述掺杂有P型离子的第二栅极层36用于形成分栅式闪存的选择栅。
可选地，向所述第三栅极层和第二栅极层内注入P型离子的步骤包括：在第一离子注入工艺后，使所述第二栅极层36内的P型离子含量为N离子含量的2～16倍。
本实施例中，向所述第三栅极层和第二栅极层内注入P型离子的步骤包括：使所述第三栅极层和第二栅极层内的P型离子的浓度为2×1015～8×1015atom/cm3。但本发明对所述第二栅极层36和第三栅极层35内的P型离子具体浓度不做限定，其根据实际需要确定。
可选地，本实施例中，所述P型离子为硼(B)离子。但本发明对所述P型离子并不做具体限定。
本实施例中，在所述第一离子注入工艺中，因为露出了所述第二栅极层32以及第三栅极层33，使得P型离子可顺利地进入所述第二栅极层32和第三栅极层33内，使原先呈N型形态的第二栅极层32转变为P型形态，后续用于形成P型形态的选择栅，从而形成P型选择栅-N阱结构。相比于现有技术中，N型的选择栅-N阱结构的分栅式闪存，P型选择栅-N阱结构的分栅式闪存在使用过程中，在N阱在沟道表面处形成弱反型状态，从而可降低选择栅的开启电压值，即降低选择栅的阈值电压。
可选方案中，在进行第一离子注入工艺中，同时向所述半导体衬底20内注入P型离子，在所述第一栅极层31远离所述第二栅极层36的一侧、所述第二栅极层36远离所述第一栅极层31的一侧，以及所述第二栅极层36和第一栅极层31之间形成源漏掺杂区。其中，所述第一栅极层31远离所述第二栅极层36的一侧的源漏掺杂区，和所述第二栅极层36远离所述第一栅极层31的一侧的源漏掺杂区作为分栅式闪存的源极和漏极52；所述第二栅极层36和第一栅极层31之间形成源漏掺杂区作为分栅式闪存的互联结53，所述互联结53相当于选择栅的源端，浮栅的漏端。
参考图16，形成所述源极和漏极52，以及互联结53的具体步骤包括：
先在所述第二栅极层36的侧壁上形成第一侧墙81，在所述第一栅极层31和第三栅极层33的侧壁上形成第二侧墙82；之后以所述第一侧墙81和第二侧墙82为掩模，向所述第一区域I的半导体衬底20内注入P型离子，从而在在所述半导体衬底20内形成所述源极和漏极52，以及所述互联结53。
所述第一侧墙81和第二侧墙82的形成工艺与现有工艺相似，在此不再赘述。此外，在所述第二栅极层36的侧壁上形成第一侧墙81，在所述第一栅极层31和第三栅极层33的侧壁上形成第二侧墙82的同时，可在所述第四栅极层34侧壁两侧同时形成第三侧墙83，上述工艺与现有工艺相似，在此不再赘述。
上述工艺中，采用第一离子注入同时完成向所述第二栅极层32和第三栅极层33中注入P型离子的步骤，以及形成分栅式闪存的源极和漏极的步骤，从而简化具有P-型浅表面沟道晶体管结构的分栅式闪存的制备工艺，降低制备成本。
可选方案中，在形成所述第一侧墙和第二侧墙前，参考图15，先进行第二离子注入工艺，向第一区域I的所述半导体衬底20内注入P型离子，在所述第一栅极层31远离所述第二栅极层32的一侧、所述第二栅极层32远离所述第一栅极层31的一侧，以及所述第二栅极层32和第一栅极层31之间形成轻掺杂区。其中，所述第一栅极层31远离所述第二栅极层32的一侧，和所述第二栅极层32远离所述第一栅极层31的一侧的轻掺杂区作为分栅式闪存的轻掺杂源极和轻掺杂漏极51，在所述第一栅极层31和第二栅极层32之间的轻掺杂区作为轻掺杂互联结54。
所述第二离子注入工艺中的离子掺杂剂量小于第一离子注入工艺中的离子注入剂量。
本实施例中，可选地，所述第二离子注入工艺后，使形成的轻掺杂源极和轻掺杂漏极51，以及轻掺杂互联结54内的离子浓度为1×1013～5×1013atom/cm3。
值得注意的是，在形成所述第一侧墙和第二侧墙前，可进行N型离子或是P型离子的分步轻掺杂离子的工艺，从而在所述第二区域II的第四栅极层34两侧形成N型或是P型的轻掺杂源极和漏极，N型轻掺杂源极和漏极用于形成N型逻辑晶体管，所述P型轻掺杂源极和漏极用于形成P型逻辑晶体管；并在所述第二区域II上的第四栅极层34的侧壁上形成第三侧墙83后，再向所述第二区域II的半导体衬底内注入N型离子或是P型离子，向第二区域II的半导体衬底内注入N型离子用以形成N型逻辑晶体管的源极和漏极，向第二区域II的半导体衬底内注入P型离子用以形成P型逻辑晶体管的源极和漏极。上述工艺与现有工艺相似，在此不再赘述。
之后，再参考图17，在掺杂有P型离子的第三栅极层35上形成第二金属硅化物层62，在掺杂有P型离子的第二栅极层36上形成第一金属硅化物层63。
所述第一金属硅化物层63和第二金属硅化物层62的形成工艺包括先采用物理气相沉积(Physical Vapor Deposition，简称PVD)在所述第三栅极层35和第二栅极层36上形成金属层，如钴(Co)层或是镍(Ni)层；之后进行退火工艺使所述金属层与硅反应(即所述第三栅极层35和第二栅极层36)形成金属硅化物，以及分别作为所述第一金属硅化物层63和第二金属硅化物层62，之后再去除未与硅反应的金属，露出所述第一金属硅化物层63和第二金属硅化物层62。上述各金属硅化物层的形成工艺与现有技术相似，在此不再赘述。
可选方案中，在所述第三栅极层35和第二栅极层36上分别形成所述第二金属硅化物层62和第一金属硅化物层63的工艺中，可同时在所述分栅式闪存的源极和漏极表面形成第三金属硅化物层61。所述第三金属硅化物层61、第二金属硅化物层62和第一金属硅化物层63用于改善所述源极和漏极52、第三栅极层35和第二栅极层36与后续形成的金属互连结构的连接性能。
值得注意的是，在形成所述第三金属硅化物层61、第二金属硅化物层62和第一金属硅化物层63同时，可在所述第四栅极层34上，以及第二区域II内的源极和漏极上形成金属硅化物层(图中未标号)。
接着参考图18，在所述半导体衬底20上形成介质层70，所述介质层70覆盖所述第三栅极层35、第二栅极层36以及第四栅极层34。
本实施例中，所述介质层70为氧化硅层，形成方法为化学气相沉积。
再参考图19，刻蚀所述介质层70，在所述介质层70内形成露出所述第三金属硅化物层61的第三通孔71，露出所述第二金属硅化物层62的第二通孔72，以及露出所述第一金属硅化物层63的第一通孔73。
之后，结合参考图20，再向所述第三通孔71、第二通孔72和第一通孔73内填充金属材料，以形成分别形成第三导电插塞91、第二导电插塞92和第一导电插塞93。所述第三导电插塞91连接所述第三金属硅化物层61，且与所述第三金属硅化物层61相接触，从而连接所述分栅式闪存的源极和漏极52相接触；所述第二导电插塞92连接所述第二金属硅化物层62，且与第二金属硅化物层62相接触，从而连接所述第三栅极层35；所述第一导电插塞93连接所述第一金属硅化物层63，且与所述第一金属硅化物层63相接触，从而连接所述第二栅极层36。
本实施例半导体结构的形成方法中，在去除所述第二栅极层上的第二多晶硅层后，再向所述第二栅极层和第三栅极层内掺杂P型离子，用以形成分栅式闪存的选择栅和控制栅。相比与现有技术，本实施例半导体结构的形成方法形成的浅表面沟道晶体管结构的分栅式闪存的选择栅上，没有掺杂有P型离子的多晶硅层，因而避免因为在所述选择栅上方形成掺杂有P型离子的第二多晶硅层，增加分栅式闪存的电阻，以及在所述第二栅极层上方掺杂有P型离子的第二多晶硅层与其他结构相关联而增加后续形成的分栅式闪存内的寄生电容，进而缓解后续形成的分栅式闪存的RC延时效应等缺陷，提高分栅式闪存的运行速度，提高后续形成的分栅式闪存的性能。
在后续电性测试中发现，通过上述工艺形成的具有浅表面沟道晶体管结构的分栅式闪存相比具有埋层沟道晶体管结构的分栅式闪存，具有更小的选择栅阈值电压，此外，相比与现有的有浅表面沟道晶体管结构的分栅式闪存的制备方法形成的分栅式闪存，本实施例获得的分栅式闪存的具有更快的数据读写速度，且本实施例简化了具有浅表面沟道晶体管结构的分栅式闪存制备工艺，有效节约了工艺成本。
相应地，本发明还提供了一种半导体结构。
参考图21为本发明半导体结构一实施例的结构示意图。
半导体衬底200；
位于所述半导体衬底表面的第一绝缘层201；
互相平行且间隔排布在所述第一绝缘层201上的选择栅220和浮栅210；所述浮栅210内掺杂有N型离子，所述选择栅220内掺杂有P型离子和N型离子，且所述选择栅220内的P型离子浓度大于N型离子浓度；
位于所述浮栅210表面的第二绝缘层202；
位于所述第二绝缘层202上，且掺杂有P型离子的控制栅230。
可选地，所述选择栅220内的P型离子含量为N型离子含量的2～16倍。
进一步可选地，所述选择栅220内的P型离子的浓度为2×1015～8×1015atom/cm3，N型离子的浓度为5×1014～8×1014atom/cm3。
所述浮栅210内的N型离子的浓度为5×1014～8×1014atom/cm3。
本实施例中，所述半导体结构还包括覆盖所述控制栅230和选择栅220上的介质层240，且在所述介质层240内形成有连接所述控制栅230的第二导电插塞252，和连接所述选择栅220的第一导电插塞251。
可选地，在所述选择栅220表面形成有第一金属硅化物层221，所述第一导电插塞251形成于所述第一金属硅化物层221上，且与所述第一金属硅化物层221相接触，从而连接所述选择栅220；在所述控制栅230表面形成有第二金属硅化物层211，所述第二导电插塞252形成于所述第二金属硅化物层211上，且与所述第二金属硅化物211相接触，从而连接所述控制栅230。
相比与现有技术，本实施例半导体结构的选择栅上，没有掺杂有P型离子的多晶硅层，因而避免因为在所述选择栅上方形成掺杂有P型离子的第二多晶硅层，增加分栅式闪存的电阻，以及在所述第二栅极层上方掺杂有P型离子的第二多晶硅层与其他结构相关联而增加后续形成的分栅式闪存内的寄生电容，进而缓解后续形成的分栅式闪存的RC延时效应等缺陷，提高分栅式闪存的运行速度，提高后续形成的分栅式闪存的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成第一绝缘层；
在所述第一绝缘层上形成掺杂有N型离子的第一多晶硅层；
刻蚀所述第一多晶硅层，形成相互平行且间隔排布的第一栅极层和第二栅极层，所述第一栅极层用于形成浮栅；
在所述第一栅极层和第二栅极层上保型覆盖第二绝缘层；
在所述第二绝缘层上覆盖第二多晶硅层；
去除第二栅极层和半导体衬底上的第二多晶硅层和第二绝缘层，在所述第一栅极层上形成第三栅极层；
进行第一离子注入工艺，向所述第三栅极层和第二栅极层内注入P型离子，且使所述第二栅极层中的P型离子量大于N型离子量，注入P型离子后的第三栅极层用于形成控制栅；注入P型离子后的第二栅极层用于形成选择栅。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，向所述第三栅极层和第二栅极层内注入P型离子的步骤包括：使所述第二栅极层内的P型离子含量为N离子含量的2～16倍。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，向所述第三栅极层和第二栅极层内注入P型离子的步骤包括：使所述第三栅极层和第二栅极层内的P型离子的浓度为2×1015～8×1015atom/cm3。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一绝缘层上形成掺杂有N型离子的第一多晶硅层的步骤包括：使所述第一多晶硅层内的N型离子的浓度为5×1014～8×1014atom/cm3。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子注入工艺的步骤还包括：同时向所述半导体衬底内注入P型离子，在所述第一栅极层远离所述第二栅极层的一侧、所述第二栅极层远离所述第一栅极层的一侧，以及所述第二栅极层和第一栅极层之间形成源漏掺杂区。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述第一离子注入工艺前，所述形成方法还包括：分别在所述第二栅极层的侧壁上形成第一侧墙，在所述第一栅极层和第三栅极层的侧壁上形成第二侧墙。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在形成所述第三栅极层后，形成所述第一侧墙和第二侧墙前，所述形成方法还包括进行第二离子注入工艺，向所述半导体衬底内注入P型离子，在所述第一栅极层远离所述第二栅极层的一侧、所述第二栅极层远离所述第一栅极层的一侧，以及所述第二栅极层和第一栅极层之间形成轻掺杂区。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，进行第二离子注入工艺的步骤包括：使形成的轻掺杂区内的离子浓度为1×1013～5×1013atom/cm3。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一栅极层和第二栅极层上保型覆盖第二绝缘层的步骤包括：在所述第一栅极层上依次形成第一氧化硅层、氮化硅层以及第二氧化硅层，以作为所述第二绝缘层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一绝缘层为氧化硅层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一离子注入工艺后，所述形成方法还包括：
在所述半导体衬底上形成覆盖所述第二栅极层和第三栅极层的介质层；
刻蚀所述介质层，分别形成露出所述第二栅极层的第一通孔和露出所述第三栅极层的第二通孔；
向所述第一通孔和第二通孔内填充导电材料，在所述第一通孔中形成第一导电插塞并在第二通孔内形成第二导电插塞。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述第一离子注入工艺后，在形成所述介质层前，所述形成方法还包括：在第二栅极层上形成第一金属硅化物层，在所述第三栅极层上形成第二金属硅化物层；
形成所述第一通孔和第二通孔的步骤包括：使所述第一通孔露出所述第一金属硅化物层层，使所述第二通孔露出所述第二金属硅化物层层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成包括所述浮栅、控制栅和选择栅的分栅式闪存，所述第二区域用于形成逻辑晶体管；
在所述半导体衬底上形成第一栅极层和第二栅极层的步骤包括：使所述第一栅极层和第二栅极层形成于所述第一区域内；
在所述半导体衬底上形成第二多晶硅层的步骤包括：使所述第二多晶硅层覆盖所述第一区域和第二区域；
去除第二栅极层和半导体衬底上的第二多晶硅层和第二绝缘层，在所述第一栅极层上形成第三栅极层的步骤还包括：同时在所述第二区域上形成第四栅极层，所述第四栅极层用于形成逻辑晶体管的栅极。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述第二多晶硅层前，所述形成方法还包括：在所述第二区域的半导体衬底表面形成第三绝缘层；
在所述半导体衬底上形成第二多晶硅层的步骤包括：所述第二多晶硅层覆盖所述第三绝缘层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成所述第一绝缘层前，所述形成方法还包括：在所述第一区域的半导体衬底中形成第一阱区，所述第一阱区为N阱；
在形成所述第二绝缘层后，形成所述第三绝缘层前，所述形成方法还包括：
在所述第二区域的半导体衬底中形成第二阱区，所述第二阱区包括N阱和P阱，所述N阱用于形成P型逻辑晶体管，P阱用于形成N型逻辑晶体管。
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