CN110350036A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供了一种半导体装置及其制造方法。该半导体装置包括：LDMOS器件，形成在半导体装置的第一区域中；CMOS器件，形成在半导体装置的第二区域中，其中LDMOS器件包括：栅极绝缘层，包括基底上的薄的栅极绝缘层和厚的栅极绝缘层；栅电极，形成在栅极绝缘层上；第一槽氧化物层，形成在栅电极下面，其中第一槽氧化物层与栅电极直接接触，并且厚的栅极绝缘层的顶表面与第一槽氧化物层的顶表面共面；P型阱区域，形成在基底中，其中P型阱区域与薄的栅极绝缘层和厚的栅极绝缘层接触；N型阱区域，形成在基底中，其中N型阱区域与厚的栅极绝缘层和P型阱区域接触；源极区域，形成在P型阱区域中；以及漏极区域，形成在N型阱区域中。

Description

半导体装置及其制造方法
本发明申请是申请日期为2013年6月4日、申请号为“201310218332.2”、发明名称为“半导体装置及其制造方法”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求于2012年8月6日在韩国知识产权局提交的第10-2012-0085905号韩国专利申请的权益，该申请的全部公开出于所有目的而通过引用包含于此。
技术领域
下面的描述涉及一种半导体装置及其制造方法，例如，涉及一种高电压装置或为了获得高性能逻辑而基于低电压装置的制造工艺实现的一种横向双扩散金属氧化物半导体场效应晶体管(LDMOS)和该半导体装置的制造方法。
背景技术
在显示驱动集成电路(IC)的制造工艺过程中，通常在同一基底上同时实现诸如闪存的非易失性存储装置或具有其中嵌入有扬声器控制逻辑的音频编解码设备、低电压晶体管和高电压晶体管。对于相应的半导体装置所需要的高电压电平可能为至少10V至几十伏。另一方面，正在减小逻辑装置需要的电压电平，从而使芯片的尺寸最小化并且从而得到高性能。因而，高电压晶体管组件需要的高电压与低电压晶体管组件需要的低电压之间的差继续增加。因此，制造集成电路并同时在同一基底中形成两个不同类型的晶体管是困难的。
已经研发了基于逻辑工艺形成高电压器件或LDMOS的技术。这些技术允许实现高电压器件，而不需要额外的工艺。以这种方式形成的高电压NMOS器件可以包括单栅极氧化物层、栅电极和源极/漏极结。仅利用逻辑工艺中使用的工艺来制造高电压NMOS器件。然而，这些器件的高电压组件的性能却不是最佳的。
例如，将厚的栅极氧化物层在这些器件中用作像在逻辑工艺中的栅极氧化物层时，得到高击穿电压(BVDss)特性，然而电流驱动能力降低，导通电阻增加。此外，当使用薄的栅极氧化物层时，电流驱动能力得到改善，但是高击穿电压值降低。
发明内容
在一个总体方面中，提供一种半导体装置，所述半导体装置包括：P型阱区域和N型阱区域，形成在基底中；栅极绝缘层，具有非均匀的厚度并形成在P型阱区域和N型阱区域上；栅电极，形成在栅极绝缘层上；P型阱拾取区域，形成在P型阱区域中；场解除氧化物层，形成在栅电极与漏极区域之间的N型阱区域中。
P型阱区域上的栅极绝缘层可以具有两种或更多种不同厚度的区域。
N型阱区域上的栅极绝缘层可以具有均匀的厚度。
N型阱区域上的栅极绝缘层可以具有两种或更多种不同厚度的区域。
P型阱区域上的栅极绝缘层可以具有均匀的厚度。
N型阱区域上的栅极绝缘层的部分可以具有第一厚度，P型阱区域上的栅极绝缘层的一部分可以具有小于第一厚度的第二厚度。
栅极绝缘层的具有第一厚度的所述一部分与栅极绝缘层的具有第二厚度的所述一部分之间的界面可以设置在P型阱上。
栅极绝缘层的具有第一厚度的所述一部分与栅极绝缘层的具有第二厚度的所述一部分之间的界面可以设置在N型阱上。
所述半导体的总体方面还可以包括：源极区域，形成在P型阱区域中；以及漏极区域，形成在N型阱区域中。
所述半导体的总体方面还可以包括在P型阱区域与N型阱区域之间的界面处的PN结区域。
栅极绝缘层的具有第一厚度的所述一部分与栅极绝缘层的具有第二厚度的所述一部分之间的界面可以设置在PN结上。
所述半导体的总体方面还可以包括P型阱区域中的低浓度N型掺杂区域。
场解除氧化物层可以与栅电极和形成在栅电极的侧壁上的多个间隔件中的一个间隔件叠置。
栅极绝缘层可以包括：第一栅极绝缘层，形成在P型阱区域的一部分和N型阱区域上；第二栅极绝缘层，形成在P型阱的其它部分上并具有比第一栅极绝缘层的厚度小的厚度。
P型阱区域和N型阱区域可以包括倒退阱。
栅极绝缘层可以包括氮氧化硅层。
半导体装置可以包括横向双扩散金属氧化物半导体场效应晶体管(LDMOS)。
在另一总体方面，提供一种制造半导体装置的方法，所述方法包括下述步骤：在半导体装置的第一区域中形成横向双扩散金属氧化物半导体场效应晶体管(LDMOS)器件；以及在半导体装置的第二区域中形成互补MOS(CMOS)器件，其中，形成LDMOS器件的步骤包括：形成场解除氧化物层、N型阱区域和P型阱区域；在N型阱区域和P型阱区域上形成具有不同厚度的栅极绝缘层；在栅极绝缘层上形成LDMOS栅电极；在P型阱区域中形成源极区域；在N型阱区域中形成漏极区域。
形成CMOS器件可以包括：形成CMOS阱区域；在CMOS阱区域上形成栅极绝缘层；在栅极绝缘层上形成CMOS栅电极；在CMOS阱区域中形成CMOS源极区域；在CMOS阱区域中形成CMOS漏极区域。
LDMOS器件的P型阱区域或N型阱区域的深度可以与CMOS阱区域的P型阱区域或N型阱区域的深度相同。
P型阱区域上的栅绝缘层可以被形成为具有不同的厚度。
N型阱区域上的栅绝缘层可以被形成为具有均匀的厚度。
形成栅极绝缘层可以包括：在P型阱区域的一部分和N型阱区域上形成第一栅极绝缘层；以及在P型阱区域的其它部分上形成第二栅极绝缘层，第二栅极绝缘层的厚度小于第一栅极绝缘层的厚度。
所述方法的总体方面还可以包括：在源极区域与器件隔离层之间的P型阱区域中形成P型阱拾取区域。
场解除氧化物层可以与栅电极和形成在栅电极的侧壁上的多个间隔件中的一个间隔件叠置。
形成具有不同厚度的栅极绝缘层可以包括：在半导体基底上沉积具有第一厚度的第一栅极绝缘层；在第一栅极绝缘层上沉积光致抗蚀剂层；去除栅极绝缘层的一部分以暴露半导体基底的表面的一部分；在半导体基底的暴露的表面上形成具有比第一厚度小的厚度的第二栅极绝缘层。
形成第二栅极绝缘层可以包括：通过热氧化方法或化学气相沉积(CVD)方法形成第二栅极绝缘层。
在形成第二栅极绝缘层之后，第一栅极绝缘层的厚度可以大于最初沉积在半导体基底上的第一栅极绝缘层的厚度。
可以通过热氧化方法形成薄的第二栅极绝缘层，形成薄的第二栅极绝缘层可以包括：去除第一栅极绝缘层上的光致抗蚀剂层；同时形成在第一栅绝缘层上形成的氧化硅层。
可以通过CVD方法形成薄的第二栅极绝缘层，形成薄的第二栅极绝缘层可以包括：去除第一栅极绝缘层上的光致抗蚀剂层；同时形成在第一栅绝缘层上形成的第二栅极绝缘层。
在另一总体方面，提供一种制造半导体装置的方法，所述方法包括下述步骤：在基底中形成N型阱区域和P型阱区域；在N型阱区域和P型阱区域上形成具有非均匀的厚度的栅极绝缘层，并在栅极绝缘层上方形成栅电极；在N型阱区域和P型阱区域中形成器件隔离层；在N型阱区域和P型阱区域中形成第二掺杂区域，其中，第二掺杂区域包括横向双扩散金属氧化物半导体场效应晶体管(LDMOS)器件的阱区域和互补MOS(CMOS)器件的阱区域。
在另一总体方面，提供一种半导体装置，包括：横向双扩散金属氧化物半导体场效应晶体管(LDMOS)器件，形成在半导体装置的第一区域中；互补金属氧化物半导体(CMOS)器件，形成在半导体装置的第二区域中，其中，LDMOS器件包括：栅极绝缘层，包括基底上的薄的栅极绝缘层和厚的栅极绝缘层；栅电极，形成在栅极绝缘层上；第一槽氧化物层，形成在栅电极下面，其中第一槽氧化物层与栅电极直接接触，并且厚的栅极绝缘层的顶表面与第一槽氧化物层的顶表面共面；P型阱区域，形成在基底中，其中P型阱区域与薄的栅极绝缘层和厚的栅极绝缘层接触；N型阱区域，形成在基底中，其中N型阱区域与厚的栅极绝缘层和P型阱区域接触；源极区域，形成在P型阱区域中；以及漏极区域，形成在N型阱区域中。
在另一总体方面，提供一种制造半导体装置的方法，包括：在半导体装置的第一区域中形成横向双扩散金属氧化物半导体场效应晶体管(LDMOS)器件；以及在半导体装置的第二区域中形成互补金属氧化物半导体(CMOS)器件，其中，形成LDMOS器件包括：在基底中形成P型阱区域和N型阱区域，其中P型阱区域与N型阱区域直接接触；在基底中形成第一槽氧化物层；形成与P型阱区域和N型阱区域接触的厚的栅极绝缘层；在基底上形成薄的栅极绝缘层，薄的栅极绝缘层与P型阱区域接触，使得形成包括薄的栅极绝缘层和厚的栅极绝缘层的栅极绝缘层；在栅极绝缘层上形成横向双扩散金属氧化物半导体场效应晶体管的栅电极，其中第一槽氧化物层形成在栅电极上，并且与栅电极直接接触，并且厚的栅极绝缘层的顶表面与第一槽氧化物层的顶表面共面；在P型阱区域中形成源极区域；以及在N型阱区域中形成漏极区域。
根据权利要求、下面的详细描述和附图，其它特征和方面可以是显然的。
附图说明
图1是示出半导体装置的示例的剖视图。
图2是示出图1的半导体装置的电流特性的曲线图。
图3是示出图1的半导体装置的导通电阻特性的曲线图。
图4是示出图1的半导体装置的击穿电压特性的曲线图。
图5至图8是示出制造图1的半导体装置的方法的示例的半导体装置的剖视图。
在整个附图和详细描述中，除非另外描述，否则相同的附图标记将被理解为指示相同的元件、特征和结构。为清晰、示出和方便起见，可以夸大这些元件的图示和相对尺寸。
具体实施方式
提供下面的详细描述以辅助读者获得对在此描述的方法、设备和/或系统的全面理解。因此，本领域的普通技术人员将想到在此描述的系统、设备和/或方法的各种改变、修改和等同物。此外，为了提高清晰度和简明性，可以省略公知功能和构造的描述。
这里使用的术语仅出于描述示例的目的而被选择，并且不以限制性的方式被解释。如这里使用的，除非上下文另外明确指出，否则单数形式“一个”“一种”和“该”还意图包括复数形式。还将理解的是，术语“包括”和/或“包含”说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在该另一元件或层上、连接到或结合到该另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或者“直接结合到”另一元件或层时，则没有中间元件或层存在。同样的标号始终表示同样的元件。如这里所使用的，术语“和/或”包括一个或多个相关列出项的任意和所有组合。
为了便于描述，在这里可使用诸如“在……下方”、“下”、“在……上方”、“上”等空间相对术语来描述如附图中示出的一个元件或特征与其它元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意在包含装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后位于该其它元件或特征“上方”。因此，术语“在…..下方”可包含“在……上方”和“在……下方”两种方位。装置可被另外定位，并相应地解释这里使用的空间相对描述符。
另外，可以参照示意性剖视图或平面图来描述示例，其中，所述示意性剖视图或平面图是理想化的示例的示意性示图。如此，将预计由诸如生产工艺和/或公差导致的图示的形状的变形。例如，以直角示出的蚀刻区域可以为圆形形状或具有预定曲率的形状。因此，下面描述的示例不应被解释为限制于这里示出的区域的特定形状，而意图包括由例如制造工艺造成的形状的偏差。因此，附图中示出的区域本质上是示意性的，且不意图限制权利要求的范围。
在整个说明书中相同的附图标记表示相同的元件。因此，即使在相应的附图中没有描述相同或相似的附图标记，也可以参照其它附图来描述它们。另外，即使没有标出附图标记，也可以参照其它附图来对其进行描述。
图1是示出半导体装置的示例的剖视图。
例如，在图1中示出的半导体装置可以具有利用在制造亚微米CMOS器件中使用的工艺制造的LDMOS器件的结构。图1示出了当CMOS器件和LDMOS器件同时形成在单个半导体基底上时制造半导体装置的工艺。
半导体装置的示例可以包括下述元件的全部或一部分：半导体基底200、多个器件隔离层210_1、210_2、210_3、210_4、P型阱区域220_1和N型阱区域220_2、栅极绝缘层230、栅电极240、第一掺杂区域250、栅极间隔件260、第二掺杂区域270s、270d、接触结单元280和多个电极290_1、290_2、290_3，如图1所示。
这里，表述“包括其的全部或一部分”指的是当省略例如器件隔离层210_1、210_2、210_3、210_4、栅极间隔件260或接触结单元280中的一个或多个以及还省略与接触结单元280接触的子电极290_1等时，仍可以构造半导体装置。出于示出的目的，下面描述了半导体的包括所有提及的元件的示例。
在示出的示例中，半导体基底200包括例如硅基底。硅基底可以是例如晶片、石英基底或玻璃基底。半导体基底200分为用于形成P型阱层的第一区域和用于形成N型阱层的第二区域。第一区域可以被称作P型阱区域或P型阱220_1。用于形成N型阱层的第二区域可以被称作N型阱区域或N型阱220_2。
多个器件隔离层210_1、210_2、210_3、210_4形成为沿着P型阱220_1和N型阱220_2的上边缘，形成在P型阱220_1中的第二掺杂区域270s和接触结单元280之间，并形成在与第二掺杂区域270d接触的部分N型阱220_2中。基本上在形成P型阱220_1和N型阱220_2之前，在半导体基底200中通过浅槽隔离(STI)工艺在第二掺杂区域270s与接触结单元280之间形成第二器件隔离层210_2。即，可以执行在半导体基底200的表面中形成槽和在槽中形成绝缘材料的工艺，从而形成多个器件隔离层210_1、210_2、210_3、210_4。在多个器件隔离层210_1、210_2、210_3、210_4中，第三器件隔离层210_3由氧化物材料形成并解除栅电极与源电极之间的电场。因此，第三器件隔离层210_3可以被称作场解除氧化物层(field reliefoxide layer)。
这时，半导体基底200的第一区域中的P型阱220_1和半导体基底200的第二区域中的N型阱220_2形成为具有从半导体基底200的表面的恒定深度。例如，P型阱220_1可以通过在高电压NMOS器件的逻辑工艺中使用的P型倒退阱工艺(P type retrograde wellprocess)来形成。N型阱220_2可以利用在逻辑工艺中使用的N型倒退阱工艺形成在高电压NMOS器件的漏极端中。倒退阱表示其中利用离子注入能量和离子注入量来调节离子注入深度和浓度分布的阱。在另一方面，传统阱是其中通过利用高温退火工艺的扩散过程来调节离子注入深度和浓度分布的阱。
形成倒退阱以使断态漏电流减少。因此，将倒退阱形成在高电压半导体器件的源极区域与漏极区域之间的沟道中。例如，在NMOS器件中，利用离子注入工艺注入硼(B)离子。类似地，在PMOS器件中，注入磷(P)离子。利用彼此不同的能量注入离子，从而使离子深入地注入、略深入地注入或浅注入，并且注入的离子的量可以根据能级而不同。NMOS器件的硼(B)离子和PMOS器件的磷(P)离子可以在源极/漏极退火工艺过程中扩散，从而NMOS器件的硼(B)离子和PMOS器件的磷(P)离子从栅极下方的半导体基底的表面到特定深度具有相对均匀的浓度。在该示例中，断态漏电流指的是当晶体管截止时出现在源极区域与漏极区域之间的漏电流。因此，利用倒退阱使源极区域与漏极区域之间的断态漏电流减少。另外，阱区域的浓度对于恒定的深度是均匀的，因此沟道区域中的电阻可以是恒定的。当在离子注入之后通过推进退火工艺(drive-in annealing process)形成高电压(HD)阱区域时，离子浓度随着距半导体基底的表面的深度增加而减小。当使用倒退阱时，对于距半导体基底的表面的具体深度来说，离子浓度是均匀的。在一个示例中，从半导体基底的表面到大约0.9μm至1.0μm的深度，浓度可以是均匀的。
如图1中所示，PN结区域形成在半导体基底200的P型阱220_1与N型阱220_2之间的界面处。由于具有彼此不同的导电性的掺杂剂在阱之间的界面处复合，因此PN结区域中的掺杂剂的净浓度可以低于相应的阱中的浓度。
栅极绝缘层230在P型阱220_1与N型阱220_2之间的界面内形成在半导体基底200上。这时，栅极绝缘层具有不均匀的厚度。换句话说，当全面地考虑整个栅极绝缘层时，存在两个或更多个不同厚度的区域。例如，栅极绝缘层被形成为包括：第一栅极绝缘层231a，在N型阱220_2和P型阱220_1的一部分上具有相对厚的厚度；第二栅极绝缘层232a，在P型阱220_1的另一部分上具有相对薄的厚度。尽管示例示出了构成栅极绝缘层230的薄的第二栅极绝缘层232a被形成为远离P型阱220_1与N型阱220_2之间的界面，但是半导体装置不限制于此。在其他示例中，薄的第二栅极绝缘层232a可以形成在整个P型阱220_1上。可选择地，栅极绝缘层230可以形成为使得根据半导体装置的特性来不同地控制栅极绝缘层230的厚度。由于根据高电压特性来控制栅极绝缘层230的厚度，因此还可以控制薄的第二栅极绝缘层232a的厚度。
下面将描述形成栅极绝缘层230的方法的示例。例如，可以在半导体基底200上沉积厚的栅极氧化物层。可以通过用于双氧化物层工艺的光刻工艺形成光致抗蚀剂(PR)层，使得光致抗蚀剂层覆盖半导体装置的漏极端侧的一部分厚的栅极氧化物层，并去除在半导体装置的源极端侧的一部分厚的栅极氧化物层230上的光致抗蚀剂层。去除通过光刻工艺暴露的源极侧的栅极氧化物层。作为去除氧化物层的方法，可以使用湿蚀刻工艺和干蚀刻工艺中的任何一种。然后，在半导体基底200的暴露的P型阱220_1上再次沉积薄的栅极氧化物层，从而形成包括第一绝缘层231a和第二绝缘层232a的栅极绝缘层230。在上述步骤之后，栅极绝缘层230具有非均匀的厚度。
在图1中，标记A表示从漏极的阱到第三器件隔离层210_3(即，STI器件隔离层)的距离。标记B表示沟道长度。标记C表示厚的栅极绝缘层与P型阱220_1之间的叠置区域的长度。
在上述工艺中，可以根据设计者期望的半导体装置的特性来控制双氧化物层的光致抗蚀剂层与P型阱220_1之间的叠置区域的长度C。例如，假设当C＞0时确保了稳定的高电压特性，则当C＝0时有利于确保高电流特性。当薄的第二栅极绝缘层232a通过P型阱形成到N型阱上时，确保高的高电流特性，但是因在栅极与N型阱之间的电场增加而难于确保高击穿电压。因此，薄的第二栅极绝缘层232a可以形成为使得第二绝缘层232a可以不穿过P型阱与N型阱之间的界面。
另外，栅极绝缘层230可以不形成为使第一栅极绝缘层231a和第二栅极绝缘层232a分开。例如，可以通过沉积厚的栅极氧化物层并通过光刻工艺和蚀刻工艺部分地去除源极端中外部暴露的部分厚的栅极氧化物层来形成栅极氧化物层230。因此，栅极绝缘层不限制于此，并且在其它示例中可以应用具有非均匀厚度的栅极绝缘层的任何结构。例如，可以通过形成压花结构使栅极绝缘层具有非均匀厚度。
热氧化物层主要用作栅极绝缘层230的材料。在热氧化物层中，可以使用纯氧化硅(SiO2)层以减小信噪(S/N)比。这是因为纯氧化硅(SiO2)层的S/N比优于氮氧化硅(SiON)层的S/N比。另外，可以使用氮氧化硅(SiON)层以提高栅极绝缘层230的可靠性。可以在环境NO气体中使热氧化物层在高温下退火来形成氮氧化硅(SiON)层。当使用SiON栅极绝缘层时，防止硼从栅电极穿透到半导体基底中；因此，与使用纯热氧化物层的器件相比可以提高器件的可靠性。与使用纯热氧化物层形成的栅极绝缘层相比，SiON栅极绝缘层还展现出优异的栅极氧化物完整性(GOI)和负偏压温度不稳定性(NBTI)。通过NO气体退火工艺，氮主要分布在硅基底与栅极氧化物(SiO2)层之间的界面处。
参照图1，栅电极240可以形成在栅极绝缘层230上。例如，多晶硅层沉积在栅极绝缘层230上，通过光刻工艺和蚀刻工艺形成栅电极240。
第一掺杂区域250形成在栅极绝缘层230下方的P型阱220_1中，栅极间隔件260中的一个可以形成为与栅极绝缘层230接触。第一栅极区域250是低浓度N型(N-)掺杂区域。对于N型低浓度掺杂区域通过执行N型结工艺形成第一掺杂区域250，第一掺杂区域250被称作逻辑器件的N-轻掺杂漏极(N-LDD)。N-LDD区域没有形成在漏极端，而仅形成在源极端。因此，可以使栅电极与源极端之间的电场减小。由于STI器件隔离层已经预先形成在漏极端中，因此在漏极端省略N-LDD区域。
栅极间隔件260形成在栅电极240的侧壁上。栅极间隔件260可以具有氧化物层和氮化物层的堆叠结构。
第二掺杂区域270s、270d分别形成在P型阱220_1和N型阱中。通过N型高浓度掺杂和扩散形成第二掺杂区域270s、270d。P型阱220_1中的第二掺杂区域270s形成在第二器件隔离层210_2与第一掺杂区域250之间。N型阱220_2中的第二掺杂区域270d形成在第三器件隔离层210_3与第四器件隔离层210_4之间。
第二器件隔离层210_2设置在接触结单元280与第二掺杂区域270s之间，并且需要偏压分离。这是因为不同的电压分别施加到具有N型高浓度(N+)的第二掺杂区域270s和具有P型高浓度(P+)的接触结单元280。当N+型第二掺杂区域270s与P+型接触结单元280接触时，不能向N+型第二掺杂区域270s和P+型接触结单元280施加不同的电压，从而，向其施加相同的电压。另一方面，当通过向N+型第二掺杂区域270s和P+型接触结单元280施加相同的电压来使用半导体装置时，可以去除第二器件隔离层210_2，并且N+型第二掺杂区域270s和P+型接触结单元280可以形成为彼此接触。
起到场解除氧化物层功能的第三器件隔离层210_3使得栅极与源极之间的电场减小。当第三器件隔离层210_3被去除且第二掺杂区域270d设置在栅电极的侧壁时，栅极与N+型第二掺杂区域270s之间的距离减小。当分别向N+型第二掺杂区域270s和P+型接触结单元施加高电压时，形成高电场，邻近于N+型第二掺杂区域270s的栅极氧化物层可能破裂。当栅极氧化物层破裂时，显著的漏电流会在栅极与N型阱之间流动，并且器件可能发生故障。可以通过硅的局部氧化(LOCOS)工艺或STI工艺来制造第三器件隔离层210_3。然而，在此示例中，通过STI工艺形成第三器件隔离层210_3。STI方法可以容易地控制器件隔离层的氧化物层的深度，并形成与通过LOCOS工艺形成的氧化物层相比具有更大深度的氧化物层。与LOCOS氧化物层相比，STI氧化物层可具有更高的击穿电压。例如，STI氧化物层的深度可以在大约至大约的范围内。场解除氧化物层210_3与栅极间隔件和栅电极叠置。
接触结单元280形成在器件隔离层210_1与器件隔离层210_2之间的P型阱220_1的边缘中。接触结单元280通过高浓度P型(P+)掺杂工艺形成。形成接触结单元280以与P型半导体基底200形成接触。此外，利用接触结单元280使P型阱接地，或者使得反馈偏压施加到P型阱。因此，接触结单元280被称作阱拾取区域(well pick-up region)。
在形成层间介电层之后，在第二掺杂区域270s、270d和接触结单元280上形成多个电极290_1、290_2、290_3。例如，多个电极290_1、290_2、290_3包括：子电极290_1，形成在接触结单元280上；源电极290_2，形成在P型阱220_1中的第二掺杂区域270s上；漏电极290_3，形成在N型阱220_2中的第二掺杂区域270d上。多个电极290_1、290_2、290_3可以使用相同的材料通过相同的工艺形成。
根据上述构造，同时确保了未同时得到的高电压特性和高电流特性，并且利用高电压特性的高电压器件的尺寸变得更小，因此进一步减少了制造成本。
由于可以在相同的设计中根据设计的目的仅利用双栅极氧化物层工艺图案来执行对高电压电路或低电压电路的修改，因此使用上述工艺的高电压电路的应用范围宽广，进而减少了设计特定器件的成本并缩短了制造所需的时间。例如，可以将具有不同的期望的电特性的高电压电路块设计成单一布局，并可以通过仅修改双氧化物层光刻工艺的布局来使用单一布局以生产特定器件。因此，高电压电路的应用范围变得更宽。
图2是示出在图1中示出的半导体装置的电流特性的曲线图。图3是示出在图1中示出的半导体装置的导通电阻特性的曲线图。图4是示出在图1中示出的半导体装置的击穿电压特性的曲线图。
参照图2至图4，当现有技术中的半导体装置包括厚的栅极绝缘层时，确保了高击穿电压(BVDss)特性，但是因电流驱动能力的降低而导致导通电阻值增加。另一方面，在包括薄的栅极绝缘层的半导体装置中，尽管可以得到优异的电流驱动能力，但是击穿电压特性会劣化。
然而，在示出的示例中，从图1中可以看出，当具有C＝0(零)μm的结构的半导体装置的栅极绝缘层形成为具有非均匀的厚度时，可以同时得到优异的电流驱动能力和高击穿电压特性两者。
在上述示例中，当用作半导体装置的漏极端的N型漂移阱(drift well)220_2上的栅极氧化物层变得更厚时，半导体装置的击穿电压增加。另一方面，当用作实质性沟道的P型阱220_1上的栅极氧化物层变薄时，电流驱动能力特性得到提高。这意味着可以通过控制栅极氧化物层的厚度调节导通电阻值来控制击穿电压和电流驱动能力。
因此，通过在逻辑工艺中使用的双氧化物层形成工艺来形成高电压器件，从而高电压器件的漏极端具有厚的氧化物层，并且高电压器件的部分源极端具有薄的氧化物层，因此可以确保高电压特性和高电流特性两者。
图5至图8是示出制造图1的半导体装置的工艺的示例的视图。即，图5至图8示出当CMOS器件和LDMOS器件同时形成在同一半导体基底的表面上时制造半导体装置的方法的示例。由于对于CMOS器件和LDMOS器件，大多数工艺步骤同时执行并且利用相同的工艺条件，因此减少了总的工艺步骤的数量和总的制造成本。
为简洁起见，图5至图8仅示出形成LDMOS器件的工艺。尽管没有示出形成CMOS器件的工艺，但是当执行制造图5至图8中示出的LDMOS器件的工艺时，基本同时执行制造CMOS器件的工艺。
参照图5，为了在P型或N型半导体基底200上形成LDMOS器件时，形成多个器件隔离层210_1、210_2、210_3、210_4，并形成P型阱220_1和N型阱220_2。在此示例中，在相同的工艺条件下以与形成CMOS器件的P型阱和N型阱的工艺步骤相同的工艺步骤来执行P型阱220_1和N型阱220_2的形成步骤。因此，不使用通常在1000℃以上的高温下通过LDMOS器件的推进退火工艺形成的高电压阱。而是，在此示例中使用在CMOS器件工艺中使用的倒退P型阱和N型阱。因此，当同时形成LDMOS器件和CMOS器件时，LDMOS器件的P型阱大体具有与CMOS器件的P型阱的深度相同的深度。类似地，LDMOS器件的N型阱大体具有与CMOS器件的N型阱的深度相同的深度。如上所述，LDMOS器件的P型阱和N型阱包括倒退阱。
在该示例中，可通过在半导体基底200中形成槽并在槽中埋入绝缘材料来形成多个器件隔离层210_1、210_2、210_3、210_4。绝缘材料可以沉积在形成有槽并通过光刻工艺和蚀刻工艺图案化的半导体基底200上，从而形成埋在槽中的多个器件隔离层210_1、210_2、210_3、210_4。可以通过向半导体基底200中注入P型离子来形成P型阱220_1，并可以通过向半导体基底200中注入N型离子来形成N型阱220_2。
然后，沉积第一栅极绝缘层231，例如厚的氧化物层，并在第一栅极绝缘层231上沉积光致抗蚀剂(PR)层235。执行双栅极氧化物层工艺的光刻工艺，使得光致抗蚀剂层235覆盖LDMOS器件的漏极端侧，并通过曝光和显影工艺去除源极端侧的光致抗蚀剂层235的一部分。然后，通过湿蚀刻工艺或干蚀刻工艺去除由厚的氧化物层形成的在源极端侧的暴露的第一栅极绝缘层231。因此，厚的第一栅极绝缘层231仅保留在N型阱220_2和P型阱220_1的一部分上。在此工艺中，可以通过执行工艺根据器件特性来控制光致抗蚀剂层235与P型阱220_1之间的叠置区域的长度C。当C＞0时，有利地确保了高电压特性，反之亦然，有利地确保了高电流特性。
然后，在P型阱220_1上的暴露的半导体基底200上形成第二栅极氧化物层232，例如薄的氧化物层。可以将第二栅极绝缘层232形成为比第一栅极绝缘层231薄，以确保LDMOS器件的高击穿电压特性。可以通过热氧化方法或化学气相沉积(CVD)方法形成第二栅极绝缘层232。因此，栅极绝缘层231的厚度可以大于其最初沉积的的厚度。这是因为当通过热氧化方法形成薄的第二栅极绝缘层232时，由氧化硅层形成的第二栅极绝缘层232也形成在其上形成有第一栅极绝缘层231的基底表面上。另外，当通过CVD方法形成薄的第二栅极绝缘层232时，第二栅极绝缘层232也形成在第一栅极绝缘层231上。
然后，去除留在第一栅极绝缘层231上的光致抗蚀剂层235。最终，形成第一绝缘层和第二绝缘层，使得第一栅极绝缘层231的厚度与第二栅极绝缘层232的厚度不同。
类似地，当形成LDMOS器件中的双氧化物层时，可以通过同一方法在同一条件下形成CMOS器件的双氧化物层。因此，双氧化物层也形成在CMOS器件中，并且LDMOS器件中的P型阱和N型阱上的部分双栅极氧化物层与CMOS器件中的P型阱和N型阱上的部分双栅极氧化物层基本相同。在此示例中，在CMOS器件中，双氧化物层形成在CMOS阱区域上。另外，在CMOS器件的NMOS中使用P型阱，并在P型阱中形成根据器件的操作电压而具有不同厚度的栅极绝缘层。例如，当NMOS器件分别具有1.5V和5.5V的操作电压时，栅极绝缘层被形成为在CMOS的P型阱中具有不同的厚度。这时，将栅极绝缘层被形成为彼此分开。这是由于不同的操作电压被施加到包括具有不同厚度的栅极绝缘层的NMOS器件。
如上所述，薄的栅极绝缘层和厚的栅极绝缘层形成在P型阱220_1上，以确保高电压特性。可选择地，薄的第二栅极绝缘层232可以从P型阱220_1上形成到N型阱220_2上，以确保高电流特性。因此，薄的第二栅极绝缘层232和厚的第一栅极绝缘层231一起形成在N型阱220_2上。这是由于，尽管在图6中未示出，但是具有不同厚度的栅极绝缘层通过上述方法形成在N型阱上。换言之，厚的第一栅极绝缘层231和光致抗蚀剂层顺序地形成在P型阱220_1和N型阱220_2上，通过曝光和显影工艺去除第一栅极绝缘层231的形成在除N型阱的一部分以外的N型阱的其它部分和P型阱上的部分。即，去除从P型阱220_1上形成到部分N型阱220_2上的厚的第一栅极绝缘层231。因此，第一栅极绝缘层231仅保留在N型阱220_2的所述一部分上。去除光致抗蚀剂层，低电压的薄的第二栅极绝缘层232形成在暴露的P型阱和N型阱的其它部分上。最终，可以形成具有彼此不同厚度的第一栅极绝缘层231和第二栅极绝缘层232。因此，厚的第一栅极绝缘层231和薄的第二栅极绝缘层232一起形成在N型阱220_2上。尽管没有单独地示出，但是为了确保高电压特性和高电流特性，厚的第一栅极绝缘层231和薄的第二栅极绝缘层232形成为在P型阱220_1和N型阱220_2之间的界面或在PN结区域彼此接触。即，在图7中，当C＝0时。第一栅极绝缘层231形成在N型阱220_2上，第二栅极绝缘层232形成在P型阱220_1上。第一栅极绝缘层231与第二栅极绝缘层232之间的界面可以与P型阱与N型阱之间的界面对应。P型阱与N型阱之间的界面是P型掺杂剂与N型掺杂剂相遇的位置。因此，P型阱与N型阱之间的界面是形成PN结的区域。第一栅极绝缘层231与第二栅极绝缘层232之间的界面可以形成在此区域。
参照图7，例如，将栅极多晶硅沉积在其上形成有栅极绝缘层230的半导体基底200上。然后，通过光刻工艺将栅极多晶硅图案化以形成栅电极240。在此示例中，栅电极240是LDMOS器件的栅电极，栅电极240具有与场解除氧化物层(例如，器件隔离层210_3)叠置的结构。接着，形成第一掺杂区域250。如上所述，第一掺杂区域250仅形成在将形成有LDMOS器件的源极区域的部分半导体基底中。第一掺杂区域250可以包括低浓度N型掺杂区域(N-LDD)。
接下来，形成栅极间隔件260、第二掺杂区域270s、270d和接触结单元280。栅极间隔件260是LDMOS栅极间隔件，并具有氧化物层/氮化物层或氧化物层/氮化物层/氧化物层的结构。其中一个栅极间隔件260与场解除氧化物层210_3接触。
第二掺杂区域270s、270d和接触结单元280形成在栅电极240的两侧处。第二掺杂区域270s、270d包括高浓度N型(N+)掺杂区域。接触结单元280包括高浓度P型(P+)掺杂区域。这时，形成接触结单元280以形成与P型半导体基底200接触。
即使在CMOS器件中，在相同的工艺条件下通过与如图7中示出的LDMOS的形成工艺相同的工艺同时形成CMOS栅极、CMOS栅极间隔件、CMOS低浓度N型掺杂区域(N-LDD)、CMOS高浓度源极区域和CMOS高浓度漏极区域。用于LDMOS器件的工艺和用于CMOS器件的工艺的不同之处在于，在CMOS器件中未形成被形成为与CMOS栅电极和CMOS间隔件叠置的场解除氧化物层。这是与LDMOS器件的差异。
如图8中所示，在第二掺杂区域270s、270d和接触结单元280上形成多个电极290_1、290_2、290_3。例如，子电极290_1可以形成在接触结单元280上；源电极290_2可以形成在P型阱220_1中的第二掺杂区域270s上；漏电极290_3可以形成在N型阱220_2中的第二掺杂区域270d上。此时，子电极290_1用于改善电特性，例如电场的解除或电容值的减小。
利用相同的材料通过相同的工艺可以同时形成多个电极290_1、290_2、290_3。可选择地，可以以各种方法形成多个电极290_1、290_2、290_3。例如，可以同时形成源电极290_2和漏电极290_3，并通过单独的工艺与源电极290_2和漏电极290_3单独地形成子电极290_1。然而，形成多个电极290_1、290_2、290_3的方法不限制于上述示例。第一示例和第二示例已经示出栅极绝缘层被形成为在P型阱220_1中具有不同的厚度。然而，栅极绝缘层厚度不限于上述示例。例如，栅极绝缘层可以在P型阱220_1和N型阱220_2中的任意一个中具有不同的厚度。可选择地，栅极绝缘层可以基于P型阱与N型阱之间的界面具有不同的厚度。
出于说明性的目的提供了前面的示例。尽管已经详细地描述了仅仅几个示例，但是本领域技术人员将容易理解的是，能够在没有实质地背离新颖教导和优点的情况下对示例进行多种修改。因此，所有这些修改旨在包括在如权利要求中限定的本说明书的范围中。
上面已经描述了一些示例。然而，将理解的是，可以做出各种修改。例如，如果以不同的顺序执行所描述的技术和/或如果描述的系统、结构、器件或电路中的组件以不同的方式组合和/或由其它组件或它们的等同物替代或补充，则可以实现合适的结果。因此，其它实施方式在权利要求的范围内。
另外，本公开包括但不限于如下技术方案：
方案1、一种半导体装置，所述半导体装置包括：
P型阱区域和N型阱区域，形成在基底中；
栅极绝缘层，具有非均匀的厚度并形成在P型阱区域和N型阱区域上；
栅电极，形成在栅极绝缘层上；
P型阱拾取区域，形成在P型阱区域中；以及
场解除氧化物层，形成在栅电极与漏极区域之间的N型阱区域中。
方案2、如方案1所述的半导体装置，其中，P型阱区域上的栅极绝缘层具有两种或更多种不同厚度的区域。
方案3、如方案2所述的半导体装置，其中，N型阱区域上的栅极绝缘层具有均匀的厚度。
方案4、如方案1所述的半导体装置，其中，N型阱区域上的栅极绝缘层具有两种或更多种不同厚度的区域。
方案5、如方案4所述的半导体装置，其中，P型阱区域上的栅极绝缘层具有均匀的厚度。
方案6、如方案1所述的半导体装置，其中，N型阱区域上的栅极绝缘层的一部分具有第一厚度，P型阱区域上的栅极绝缘层的一部分具有小于第一厚度的第二厚度。
方案7、如方案6所述的半导体装置，其中，栅极绝缘层的具有第一厚度的所述一部分与栅极绝缘层的具有第二厚度的所述一部分之间的界面设置在P型阱上。
方案8、如方案6所述的半导体装置，其中，栅极绝缘层的具有第一厚度的所述一部分与栅极绝缘层的具有第二厚度的所述一部分之间的界面设置在N型阱上。
方案9、如方案1所述的半导体装置，所述半导体装置还包括：
源极区域，形成在P型阱区域中；以及
漏极区域，形成在N型阱区域中。
方案10、如方案6所述的半导体装置，所述半导体装置还包括位于P型阱区域与N型阱区域之间的界面处的PN结区域。
方案11、如方案10所述的半导体装置，其中，栅极绝缘层的具有第一厚度的所述一部分与栅极绝缘层的具有第二厚度的所述一部分之间的界面设置在PN结上。
方案12、如方案1所述的半导体装置，所述半导体装置还包括P型阱区域中的低浓度N型掺杂区域。
方案13、如方案1所述的半导体装置，其中，场解除氧化物层与栅电极和形成在栅电极的侧壁上的多个间隔件中的一个间隔件叠置。
方案14、如方案1所述的半导体装置，其中，栅极绝缘层包括：
第一栅极绝缘层，形成在P型阱区域的一部分和N型阱区域上；以及
第二栅极绝缘层，形成在P型阱的其它部分上并具有比第一栅极绝缘层的厚度小的厚度。
方案15、如方案1所述的半导体装置，其中，P型阱区域和N型阱区域包括倒退阱。
方案16、如方案1所述的半导体装置，其中，栅极绝缘层包括氮氧化硅层。
方案17、如方案1所述的半导体装置，其中，半导体装置包括横向双扩散金属氧化物半导体场效应晶体管。
方案18、一种制造半导体装置的方法，所述方法包括下述步骤：
在半导体装置的第一区域中形成横向双扩散金属氧化物半导体场效应晶体管器件；以及
在半导体装置的第二区域中形成互补金属氧化物半导体器件，
其中，形成横向双扩散金属氧化物半导体场效应晶体管器件的步骤包括：
形成场解除氧化物层、N型阱区域和P型阱区域；
在N型阱区域和P型阱区域上形成具有不同厚度的栅极绝缘层；
在栅极绝缘层上形成横向双扩散金属氧化物半导体场效应晶体管栅电极；
在P型阱区域中形成源极区域；以及
在N型阱区域中形成漏极区域。
方案19、如方案18所述的方法，其中，形成互补金属氧化物半导体器件的步骤包括：
形成互补金属氧化物半导体阱区域；
在互补金属氧化物半导体阱区域上形成栅极绝缘层；
在栅极绝缘层上形成互补金属氧化物半导体栅电极；
在互补金属氧化物半导体阱区域中形成互补金属氧化物半导体源极区域；
在互补金属氧化物半导体阱区域中形成互补金属氧化物半导体漏极区域。
方案20、如方案19所述的方法，其中，横向双扩散金属氧化物半导体场效应晶体管器件的P型阱区域或N型阱区域的深度与互补金属氧化物半导体阱区域的P型阱区域或N型阱区域的深度相同。
方案21、如方案18所述的方法，其中，P型阱区域上的栅极绝缘层被形成为具有不同的厚度。
方案22、如方案18所述的方法，其中，N型阱区域上的栅极绝缘层被形成为具有均匀的厚度。
方案23、如方案18所述的方法，其中，形成栅极绝缘层包括：
在P型阱区域的一部分和N型阱区域上形成第一栅极绝缘层；
在P型阱区域的其它部分上形成第二栅极绝缘层，第二栅极绝缘层的厚度小于第一栅极绝缘层的厚度。
方案24、如方案18所述的方法，所述方法还包括：在源极区域与器件隔离层之间的P型阱区域中形成P型阱拾取区域。
方案25、如方案18所述的方法，其中，场解除氧化物层与栅电极和形成在栅电极的侧壁上的多个间隔件中的一个间隔件叠置。
方案26、如方案18所述的方法，其中，形成具有不同厚度的栅极绝缘层包括：
在半导体基底上沉积具有第一厚度的第一栅极绝缘层；
在第一栅极绝缘层上沉积光致抗蚀剂层；
去除栅极绝缘层的一部分以暴露半导体基底的表面的一部分；
在半导体基底的暴露的表面上形成具有比第一厚度小的厚度的第二栅极绝缘层。
方案27、如方案26所述的方法，其中，形成第二栅极绝缘层包括：通过热氧化方法或化学气相沉积方法形成第二栅极绝缘层。
方案28、如方案27所述的方法，其中，在形成第二栅极绝缘层之后，第一栅极绝缘层的厚度大于最初沉积在半导体基底上的第一栅极绝缘层的厚度。
方案29、如方案27所述的方法，其中，通过热氧化方法形成薄的第二栅极绝缘层，形成薄的第二栅极绝缘层包括：
去除第一栅极绝缘层上的光致抗蚀剂层；以及
同时形成在第一栅绝缘层上形成的氧化硅层。
方案30、如方案27所述的方法，其中，通过化学气相沉积方法形成薄的第二栅极绝缘层，形成薄的第二栅极绝缘层包括：
去除第一栅极绝缘层上的光致抗蚀剂层；以及
同时形成在第一栅绝缘层上形成的第二栅极绝缘层。
方案31、一种制造半导体装置的方法，所述方法包括下述步骤：
在基底中形成N型阱区域和P型阱区域；
在N型阱区域和P型阱区域上形成具有非均匀的厚度的栅极绝缘层，并在栅极绝缘层上方形成栅电极；
在N型阱区域和P型阱区域中形成器件隔离层；
在N型阱区域和P型阱区域中形成第二掺杂区域，
其中，第二掺杂区域包括横向双扩散金属氧化物半导体场效应晶体管器件的阱区域和互补金属氧化物半导体器件的阱区域。

Claims (13)

1.一种半导体装置，包括：
横向双扩散金属氧化物半导体场效应晶体管器件，形成在所述半导体装置的第一区域中；
互补金属氧化物半导体器件，形成在所述半导体装置的第二区域中，
其中，所述横向双扩散金属氧化物半导体场效应晶体管器件包括：
栅极绝缘层，包括基底上的薄的栅极绝缘层和厚的栅极绝缘层；
栅电极，形成在所述栅极绝缘层上；
第一槽氧化物层，形成在所述栅电极下面，其中所述第一槽氧化物层与所述栅电极直接接触，并且所述厚的栅极绝缘层的顶表面与所述第一槽氧化物层的顶表面共面；
P型阱区域，形成在所述基底中，其中所述P型阱区域与所述薄的栅极绝缘层和所述厚的栅极绝缘层接触；
N型阱区域，形成在所述基底中，其中所述N型阱区域与所述厚的栅极绝缘层和所述P型阱区域接触；
源极区域，形成在所述P型阱区域中；以及
漏极区域，形成在所述N型阱区域中。
2.如权利要求1所述的半导体装置，还包括所述P型阱区域与所述N型阱区域之间的界面处的PN结区域。
3.如权利要求1所述的半导体装置，还包括：
所述栅极绝缘层和所述N型阱区域之间的第一叠置区域；
所述栅极绝缘层和所述P型阱区域之间的第二叠置区域；以及
所述厚的栅极绝缘层和所述P型阱区域之间的第三叠置区域，
其中所述第三叠置区域的长度小于所述第一叠置区域和所述第二叠置区域中的每个的长度。
4.如权利要求1所述的半导体装置，其中，所述P型阱区域和所述N型阱区域中的每个包括倒退阱。
5.如权利要求1所述的半导体装置，还包括：
P型拾取区域，形成在所述P型阱区域中；以及
第二槽氧化物层，形成在所述源极区域和所述P型拾取区域之间。
6.如权利要求5所述的半导体装置，其中，所述P型阱区域与所述P型拾取区域、所述源极区域和所述第二槽氧化物层直接接触。
7.如权利要求1所述的半导体装置，还包括所述P型阱区域中的低浓度N型掺杂区域，其中所述低浓度N型掺杂区域在所述薄的栅极绝缘层下面延伸。
8.一种制造半导体装置的方法，包括：
在所述半导体装置的第一区域中形成横向双扩散金属氧化物半导体场效应晶体管器件；以及
在所述半导体装置的第二区域中形成互补金属氧化物半导体器件，
其中，形成所述横向双扩散金属氧化物半导体场效应晶体管器件包括：
在基底中形成P型阱区域和N型阱区域，其中所述P型阱区域与所述N型阱区域直接接触；
在所述基底中形成第一槽氧化物层；
形成与所述P型阱区域和所述N型阱区域接触的厚的栅极绝缘层；
在所述基底上形成薄的栅极绝缘层，所述薄的栅极绝缘层与所述P型阱区域接触，使得形成包括所述薄的栅极绝缘层和所述厚的栅极绝缘层的栅极绝缘层；
在所述栅极绝缘层上形成横向双扩散金属氧化物半导体场效应晶体管的栅电极，其中所述第一槽氧化物层形成在所述栅电极下面，并且与所述栅电极直接接触，并且所述厚的栅极绝缘层的顶表面与所述第一槽氧化物层的顶表面共面；
在所述P型阱区域中形成源极区域；以及
在所述N型阱区域中形成漏极区域。
9.如权利要求8所述的方法，其中，形成所述互补金属氧化物半导体器件包括：
形成互补金属氧化物半导体的阱区域；
在所述互补金属氧化物半导体的阱区域上形成互补金属氧化物半导体的栅极绝缘层；
在所述互补金属氧化物半导体的栅极绝缘层上形成互补金属氧化物半导体的栅电极；
在所述互补金属氧化物半导体的阱区域中形成互补金属氧化物半导体的源极区域；
在所述互补金属氧化物半导体的阱区域中形成互补金属氧化物半导体的漏极区域，
其中，所述横向双扩散金属氧化物半导体场效应晶体管器件的P型阱区域和所述互补金属氧化物半导体器件的P型阱区域在同一工艺步骤中形成并且具有同一深度，以及
其中，所述横向双扩散金属氧化物半导体场效应晶体管器件的N型阱区域和所述互补金属氧化物半导体器件的N型阱区域在同一工艺步骤中形成并且具有同一深度。
10.如权利要求8所述的方法，形成所述横向双扩散金属氧化物半导体场效应晶体管器件还包括：
在所述基底中形成第二槽氧化物层；以及
在所述P型阱区域中形成P型拾取区域，
其中，所述第二槽氧化物层设置在所述源极区域和所述P型拾取区域之间。
11.如权利要求10所述的方法，其中，所述P型阱区域与所述P型拾取区域、所述源极区域和所述第二槽氧化物层直接接触。
12.如权利要求8所述的方法，形成所述横向双扩散金属氧化物半导体场效应晶体管器件还包括在所述P型阱区域中形成低浓度N型掺杂区域，其中所述低浓度N型掺杂区域在所述薄的栅极绝缘层下面延伸。
13.如权利要求8所述的方法，形成所述横向双扩散金属氧化物半导体场效应晶体管器件还包括：
在所述栅极绝缘层和所述N型阱区域之间形成第一叠置区域；
在所述栅极绝缘层和所述P型阱区域之间形成第二叠置区域；以及
在所述厚的栅极绝缘层和所述P型阱区域之间形成第三叠置区域，
其中所述第三叠置区域的长度小于所述第一叠置区域和所述第二叠置区域中的每个的长度。
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