CN104112769A - 半导体功率器件 - Google Patents

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Abstract

提供了一种半导体功率器件。所述半导体功率器件包括布置在衬底中的阱、与阱交叠的栅极、布置在栅极的一侧处的源极区、布置在阱中的埋层以及与埋层接触的漏极区或漂移区。

Description

半导体功率器件
相关申请的交叉引用
本申请要求于2013年4月16日提交至韩国知识产权局的韩国专利申请第10-2013-0041869号的权益，为了所有目的将其全部公开内容通过引用合并到本文中。
技术领域
以下描述涉及功率器件并且涉及例如呈现出高击穿电压和快速开关响应的具有扩展的漏极区的横向双扩散金属氧化物半导体（LDMOS）。
背景技术
MOSFET器件由于其高开关频率和低功耗已经广泛用在功率转换和调节电路中。存在各种类型的称作双扩散MOS晶体管的功率MOSFET器件。例如，垂直形式的双扩散MOS晶体管称作垂直双扩散金属氧化物半导体（VDMOS）。横向形式的双扩散MOS晶体管称作横向双扩散金属氧化物半导体（LDMOS）。
当绝缘体上硅（SOI）衬底用于制造功率集成电路（IC）时，与使用体硅衬底相比可以简化制造工艺。然而，SOI衬底对于多数应用太昂贵。此外，VDMOS晶体管具有较大的功率处理能力；然而，VDMOS晶体管与LDMOS晶体管相比更难于在IC技术中实施。
LDMOS器件广泛用作用于控制、逻辑以及功率的开关。LDMOS器件必须呈现耐受高的施加电压的高击穿电压（BV）以及使传导损耗最小化的低的比导通电阻Rsp。Rsp定义为器件的电阻乘以其作用面积。
然而，目前的LDMOS器件具有不能够提供高击穿电压和低比导通电阻的结构，并且这限制了可以对LDMOS器件的开关特性作出的改进。
发明内容
提供该发明内容来以简化的形式引入下面在具体实施方式中进一步描述的概念的选择。该发明内容非旨在确认所要求保护的主题的关键特征或本质特征，也非旨在用作协助确定所要求保护的主题的范围。
下面描述的各种实施例涉及通过在其结构上的改进而得到的具有高击穿电压和快速开关特性的半导体功率器件，然而本公开内容不限于此。
在一个一般方面中，提供了一种半导体功率器件，包括：布置在衬底中的阱；与阱交叠的栅极；布置在栅极的一侧处的源极区；布置在阱中的埋层；以及与埋层接触并且具有距源极区不同深度的漏极区。
漏极区的深度可以等于或大于埋层的深度，并且埋层的端部与漏极区接触。
漏极区的掺杂浓度可以与源极区的掺杂浓度不同。
漏极区的深度可以大于源极区的深度。
漏极区可以包括第一区段和第二区段，第一区段具有与第二区段不同的掺杂浓度。
第一区段可以具有距衬底的表面0.5微米至1微米的深度，并且可以具有1018离子/cm3至1021离子/cm3的峰值浓度。
第二区段可以具有距衬底的表面1微米至10微米的深度，并且可以具有1014离子/cm3至1018离子/cm3的峰值浓度。
半导体功率器件的一般方面还可以包括布置在栅极与漏极区之间的绝缘层。
半导体功率器件的一般方面还可以包括布置在埋层上的掺杂层。
掺杂层可以为掺杂浓度高于阱的掺杂浓度的区。
掺杂层的掺杂浓度可以低于第一区段的掺杂浓度。
掺杂层的一端可以与漏极区接触。
可以在阱中布置有至少一对埋层和掺杂层，并且埋层和掺杂层可以交替地布置。
多个埋层和多个掺杂层中的仅一部分可以与漏极区接触。
绝缘层可以包括选自硅局部氧化（LOCOS）的氧化物层、板状绝缘层以及浅沟槽隔离（STI）层组成的组中的一种。
绝缘层可以通过LOCOS氧化物层和STI层的组合来形成。
绝缘层可以为包括LOCOS氧化物层的板状绝缘层。
绝缘层可以通过LOCOS氧化物层、板状绝缘层以及STI层的组合来形成。
半导体功率器件的一般方面还可以包括：布置在衬底上的外延层；以及用于与相邻器件电绝缘的隔离区，隔离区与布置在外延层中的体区接触。
阱和掺杂层可以为第一导电型区，并且埋层可以为第二导电型区。
在另一一般方面中，提供了一种半导体功率器件，包括：衬底；布置在衬底中的阱；布置在阱中的漏极区；掺杂浓度低于漏极区的掺杂浓度的漂移区；以及布置在阱中并且与漂移区的一端接触的埋层。
半导体功率器件的一般方面还可以包括布置在埋层上的掺杂层。
掺杂层的掺杂浓度可以高于阱的掺杂浓度。
根据下面的详细描述、附图以及权利要求书，其他特征和方面将是明显的。
附图说明
图1为功率器件的实施例的截面图。
图2为示出图1中所示的功率器件的掺杂浓度模拟的截面图。
图3为示出功率器件的另一实施例的截面图。
图4为示出图3的功率器件的掺杂浓度模拟的截面图。
图5为对图1和图3中所示的功率器件中的电流状态进行比较的曲线图。
图6为示出功率器件的另一实施例的截面图。
图7为示出图6的功率器件的掺杂浓度模拟的截面图。
图8A为示出图6中所示的功率器件的截面I-I’的掺杂浓度的曲线图。
图8B为示出根据图6中所示的功率器件存在和不存在N型顶部（NTOP）时的击穿电压变化的曲线图。
图8C为示出当图6的功率器件正生成击穿电压时的电等值线的掺杂浓度模拟结果的曲线图。
图8D为示出图6中所示的功率器件的截面I-I’的电流状态的曲线图。
图9为示出根据另一实施例的功率器件的截面图。
图10和图11为示出根据另外的实施例的功率器件的截面图。
图12为示出根据另外的实施例的功率器件的截面图。
图13为示出根据另外的实施例的功率器件的截面图。
图14A和图14B为示出根据另外的实施例的功率器件的截面图。
图15A至图15D为示出根据另外的实施例的功率器件的截面图。
图16为示出根据另一实施例的功率器件的源极和漏极的掺杂浓度的曲线图。
整个附图和详细描述中，除非另有说明，否则相同的附图标记将理解为指代相同的元件、特征以及结构。附图可以不按比例，并且为了清楚、举例说明以及方便起见，附图中的元件的相对尺寸、比例以及描绘可能被夸大。
具体实施方式
提供以下详细描述以帮助读者得到本文中所述的方法、设备和/或系统的全面理解。然而，本文中所述的系统、设备和/或方法的各种改变、修改以及等同物对于本领域技术人员将是明显的。所描述的处理步骤和/或操作的进行为示例；然而，如本领域所公知的，除必需以一定次序发生的步骤和/或操作之外，处理步骤和/或操作的顺序不限于本文中所阐述的顺序并且可以改变。此外，为了更加清楚简明，可以省略本领域技术人员公知的功能和构造的描述。
本文中所述的特征可以以不同方式实施，并且不被解释为限于本文中所述的实施例。更确切地说，已经提供本文中所述的实施例以使得该公开内容将是透彻和全面的，并且将向本领域技术人员传达全范围的公开内容。
如在本文中所使用的，除非上下文清楚地以另外的方式表明，无数量词限定的名词旨在也包括多个。将进一步理解的是，术语“包括”和/或“含有”，当在该说明中使用时，特指存在所述的特征、整体、步骤、操作、元件和/或部件，但是不排除存在或增加一个或更多个其他特征、整体、步骤、操作、元件、部件、和/或其集合。
将理解的是，当元件或层称作在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，其可以直接在其他元件或层上、连接或耦接到其他元件或层或者可以存在插入的元件或层。相反，当元件称作“直接”在另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在插入的元件或层。全文中相同的附图标记指代相同的元件。如在本文中所使用的，术语“和/或”包括相关的所列项中的一个或更多个项的任意组合和全部组合。
在本文中可以使用空间相关的术语（例如“在…下方”、“在…下面”，“…之下”、“…之上”和“上”等）用来使描述如图中所示的一个元件或特征与其他的一个或多个元件或一个或多个特征的关系的描述简便。将理解的是，空间相关的术语旨在包括除图中所示的方向之外的器件在使用或操作中的不同方向。例如，如果将图中的器件翻转，则描述为在其他元件或特征“下面”或“下方”的元件然后将定向为在其他元件或特征“之上”。因而，术语“在…下面”可以包括在…之上和在…下面的两个方向。器件可以以另外的方式定向并且对本文中所使用的空间相关的描述符进行相应理解。
除非另有指明，第一层在第二层或衬底“上”的陈述理解为涵盖以下两种情况：第一层与第二层或衬底直接接触；第一层与第二层或衬底之间布置有一个或更多个其他层。
本文中所使用的例如“第一导电型”和“第二导电型”的表述可以指代彼此相反的导电类型（例如N型或P型），并且本文中所说明和例示的实施例包括其补充例。
此外，可以参照作为理想实施例的示意图的示意截面图或俯视图来描述说明性实施例。因此，由于例如制造技术和/或公差而引起的示例的形状的变化在预料之内。例如，示出为直角的蚀刻区可以为圆形或者可以为具有预定曲率的形状。因而，说明性实施例不应该解释为限于本文中所示的区的特定形状，而是将包括由例如制造工艺引起的形状上的偏差。因而，附图中所示的区实际上是示意性的并且非旨在限制权利要求的范围。
整个说明书中，相同的附图标记标明相同的元件。因此，即使相同的或类似的附图标记未在对应的附图中描述，也可以参照其他附图来对其进行描述。此外，即使未标出附图标记，也可以参照其他附图来对其进行描述。
在下面所述的各种实施例中，扩展半导体功率器件中形成的漏极端子的N+型区以降低掺杂剂引起的电阻分量，以便于改进击穿电压，并且以便于确保快速开关特性。然而，本公开内容不限于此。
为了同时得到高击穿电压和低导通电阻，已经开发了降低MOSFET的漏极区中的峰值电场的降低表面电场（RESURF）结构。在下文中，参照附图描述根据各种实施例的能够提供上述技术特征的半导体功率器件。
图1为功率器件的实施例的截面图。图2为示出图1中所示的功率器件的掺杂浓度模拟的图。图1中所示的功率器件可以作为LDMOS器件实施。
参照图1，N型阱12形成在P型衬底10的预定区中。N型阱12上形成有绝缘层，并且在绝缘层上形成有与N型阱12交叠的栅极14。绝缘层包括薄栅极氧化物层16和LOCOS氧化物层18。
在栅极14的一侧处形成有P型体区20，并且在P型体区20中包括有N+型源极接触区22。
在N型阱12中形成有与栅极14通过LOCOS氧化物层18而绝缘的N+型区24的漏极端子。
此外，将栅电极G连接到栅极14，并且将源电极S连接到源极接触区22。将漏电极D连接到N+型区24。在图1中，附图标记B表示体电极。
为了将高击穿电压提供给具有上述结构的LDMOS器件，在N型阱12中形成不具有比N型阱12更高的能量的P型埋层（在下文中，称作P-型埋层）30。参照图1，P-型埋层30形成为沿P型衬底10的横向方向延伸并且沿P型衬底10的垂直方向与LOCOS氧化物层18隔开。P-型埋层30可以形成为使得P-型埋层30的长度大于或小于LOCOS氧化物层18的长度，或者使得P-型埋层30的长度与LOCOS氧化物层18的长度相同。
因而，在LOCOS氧化物层18与P-型埋层30之间可以形成在源极S与漏极D之间的电流的路径，并且LDMOS器件可以具有一定水平或更高的击穿电压。
在该实施例中，P-型埋层30与N+型区24彼此隔开。从图2的掺杂浓度模拟可以容易地看出：P-型埋层30与N+型区24彼此隔开。参照图2，N+型区24仅沿着P型衬底10的表面形成。
然而，因为图1的LDMOS器件具有P-型埋层30与N+型区24彼此隔开的结构，所以在源极S与漏极D之间流动的电流通过N型阱12，该N型阱12为高电阻区，原因是N型阱12具有低掺杂浓度。
因此，在以上所述的实施例中，形成在源极S与漏极D之间的电流路径以改进击穿电压，但是从源极S到漏极D的电流被高电阻区阻断。
可以对LDMOS器件的结构进行修改以改进电流。
下面描述LDMOS器件的各种实施例。在下面所描述的实施例中，省略具有与图1中所示的功率器件的实施例相同的结构的功率器件的部分的详细描述。
图3为示出功率器件的第一实施例的截面图。图4为示出图3中所示的功率器件的掺杂浓度模拟的结果的图。图5为对比图1中和图3中所示的功率器件的电流状态的曲线图。
在图3中所示的第一实施例中，与图1中所示的实施例相比，对N+型区进行扩展。
参照图3，在P型衬底100的预定区中形成有N型阱102。
在N型阱102上形成有栅极108。栅极108通过绝缘层隔离。栅极108的一部分与N型阱102交叠。绝缘层包括薄栅极氧化物层107和LOCOS氧化物层106。
在栅极108的一侧处形成P型体区112，并且在P型体区112中形成源极接触区114。
在N型阱102中形成有P-型埋层104。P-型埋层104朝P型衬底100的横向方向形成以与LOCOS氧化物层106间隔开预定距离。
将高浓度N+型区110配置为与栅极108通过LOCOS氧化物层106而绝缘。高浓度N+型区110在N型阱102中形成漏极端子。N+型区110扩展为比图1中所示的实施例中的N+型区24更宽且更深。扩展的N+型区110可以通过离子注入工艺形成。就是说，N+型区110朝N型阱102的底部扩展并且同时朝P-型埋层104扩展以使得N+型区110的一部分与P-型埋层104的端部接触。因为N+型区110通过多个离子注入工艺形成，所以N+型区110的上部中的掺杂浓度可高于N+型区110的下部中的掺杂浓度。N+型区110可以使用常规IC技术的形成单片集成的低压PMOS晶体管的N阱区的扩散方法来形成。例如，形成在5V CMOS晶体管中包括的5V PMOS晶体管N阱区的扩散方法可以用于形成N+型区110。
此外，在N+型区110的深度大的实施例中，N+型区110可以通过在半导体衬底100中形成深沟槽并且在深沟槽中沉积导电多晶硅层来形成。可选择地，N+型区110可以通过在增加能量的同时经由离子注入工艺重复地离子注入杂质来形成。
N+型区110与P-型埋层104之间的接触状态示出在图4的掺杂浓度模拟中。与图2中所示的实施例相比，图4中所示的功率器件的N+型区110通过离子注入工艺更深地延伸到N型阱102中以使得N+型区110与P-型埋层104接触。在该实施例中，N+型区110形成为使得掺杂深度与P-型埋层104的底部基本上相同。在另一实施例中，N+型区110可以延伸至比P-型埋层104的底部更深的P型衬底100中。
在N+型区110与P-型埋层104接触的器件中，在靠近N+型区110的区域中，由于高浓度N+型区的作用，可以将位于源极S与漏极D之间的电流路径上的比导通电阻Rsp降低至130ohm/cm2至150ohm/cm2。就是说，N型阱102形成为具有低浓度。因此，在其中N+型区110如上所述那样扩展的器件中，P型衬底100的表面与P-型埋层104之间的N型掺杂剂增加。因而，可以降低器件的比导通电阻。
图5证实与图1中所示的功率器件相比图3中所示的功率器件中的电流得到改进。
在图5中，曲线A表示如在图1所示的实施例中N+型区未扩展的器件中的电流状态。曲线B表示N+型区如图3中所示的实施例中那样扩展的器件中的电流状态。图5的曲线A和曲线B示出与N+型区沿着P型衬底10的表面形成得浅的实施例相比在N+型区扩展得深的实施例中的电流得到改进。
图6为示出根据第二实施例的功率器件的截面图。图7示出图6中所示的功率器件的掺杂浓度模拟。
参照图6，根据图6中所示的实施例的功率器件的结构与图3中所示的功率器件的结构相同。然而，图6的功率器件与图3的功率器件的不同之处在于：在LOCOS氧化物层106与P-型埋层104之间还形成有掺杂有N型掺杂剂的掺杂层120。掺杂层120为具有比N型阱102更高浓度的高浓度掺杂区。
在图6的结构中，电流朝箭头方向流动。
在下文中，掺杂层120称作NTOP。NTOP120布置为使得NTOP120与扩展的N+型区110接触。
在该实施例中，N+型区110具有比P-型埋层104的掺杂深度更深的掺杂深度。然而，在其他实施例中，N+型区110的掺杂深度可以等于或类似于P-型埋层104的掺杂深度。NTOP120的掺杂浓度为1016离子/cm3至1017离子/cm3，并且NTOP120掺杂为到P-型埋层104具有0.5μm至2μm的深度。N+型区110具有两个浓度区段。在第一区段中，因为N+型区110具有1018离子/cm3至1021离子/cm3的浓度，所以NTOP120的掺杂浓度低于N+型区110的掺杂浓度。
P-型埋层104和NTOP120可以不具有相同的长度。然而，在P-型埋层104和NTOP120具有相同长度的实施例中，半导体功率器件可以在没有附加光工艺的情况下制造。
P-型埋层104和NTOP120与扩展的N+型区110的接触状态可以从图7的掺杂浓度模拟看出。
NTOP120可以用于进一步改进功率器件的击穿电压。NTOP120可以通过注入N型掺杂材料而形成为具有与P-型埋层104基本相同的尺寸。NTOP120在P-型埋层104与LOCOS氧化物层106之间形成以确保电流路径。通过NTOP120确保了LOCOS氧化物层106与P-型埋层104之间、以及所述P-型埋层下面的电流路径。
可以在功率器件的制造工艺中形成P-型埋层104的离子注入工艺期间同时形成NTOP120。可选择地，为了使在制造工艺期间发生的由热引起的掺杂剂扩散最小化，NTOP120可以在用于隔离器件的LOCOS工艺之后形成。就是说，在NTOP120和P-型埋层104在LOCOS工艺之前形成的情况下，P-型埋层104在随后工艺中发生热扩散，并且可能不能确保电流路径。
如上所述，在P-型埋层104和NTOP120与扩展的N+型区110接触的器件中，与不具有扩展的N+型区110的器件相比，器件中的击穿电压和电流得到改进。击穿电压和电流的改进在图8A至图8D中示出，在图8A至图8D中，对具有NTOP120与不具有NTOP120的实施例的掺杂浓度、击穿电压以及电流进行了相互对比。
参照图8A，图8A中所示的左浓度峰对应于P-型埋层104之上的掺杂浓度，并且右浓度峰对应于P-型埋层104下面的N型掺杂浓度。P-型埋层104下面的N型掺杂浓度可以表示N型阱的掺杂浓度。如图8A所示，P-型埋层104之上的掺杂浓度为1016离子/cm3至1017离子/cm3，并且P-型埋层104下面的掺杂浓度（N型阱的掺杂浓度）为1016离子/cm3或更少。此外，从左掺杂浓度可以看出由曲线B表示的形成有NTOP120的实施例中的掺杂浓度高于由曲线A表示的未形成有NTOP120的实施例中的掺杂浓度。P-型埋层104下面的N型掺杂浓度低于NTOP120的掺杂浓度。这是因为在NTOP120上执行附加掺杂。
图8B沿X轴示出击穿电压，并且沿Y轴示出漏极电流。根据图8B，具有NTOP120的实施例的击穿电压与不具有NTOP120的实施例相比呈现出改进。在图8B所示的实施例中，与未形成NTOP120时相比，形成NTOP120时击穿电压改进了约20V至40V。
图8C为示出当具有图6所示的实施例的结构的功率器件产生击穿电压时的电等值线的掺杂浓度模拟结果的曲线图。从图8C所示的曲线可以看出电等值线均匀分布并且得到最优的击穿电压。
图8D示出流向图6的截面I-I’的电流的流动状态。图8D的左浓度峰为P-型埋层104之上的电流的量，并且图8D的右浓度峰为P-型埋层104下面的电流的量。图8D的左浓度峰区示出在形成有NTOP的实施例中（如曲线B所示）的电流比未形成有NTOP的实施例中（如曲线A所示）的电流更多。
图9为示出功率器件的另一实施例的截面图。
参照图9，漏极端子中的N+型区110朝N型阱102的底部垂直地延伸。然而，与图6中所示的实施例相比，可以看出N+型区110形成为更短。就是说，图6中所示的N+型区为延伸至虚线部分的区。
在N型阱102中形成的P-型埋层104和NTOP120向着朝N+型区110的方向延伸以与N+型区110接触。在该实施例中，N+型区110仅与P-型埋层104的一端和NTOP120的一端接触，并且N+型区110的掺杂深度大于或等于P-型埋层104的掺杂深度。该布置改进了形成在P-型埋层104下面的电流路径，并且因而降低了所制造的晶体管的比导通电阻Rsp。
图10和图11为示出根据另外的实施例的功率器件的截面图。在图10所示的实施例中，功率器件具有其中形成有多个P-型埋层104和多个NTOP120以形成多个电路路径的结构。
首先，参照图10，多个P-型埋层104位于N型阱102中，其中多个NTOP120插在多个P-型埋层104之间，并且多个P-型埋层104沿长度方向朝N+型区110延伸。此外，N+型区110形成为朝N型阱102的底部延伸。在该实施例中，N+型区110具有使得N+型区110能够仅与多个P-型埋层104的一部分和多个NTOP120的一部分接触的深度。多个P-型埋层104中的一些和多个NTOP120中的一些未与N+型区110接触。
另一方面，在图11中，N+型区110形成为延伸使得N+型区110具有足够的深度以与所有多个P-型埋层104和所有多个NTOP120接触。因为N+型区110具有大的深度，所以N+型区可以通过形成深沟槽并且沉积导电多晶硅层来得到。可选择地，N+型区110可以通过具有深能级范围的离子注入来形成。
根据该结构，可以确保多个电流路径，同时降低了在P-型埋层104之上和在P-型埋层104下面形成的电流路径的电阻，从而可以得到更快的开关响应。
图12为功率器件的另一实施例的截面图。
在图11中所示的实施例中，N+型区110被扩展。然而，在图12中所示的实施例中，N+型区110未扩展至相同程度。更确切地说，在N+型区110下面形成掺杂有低浓度离子的N型漂移区116。其他变型包括使用如上所述的N阱。
P-型埋层104形成在N型阱102中，并且P-型埋层104的一端与N型漂移区116接触。
在图12中所示的实施例中，可以在LOCOS氧化物层106与P-型埋层104之间形成NTOP120（未示出）以形成用于具有比N型阱102中电阻低的电阻的电流路径，并且具有有一定水平或更高水平的击穿电压。
图13为示出根据又一实施例的功率器件的截面图。
图13所示的功率器件的实施例使用不同于阱的外延层210。更确切地说，N-型外延层210形成在P型衬底200上，并且在N-型外延层210中形成用于形成漏极区的N+型区220。N+型区220具有延伸到外延层210中的扩展区。P-型埋层230和NTOP240沿长度方向延伸使得P-型埋层230和NTOP240与N+型区220接触。在P-型埋层230和NTOP240未沿长度方向延伸的情况下，可以延伸N+型区220以与P-型埋层230和NTOP240接触。
N-型外延层210形成在P型衬底200上。N-型外延层210为全部用相同导电类型杂质（即，N型杂质）掺杂的区。因此，需要作为配置为使相邻器件彼此电绝缘的器件绝缘层的隔离物。原因是当在横向功率器件中将各种器件集成在一个衬底上时，相邻器件形成在相同导电类型的外延层中。就是说，原因是在未形成隔离物的情况下相邻器件彼此影响。
因此，在图13中所示的实施例中，在待形成源极区的P型体区250与P型衬底200之间形成隔离区260。隔离区260掺杂有P型掺杂剂。P-隔离区260可以在形成N-型外延层210之后通过离子注入工艺形成。因此，作为功率器件的N型LDMOS器件被P-隔离区260包围以与相邻器件隔离。P-区260可以通过形成在衬底200与N-型外延层210的界面处的P-型埋层形成。P-隔离区260也可以通过P-型掺杂剂的从顶表面穿过P型体区250的非常高能量的离子注入来形成。或者，P-隔离区260也可以通过包括可以在IC工艺例如P型阱已经存在的深P型区（例如包括在5V CMOS晶体管中的低电压NMOS晶体管的体区）或可能包括在工艺流程中的任意其他深P区来形成。
在以上所述的图3、图6以及图9至图13中所示的功率器件中，LOCOS氧化物层配置为使栅极与漏极隔离。然而，在其他实施例中，可以不存在LOCOS氧化物层。参照图14和图15，描述了不具有LOCOS氧化物层的功率器件的实施例。
图14A和图14B为示出根据另一实施例的功率器件的截面图。
图14A和图14B中所示的功率器件的实施例与参照图6描述的功率器件具有相同的结构。然而，图14A的功率器件与图6的功率器件的不同之处在于：在图6所示的功率器件中设置有LOCOS氧化物层的位置中形成板状绝缘层。
参照图14A，在P型衬底300中形成有N型阱310。在N型阱310上形成有栅极320，并且在N型阱310中形成有N+型区330。栅极320与N+型区330通过绝缘层340分隔。绝缘层340形成在P型衬底300上。在N型阱310中形成有P-型埋层350和NTOP360。P-型埋层350的一端和NTOP360的一端与N+型区330接触。
参照图14B，示出了通过多个制造工艺形成有板状绝缘层340的实施例。就是说，当板状绝缘层340通过若干个操作形成时，可以配置具有不规则厚度的绝缘层。例如，绝缘层340可以配置为包括具有第一厚度的中心部分340a以及具有小于第一厚度的厚度的左侧部分和右侧部分340b、340c。左侧部分和右侧部分形成为比栅极氧化物层321更厚。
因此，电流路径与包括LOCOS氧化物层的结构相比更短。就是说，在以上所述的图3、图6以及图9至图13中所示的实施例中，因为LOCOS氧化物层从P型衬底的表面以一定深度延伸到P型衬底中，所以电流不得不流动从而绕过LOCOS氧化物层的厚度。另一方面，当板状绝缘层340如图14A和图14B中所示的实施例中那样形成在P型衬底300的表面上时，接近直线的电流路径沿着绝缘层340的底部形成。在这样的实施例中，板状绝缘层340的厚度可以小于或大于LOCOS氧化物层的厚度或者可以等于LOCOS氧化物层的厚度。
图14A和图14B示出N+型区330朝P-型埋层350的方向延伸的实施例，但是P-型埋层350和NTOP360可以朝N+型区330延伸以与N+型区330接触。
以上所述的在图3、图6以及图9至图13中所示的实施例包括独立形成的LOCOS氧化物层、板状绝缘层以及STI层。然而，在其他实施例中，可以通过组合LOCOS氧化物层、板状绝缘层以及STI层中的两个或更多个来对栅极和漏极进行绝缘。目的将是在栅极/沟道的漏极侧上以更薄的氧化物层开始，并且朝漏极增加总厚度以降低峰值电场。此外，也可以考虑逐渐减少漏极接触边缘（周边）处的氧化物来降低在漏极接触边缘处的峰值场。
参照图15A至图15D描述对LOCOS氧化物层、板状绝缘层以及STI层中的两个或更多个进行组合的实施例。图15A至图15D为示出功率器件的其他实施例的截面图。
首先，图15A示出形成一个STI层440而非在图1中所示实施例中形成的LOCOS氧化物层的实施例。在该实施例中，N+型区410、和P-型埋层420以及NTOP430沿彼此面对的方向延伸以使得P-型埋层420和NTOP430与N+型区410接触。
另一方面，图15B至图15D示出对LOCOS氧化物层、板状绝缘层以及STI层中的两个或更多个进行组合的另外的实施例。
就是说，图15B示出对STI层440和LOCOS氧化物层540进行组合的实施例。图15C示出对板状绝缘层340和LOCOS氧化物层540进行组合的实施例。此外，图15D示出对板状绝缘层340、STI层440以及LOCOS氧化物层540进行组合的实施例。在图15B至图15D中，板状绝缘层340、STI层440以及LOCOS氧化物层540具有在栅极320与N+型区330之间布置成排的结构。如图15A中那样，N+型区410、P-型埋层420以及NTOP430朝彼此面对的方向延伸使得P-型埋层420和NTOP430与N+型区410接触。
在图15C中所示的实施例中，在漏极端子中的N+型区410可以通过多个离子注入工艺形成。离子注入工艺的数目可以根据待通过离子注入工艺形成的区的尺寸而改变。
因此，以上所述的实施例中的源极区通过浅掺杂工艺形成为距衬底的表面相当浅的深度。漏极区可以通过重复的离子注入工艺形成为距衬底的表面一定深的深度。
参照图16中的曲线图描述根据图15C中所示的实施例的功率器件的源极区和漏极区。图16示出根据以上实施例的功率器件的源极和漏极中的掺杂浓度。
图16证实源极区I为以距P型衬底10的表面0.5微米至1微米的浅的深度形成的浓度为1018离子/cm3至1021离子/cm3的高浓度区。
另一方面，漏极区II可以划分为两个区段。在第一区段中，与源极区I类似，浓度为1018离子/cm3至1021离子/cm3的高浓度区以距P型衬底10的表面0.5微米至1微米的浅的深度形成。在第二区段中，区段浓度为1014离子/cm3至1018离子/cm3（低于第一区段的浓度）的低浓度区以距P型衬底10的表面1微米至8微米的深度形成。因此，与源极区I不同，漏极区II具有两个区段。
如图8A所示，因为NTOP的掺杂浓度为1015离子/cm3至1016离子/cm3，并且N型阱的掺杂浓度为1016离子/cm3或更小，所以第一区段的掺杂浓度高于NTOP和N型阱的掺杂浓度。因此，可以得到低的比导通电阻。此外，由于第二区段而可以提高击穿电压。这是因为N+型漏极区的电场可以通过浓度低于第一区段的浓度并且深度大于第一区段的深度的第二区段而减轻。因而，提高了击穿电压。当漏极区II中存在仅具有高浓度的第一区段时，在第一区段与N型阱之间形成强电场，并且因而可以降低击穿电压。
漏极区II可以形成有比形成在N型阱中的P-型埋层更大的深度以使得漏极区II的掺杂深度可以大于P-型埋层的深度。可选择地，漏极区II可以形成有与P-型埋层相同的掺杂深度。
如上所述，功率器件的实施例可以具有其中漏极区和埋层彼此接触以与现有功率器件相比产生高的击穿电压并且保持高的开关特性的结构。因此，可以看到，在功率器件中，源极区I的掺杂分布与漏极区II的掺杂分布明显不同。就是说，在LDMOS制造工艺期间，N+型漏极区通过掩模开口若干次以使得N+型漏极区的浓度增加并且同时使N+型漏极区的深度扩展。因此，N+型漏极区的掺杂分布变得不同于N+型源极区的掺杂分布。掩模的若干次开口意味着浓度根据开口的数目增加并且执行具有高能量的离子注入。
以上所述为使用P型衬底的功率器件的实施例。然而，在其他实施例中，功率器件可以使用N型衬底。在这样的实施例中的每个P型区可以对应于在以上实施例中所示的N型区，并且在这样的实施例中的每个N型区可以对应于在以上实施例中的所示的P型区。
半导体功率器件的结构可以呈现出以下效果。
漏极区和被掺杂有与半导体衬底相同的掺杂剂类型的埋层之一可以在半导体衬底的阱中延伸以使得埋层和漏极区彼此接触。就是说，埋层可以沿朝漏极区的方向延伸，或者漏极区可以延伸到阱中。
在埋层与半导体衬底之间还可以形成被掺杂有与阱相同的掺杂剂类型的高浓度掺杂层。在这样的实施例中，埋层和掺杂层可以与漏极区接触。
因此，功率器件通过由于阱的掺杂剂而引起的电阻分量的降低可以呈现出改进的击穿电压，确保了快速开关特性。
以上所述的实施例具有广泛的应用范围。实施例可以应用于：包括LOCOS氧化物层、板状绝缘层以及STI结构的功率器件；以及具有外延层的功率器件；以及包括阱的功率器件。
虽然该公开内容包括具体实施例，但是对于本领域技术人员将明显的是，在未脱离权利要求及其等同物的精神和范围下，可以在这些实施例中作出形式和细节上的各种改变。本文中所描述的实施例认为仅是描述性意义，并且不用于限制目的。在每个实施例中的特征或方面的描述认为是能够应用于其他实施例中的类似实施例或方面。如果所述的技术以不同次序执行，和/或如果所描述的系统、构造、器件或电路中的部件以不同方式组合和/或用其他部分或其等同物代替或补充，也可以实现合适的结果。因此，本公开内容的范围不受详细描述限定，但受权利要求及其等同物限定，并且在权利要求及其等同物的范围之内的所有变型解释为包括在公开内容中。

Claims (23)

1.一种半导体功率器件，包括:
布置在衬底中的阱；
与所述阱交叠的栅极；
布置在所述栅极的一侧处的源极区；
布置在所述阱中的埋层；以及
与所述埋层接触并且具有与所述源极区不同深度的漏极区。
2.根据权利要求1所述的半导体功率器件，其中所述漏极区的深度等于或大于所述埋层的深度，并且所述埋层的端部与所述漏极区接触。
3.根据权利要求2所述的半导体功率器件，其中所述漏极区的掺杂浓度与所述源极区的掺杂浓度不同。
4.根据权利要求2所述的半导体功率器件，其中所述漏极区的深度大于所述源极区的深度。
5.根据权利要求1所述的半导体功率器件，其中所述漏极区包括第一区段和第二区段，所述第一区段具有与所述第二区段不同的掺杂浓度。
6.根据权利要求5所述的半导体功率器件，其中所述第一区段具有距所述衬底的表面0.5微米至1微米的深度，并且具有1018离子/cm3至1021离子/cm3的峰值浓度。
7.根据权利要求5所述的半导体功率器件，其中所述第二区段具有距所述衬底的表面1微米至10微米的深度，并且具有1014离子/cm3至1018离子/cm3的峰值浓度。
8.根据权利要求1所述的半导体功率器件，还包括布置在所述栅极与所述漏极区之间的绝缘层。
9.根据权利要求5所述的半导体功率器件，还包括布置在所述埋层上的掺杂层。
10.根据权利要求9所述的半导体功率器件，其中所述掺杂层为掺杂浓度高于所述阱的掺杂浓度的区。
11.根据权利要求9所述的半导体功率器件，其中所述掺杂层的掺杂浓度低于所述第一区段的掺杂浓度。
12.根据权利要求9所述的半导体功率器件，其中所述掺杂层的一端与所述漏极区接触。
13.根据权利要求9所述的半导体功率器件，其中在所述阱中布置有至少一对所述埋层和所述掺杂层，并且所述埋层和所述掺杂层交替地布置。
14.根据权利要求13所述的半导体功率器件，其中多个埋层和多个掺杂层中的仅一部分与所述漏极区接触。
15.根据权利要求8所述的半导体功率器件，其中所述绝缘层包括选自硅局部氧化（LOCOS）的氧化物层、板状绝缘层以及浅沟槽隔离（STI）层组成的组中的一种。
16.根据权利要求8所述的半导体功率器件，其中所述绝缘层通过硅局部氧化的氧化物层和浅沟槽隔离层的组合来形成。
17.根据权利要求8所述的半导体功率器件，其中所述绝缘层为包括硅局部氧化的氧化物层的板状绝缘层。
18.根据权利要求8所述的半导体功率器件，其中所述绝缘层通过硅局部氧化的氧化物层、板状绝缘层以及浅沟槽隔离层的组合来形成。
19.根据权利要求1所述的半导体功率器件，还包括：
布置在所述衬底上的外延层；以及
用于与相邻器件电绝缘的隔离区，所述隔离区与布置在所述外延层中的体区接触。
20.根据权利要求9所述的半导体功率器件，其中所述阱和所述掺杂层为第一导电型区，并且所述埋层为第二导电型区。
21.一种半导体功率器件，包括：
衬底；
布置在所述衬底中的阱；
布置在所述阱中的漏极区；
掺杂浓度低于所述漏极区的掺杂浓度的漂移区；以及
布置在所述阱中并且与所述漂移区的一端接触的埋层。
22.根据权利要求21所述的半导体功率器件，还包括布置在所述埋层上的掺杂层。
23.根据权利要求22所述的半导体功率器件，其中所述掺杂层的掺杂浓度高于所述阱的掺杂浓度。
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