CN102315260B - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体元件及其制造方法。提供了一种使用低压逻辑井的高压/高功率半导体元件。该半导体元件包括衬底，通过在衬底的表面上的第一位置掺杂而形成的第一井区，通过在衬底的表面上的第二位置以与第一井区不同的类型进行掺杂而形成的第二井区，在第一井区和所述第二井区之间的重复区，在该重复区中，所述第一井区和所述第二井区共存，在重复区表面上伸展的、在第一井区和第二井区中形成的绝缘层，在绝缘层上形成的栅极，在第一井区的上部上形成的源区，以及在第二井区的上部上形成的漏区。该半导体元件还包括元件隔离单元。该元件隔离单元在第二井区中的漏区的一部分上形成，并且，可以形成为深度比所述第二井区更浅的浅沟隔离(STI)。

Description

半导体元件及其制造方法
技术领域
示例实施方式的各方面涉及一种半导体元件及其制造方法，具体而言，涉及一种利用低压逻辑井(logic well)来增强高压/高功率元件的电气特性的半导体元件，以及所述半导体元件的制造方法。
背景技术
由于随着电子技术的发展，对于小型多功能电子器件的需求日渐增长，因此，引入了系统芯片(SOC：system-on-a-chip)技术。SOC技术将具有不同特性的多个元件集成到单个芯片中，以实现单个系统。
在SOC中交替使用高压工作的元件和低压工作的元件。由于这两种类型的元件的生产过程相互不同，SOC的生产非常复杂及昂贵。
此外，形成高压/高功率元件要求长时间的热处理，此处理对电路中使用的低压工作的其它逻辑元件产生影响。
近来，为了通过单个工艺形成高压/高功率元件和低压/逻辑元件，以扩展耗尽型金属氧化物半导体(EDMOS：extended drain metal oxidesemiconductor)来实现高压/高功率元件，并且，已经对利用具有低压元件的逻辑井来替代具有EDMOS元件的高压井进行了研究。
然而，在相关技术的EDMOS元件的情况下，硅表面和相邻的漂移区(drift area)之间的距离极短，因此，不容易提高击穿电压(breakdownvoltage)和电流驱动能力。
发明内容
示例实施方式的各方面涉及一种利用低压逻辑井(logic well)来增强高压/高功率的电气特性的半导体元件，以及所述半导体元件的制造方法。
根据一种示例实施方式，半导体元件包括：衬底；通过在所述衬底的表面上的第一位置中掺杂而形成的第一井区；通过在所述衬底的表面上的第二位置中以与所述第一井区不同的类型进行掺杂而形成第二井区，在所述第一井区和所述第二井区之间的重复区，在所述重复区中，所述第一井区和所述第二井区共存；在所述重复区表面上伸展的所述第一井区和所述第二井区中形成的绝缘层；在所述绝缘层上形成的栅极，在所述第一井区的上部分上形成的源区；以及在所述第二井区的上部分上形成的漏区。
所述重复区的宽度为0.2μm至0.7μm。
与所述第一井区和所述第二井区相比，所述重复区的净掺杂浓度较低。
所述重复区的净掺杂浓度从所述第一井区的边界到所述第二井区的边界逐渐降低。
所述重复区的掺杂浓度在所述衬底的垂直方向上变化，并且井浓度剖面根据所述衬底的水平方向的掺杂浓度的变化而弯曲。
所述半导体元件还包括通过在所述源区的一部分上以与所述源区相同的类型进行掺杂而形成的LDD区，并且与所述源区相比，所述LDD区的掺杂浓度较低，所述LDD区的至少一部分位于所述栅极的下部。
所述半导体元件还可包括在所述漏区的一部分上形成的元件隔离单元。
所述元件隔离单元可以是深度比所述第二井区更浅的浅沟隔离(STI：shallow trench isolation)。
根据一种示例实施方式，一种制造半导体元件的方法包括：形成相互类型不同的第一井区和第二井区，并通过对衬底表面掺杂来形成所述一井区和所述第二井区相互交叠的重复区，形成从所述重复区的表面伸展到所述第一井区和所述第二井区的绝缘层，在所述绝缘层上形成栅极，并且通过进行离子注入(ion implantation)来形成源区和漏区。
所述形成所述第一井区和所述第二井区包括通过利用低能量进行多次离子注入来逐渐形成所述第一井区和所述第二井区。
所述重复区的宽度为0.2μm至0.7μm。
与所述第一井区和所述第二井区相比，所述重复区的净掺杂浓度较低。
所述重复区的净掺杂浓度从所述第一井区的边界到所述第二井区的边界逐渐降低。
所述重复区的掺杂浓度在所述衬底的垂直方向上变化，并且井浓度剖面根据所述衬底的水平方向的掺杂浓度的变化而弯曲。
所述方法还包括通过在所述源区的一部分上以与所述源区相同的类型进行掺杂来形成LDD区，并且所述LDD区的掺杂浓度低于所述源区，所述LDD区的至少一部分位于所述栅极的下部分上。
所述方法还可包括在所述漏区的一部分上形成元件隔离单元。
所述形成元件隔离单元可以包括形成深度比所述第二井区更浅的浅沟隔离(STI：shallow trench isolation)。
所述重复区具有净掺杂浓度下降速度相互不同的两个区，并且净掺杂浓度下降速度较慢的区的宽度比净掺杂浓度下降速度较快的区的宽度更宽。
附图说明
通过参照附图来说明本发明，本发明的上述和/或其它方面将变得更明确，附图中：
图1是示出了根据一种示例实施方式的半导体元件的结构的截面图；
图2至图6是示出了根据另一种示例实施方式的半导体元件的结构的截面图；
图7A至7H是用来解释根据所述第一示例实施方式来制造半导体元件的方法的图；
图8A、8B和9是示出了根据一种示例实施方式的半导体元件的掺杂浓度的图；
图10A、11A和12A是示出了有关于根据所述第一示例实施方式的半导体元件的电气特性的实验值和仿真结果的图，而图10B、11B和12B是示出了关于根据所述第二示例实施方式的半导体元件的电气特性的实验值和仿真结果的图；
图13A和13B是分别示出了当VGS＝5V，VDS＝10时根据所述第一示例实施方式和所述第二示例实施方式的半导体元件的碰撞电离率分布的图；
图14A和14B是分别示出了当VGS＝5V，VDS＝10时根据所述第一示例实施方式和所述第二示例实施方式的半导体元件的等电势轮廓分布的图；
图15是表，其将根据所述第一示例实施方式的半导体元件(nEDMOS#2)的电气特性与根据所述第二示例实施方式的半导体元件(nEDMOS#1)的电气特性进行比较；
图16A和图17A是示出了根据所述第一示例实施方式当LG＝1.25μm，B＝0.7μm时由于所述第一井区120的参数A增加而导致的半导体元件(nEDMOS#2)的BVDSS、Rsp、Idsat的变化的图；
图16B和图17B是示出了根据所述第二示例实施方式当LG＝1.25μm，B＝1.1μm-A时由于所述第一井区120的参数A增加而导致的半导体元件(nEDMOS#1)的BVDSS、Rsp、Idsat的变化的图。
具体实施方式
以下参照附图更详细地说明一些示例实施方式。
在以下说明中，类似的附图标记用于表示类似的元件，即使在不同的图中也是如此。提供了诸如详细的构造和元件的在说明中定义的事物，帮助更全面地理解示例实施方式。然而，无需这些具体定义的事物，也可以实现示例实施方式。并且，由于不必要的细节可能使本申请变得模糊，没有对公知的功能或构造进行详细说明。
<第一示例实施方式>
图1是示出了根据一种示例实施方式的半导体元件的结构的截面图。
参照图1，半导体元件100包括衬底110、第一井区120、第二井区130、掺杂区140、电极150、LDD区160、元件隔离单元171、重复区180以及绝缘层190。根据一种示例实施方式的半导体元件100是EDMOS元件。
衬底110是普通的硅衬底，其可以包括高阻性硅衬底。
第一井区120是将第一掺杂类型掺杂物注入衬底110的表面上的第一位置而形成的低压P井。具体地，第一井区120是离子注入诸如硼和铟的p型掺杂物所形成的低压P井。
第二井区130是将第二掺杂类型掺杂物注入衬底110的表面上的第二位置而形成的低压N井。具体地，第二井区130是离子注入诸如磷和砷的n型掺杂物所形成的低压N井。这样，使用低压P井和N井，因此，可以在实现其它逻辑电路的过程中实现高压/高功率元件。
掺杂区140是利用第一掺杂类型或第二掺杂类型进行掺杂的区域，其可包括漏区141、源区142和衬底区143。漏区141和源区142是与第二井区130一样用N型掺杂物来掺杂的区域，而衬底区143与第一井区120中一样用P型掺杂物来掺杂的区域。
电极150将掺杂区140电气连接到外部元件，电极150可包括栅极151、漏极152、源极153和衬底极(substrate electrode)154。
在绝缘层190的上部上形成栅极151，并且，如果从外部输入电压，则在第一井区120和第二井区130上形成沟道。
漏极152是在漏区141的上部上形成的电极，源极153是在源区142的上部上形成的电极，而衬底极154是在衬底区143的上部上形成的电极。
轻掺杂漏(LDD：lightly doped drain)区160是通过局部地降低掺杂浓度来降低由栅形成的电场的N区。具体而言，LDD区160位于从源区的一侧到栅极的下部分，和第二井区130一样，LDD区160是搀杂N型掺杂物的区域，掺杂浓度低于源区142的掺杂浓度。
元件隔离单元171是在漏区141的一侧形成的绝缘层。具体而言，在第二井区130中的漏区141的一侧形成元件隔离单元171，从而具有比第二井区130更低的浅沟隔离(STI)结构。
重复区180是通过无需使用其它掩模而在第一井区120和第二井区130之间重复地进行掺杂所形成的区域。具体而言，重复区180是重复地离子注入诸如硼、铟的p型掺杂物以及诸如磷和砷的n型掺杂物的区域。
这样，由于在重复区180中重复地离子注入了p型掺杂物和n型掺杂物，净掺杂浓度低于第一井区120和第二井区130，如图9所示。具体而言，随着重复区180从第一井区120的边界向第二井区130的边界移动，重复区180中的净掺杂浓度逐渐降低。此外，重复区180的掺杂浓度在垂直方向上也变化。
重复区的宽度为0.2μm至0.7μm，以便设计栅长度LG＝1.25μm的nEDMOS。随着栅长度增加，重复区的最大长度也增加。具体而言，图1中的A、B、C和D是设计元件的参数，A是指栅的左端和第一井区的右端之间的距离，B是指第二井区130的左端和元件隔离单元171的左端之间的距离，C是指元件隔离单元171的左端和栅的右端之间的距离，而D是指栅的右端和元件隔离单元的右端之间的距离。
此外，LG是指栅长度，Lov是指第一井区120和第二井区130相互交叠的区域(即，重复区180)的宽度。换言之，LG＝A+B+C-Lov。如果示例实施方式中设计的半导体元件为0.18μm工艺，则A和B的范围为0.7μm至1.2μm，C和D为0.15μm±10％，并且重复区180的宽度为0.2μm至0.7μm。
绝缘层190将栅极151与衬底110隔离。具体而言，可以在衬底110的第一井区120和第二井区130的上部上形成绝缘层190，绝缘层190可以为氧化层或氮化层。
这样，通过将第一井区与第二井区交叠，示例实施方式中的半导体元件100包括具有低掺杂水平的重复区180，因此，可以增强EDMOS的电气特性(器件性能、漏电流、击穿电压、特定的导通电阻)。
此外，本发明的半导体元件100包括漏区附近的元件隔离单元171，因此，可以增强EDMOS的BVDSS(VGS＝0V处的击穿电压)和EDMOS的BVDSN(VGS＝5V处的击穿电压)。并且，示例实施方式中的半导体元件100包括挨着源区形成的LDD区160，因此，可以增加电流驱动能力和互导(gm)。
在针对图1的上述解释中，在半导体元件100的左侧形成源区142和第一井区120，在半导体元件的右侧形成漏区141和第二井区130，但在实施方式中的位置可以变化。此外，在针对图1的上述解释中，包含了衬底区143和衬底电极154，但也可以形成不具有这两个元件的半导体元件。
此外，在针对图1的上述解释中，半导体元件100包括重复区180，但是和以下的第二示例实施方式和第三示例实施方式一样，也可以形成没有重复区180的半导体元件。
此外，在针对图1的上述解释中，半导体元件100包括LDD区160，但是和以下的第四示例实施方式和第五示例实施方式一样，也可以形成没有LDD区160的半导体元件。
此外，在针对图1的上述解释中，半导体元件100包括元件隔离单元171，但是和以下的第三示例性实施方式、第四示例实施方式和第五示例实施方式一样，也可以形成没有元件隔离单元171的半导体元件。
<第二示例实施方式>
图2是示出了根据第二示例实施方式的半导体元件的结构的截面图。
参照图2，半导体元件100′包括衬底110、第一井区120、第二井区130、掺杂区140、电极150、LDD区160、元件隔离单元171以及绝缘层190。这里，半导体元件100′是EDMOS元件。
第二示例实施方式中的半导体元件100′与第一示例实施方式中的半导体元件100的不同之处在于其没有重复区180。由于除了重复区180之外，以上已经提供了针对衬底110、第一井区120、第二井区130、掺杂区140、电极150、LDD区160、元件隔离单元171以及绝缘层190的解释，因此，不再对它们进行详细说明。
这样，第二示例实施方式中的半导体元件100′包括挨着源区形成的LDD区160，因此，可以增强电流驱动能力。此外，由于包括在漏区附近形成的元件隔离单元171，可以增强EDMOS的BVDSS(VGS＝0V处的击穿电压)和EDMOS的BVDSN(VGS＝5V处的击穿电压)。
<第三实施方式>
图3是示出了根据第三示例实施方式的半导体元件的结构的截面图。
参照图3，半导体元件100″包括衬底110、第一井区120、第二井区130、掺杂区140、电极150、LDD区160以及绝缘层190。这里，半导体元件100″是EDMOS元件。
第三示例实施方式中的半导体元件100″与第一示例实施方式中的半导体元件100的不同之处在于其没有重复区180和元件隔离单元171。由于除了重复区180和元件隔离单元171之外，以上已经提供了针对衬底110、第一井区120、第二井区130、掺杂区140、电极150、LDD区160以及绝缘层190的解释，因此，不再对它们进行详细说明。
这样，第三示例实施方式中的半导体元件100″包括挨着源区形成的LDD区160，因此，可以增强电流驱动能力。
<第四示例实施方式>
图4是示出了根据第四示例实施方式的半导体元件的结构的截面图。
参照图4，半导体元件100″′包括衬底110、第一井区120、第二井区130、掺杂区140、电极150、重复区180以及绝缘层190。这里，半导体元件100″′是EDMOS元件。
第四示例实施方式中的半导体元件100″′与第一示例实施方式中的半导体元件100的不同之处在于其没有LDD区160和元件隔离区171。由于以上已经提供了针对LDD区160和元件隔离区171之外的衬底110、第一井区120、第二井区130、掺杂区140、电极150、重复区180以及绝缘层190的解释，因此，不再对它们进行详细说明。
这样，通过将第一井区与第二井区重叠，第四示例实施方式中的半导体元件100″′包括具有低掺杂水平的重复区180，因此，可以增强EDMOS的电气特性(器件性能、漏电流、击穿电压、特定的导通电阻)。
<第五示例实施方式>
图5是示出了根据第五示例实施方式的半导体元件的结构的截面图。
参照图5，半导体元件100″″包括衬底110、第一井区120、第二井区130、掺杂区140、电极150、元件隔离单元171、重复区180以及绝缘层190。这里，半导体元件100″″是EDMOS元件。
第五示例实施方式中的半导体元件100″″与第一示例实施方式中的半导体元件100的不同之处在于其没有LDD区160。由于以上已经提供了针对LDD区160之外的衬底110、第一井区120、第二井区130、掺杂区140、电极150、元件隔离单元171、重复区180以及绝缘层190的解释，因此，不再对它们进行详细说明。
这样，通过将第一井区与第二井区重叠，第五示例实施方式中的半导体元件100″″包括具有低掺杂水平的重复区180，因此，可以增强EDMOS的电气特性(器件性能、漏电流、击穿电压、特定的导通电阻)。此外，由于包括安放在漏区附近的元件隔离单元171，可以增强EDMOS的隔离击穿电压。
<第六示例实施方式>
图6是示出了根据第六示例实施方式的半导体元件的结构的截面图。
参照图6，半导体元件100″″′包括衬底110、第一井区120、第二井区130、掺杂区140、电极150、LDD区160、重复区180以及绝缘层190。这里，半导体元件100″″′是EDMOS元件。
第六示例实施方式中的半导体元件100″″′与第一示例实施方式中的半导体元件100的不同之处在于其没有元件隔离单元171。由于以上已经提供了针对元件隔离单元171之外的衬底110、第一井区120、第二井区130、掺杂区140、电极150、LDD区160、重复区180以及绝缘层190的解释，因此，不再对它们进行详细说明。
这样，通过将第一井区与第二井区重叠，第六示例实施方式中的半导体元件100″″′包括具有低掺杂水平的重复区180，因此，可以增强EDMOS的电气特性(器件性能、漏电流、击穿电压、特定的导通电阻)。此外，由于包括在漏区附近形成的元件隔离单元171，可以增强EDMOS的BVDSS(VGS＝0V处的击穿电压)和EDMOS的BVDSN(VGS＝5V处的击穿电压)。此外，由于包括挨着源区形成的LDD区160，因此，可以增强电流驱动能力。
图7A至7H是用来解释制造示例实施方式的半导体元件的方法的图。
首先，参照图7A，提供了衬底110。衬底110可以是普通硅衬底或其中掺杂了P型掺杂物的P衬底。
接着，如图7B所示形成元件隔离单元171。具体而言，可以在将形成漏区的区域的一部分尚形成深度比第二井区更浅的STI。当形成元件隔离单元172、173、174而不形成元件隔离单元171时，可以制造第三、第四和第六示例实施方式的半导体元件。
如图7C所示，可以形成两种不同类型的区域，即，第一井区120和第二井区130，并且可以形成第一井区与第二井区交叠的重复区180。具体而言，针对每个井区，可以进行几次利用低能量逐渐进行离子注入的处理，因此，可以形成第一井区120和第二井区130。
更具体地，可以通过三阶段的离子注入来执行形成第一井区的工艺。例如，在第一阶段中，可以在120KeV至200KeV以及1E12至1E14的条件下离子注入硼，在第二阶段中，可以在5KeV至45KeV以及1E11至1E13的条件下离子注入硼，而在第三阶段中，可以在150KeV至190KeV以及1E11至1E13的条件下离子注入铟。
还可以通过三阶段的离子注入来执行形成第二井区的工艺。具体而言，在第一阶段中，可以在400KeV至500KeV以及1E12至1E14的条件下离子注入磷，在第二阶段中，可以在120KeV至160KeV以及1E11至1E13的条件下离子注入磷，而在第三阶段中，可以在110至150KeV以及1E11至1E13的条件下离子注入砷。
可以通过将用于形成第一井区的掩模的位置与用于形成第二井区的掩模的位置相重叠来形成重复区180。相反，如果在形成第一井区和第二井区的工艺中第一井区不与第二井区重叠，则可以形成按照第二和第三示例实施方式的半导体元件。在形成井区的离子注入工艺之后，可以进行退火处理，以激活或散播所注入的离子。具体而言，为了激活或散播离子注入的掺杂物，可以在900℃至1100℃的条件下执行1至20秒的退火处理。
在示例实施方式中，在形成了元件隔离单元171之后形成井区120、130、180，但是，也可以在形成井区之后形成元件隔离单元171。
接着，如图7D所示形成绝缘层190。具体而言，绝缘层在重复区180的表面上延伸到第一井区120和第二井区130。这里，绝缘层可以是厚度为125□的氧化层或氮化层。
接着，如图7E所示在绝缘层的上部上形成栅极151。
之后，如图7F所示形成LDD区160。具体而言，在第一井区120中执行离子注入工艺，以在栅极151的下部上形成N区。这里，通过在第一井区120中的栅极151的下部上通过离子注入与源区相同的掺杂类型的掺杂物来形成LDD区160。在形成LDD区的离子注入工艺之后，可以执行退火处理，以激活及散播所注入的离子。
然而，如第四或第五示例实施方式所示，无需经过以上处理也可以制造半导体元件。
如图7G和图7H所示，可以执行离子注入以形成漏区141、源区142和衬底区143。在执行离子注入以形成漏区141、源区142和衬底区143之后，可以执行退火处理，以激活及散播所注入的离子。
接着，作为随后的处理，可以执行电极形成和空间蚀刻工艺，以形成EDMOS，从而可以如图1至图6所示形成半导体元件。
图8A、8B是示出了根据一种示例实施方式的半导体元件的掺杂浓度的图。具体而言，图8A示出了根据第一示例实施方式对半导体元件进行掺杂的大致情况。参照图8A，第一井区(PW)和第二井区(NW)之间的边界明显弯曲。也就是说，可以看出，重复区180的掺杂浓度在垂直方向上变化。由于第一井区(PW)和第二井区(NW)相互重叠，每个区占据的部分根据掺杂密度而变化。
例如，由于衬底表面上的第一井区(PW)的浓度远高于第二井区(NW)的浓度，因此，在在氧化层190正下方的沟道中，第一井区(PW)扩展到第二井区(NW)中。相反，在衬底表面稍下方，第二井区(NW)扩展到第一井区(PW)中。因此，根据第一井区(PW)和第二井区(NW)之间的局部区域中的浓度差异，可以得到不同的概况。
图8B示出了根据第二示例实施方式对半导体元件掺杂的大致情况。参照图8B，第一井区(PW)和第二井区(NW)之间的边界几乎形成垂直的直线。
参照图8A和8B，元件隔离单元171(例如，STI)的下部上的剖面不仅在所述下部上凹陷。这是因为在形成元件隔离单元171(例如，STI)之后在井区上执行离子注入。也就是说，由于元件隔离单元171(例如，STI)作为掩模，因为掺杂注入较浅，因此，深度变浅。
图9是示出了根据一种示例实施方式的半导体元件的净掺杂浓度的视图。具体而言，图9中的虚线表示图1中的区域A至区域B的净掺杂浓度，而图9中的实线表示图2中的区域A至区域B的净掺杂浓度。
参照图9，由于掺杂补偿，根据第一示例实施方式的重复区的净掺杂浓度(虚线)低于第一井区(PW)和第二井区(NW)的净掺杂浓度。掺杂水平较低的重复区减轻了井结电场的影响，并且改变了EDMOS的电气特性。具体而言，参照图9中的虚线，重复区中的第一井区(PW)的净掺杂浓度逐渐下降。也就是说，如果利用重复区形成分级的p-n结，则电场的影响变弱。结果，击穿电压升高，导通电阻下降。
另一方面，参照图9中的实线，第一井区(PW)的剖面显著下降，因此，在非常窄的部分中形成陡峭的p-n结。
图10A至图12B是示出了关于根据所述第一示例实施方式和所述第二示例实施方式的半导体元件的电气特性的实验值和仿真结果的图。
具体而言，图10A是示出了关于根据所述第一示例实施方式的半导体元件的阈下特性(sub-threshold characteristic)的实验值和仿真结果的图，而图10B是示出了关于根据所述第二示例实施方式的半导体元件的阈下特性的实验值和仿真结果的视图。参照图10A和10B，根据示例实施方式的半导体元件的阈下特性与仿真结果一致。此外，根据第一示例实施方式的半导体元件的漏电流小于根据第二示例实施方式的半导体元件的漏电流。
图11A是示出了根据第一示例实施方式关于VGS＝0V时的ID-VDS特性的实验值和仿真结果的示图，而图11B是示出了根据第二示例实施方式关于VGS＝0V时的ID-VDS特性的实验值和仿真结果的示图。
图12A是示出了根据第一示例实施方式关于VGS＝5V时的ID-VDS特性的实验值和仿真结果的示图，而图12B是示出了根据第二示例实施方式关于VGS＝5V时的ID-VDS特性的实验值和仿真结果的示图。根据第一示例实施方式的半导体元件的击穿电压(BVDSN)高于根据第二示例实施方式的半导体元件的击穿电压(BVDSN)(参见图15)。
参照图11A至12B，根据示例实施方式的半导体元件的ID-VDS特性与仿真结果一致。此外，参照图10A至12B，根据示例实施方式的半导体元件像晶体管一样正常工作。
图13A和13B是分别示出了当VGS＝5V，VDS＝10时根据所述第一示例实施方式和所述第二示例实施方式的半导体元件的碰撞电离率分布的图。图14A和14B是分别示出了当VGS＝5V，VDS＝10时根据所述第一示例实施方式和所述第二示例实施方式的半导体元件的等电势轮廓的图。
参照图13A，第二井区(NW)和第一井区(PW)之间的区域A中的碰撞电离率较高。
参照图13A和13B，根据第一示例实施方式具有高碰撞电离的区域(参见图13A)比根据第二示例实施方式具有高碰撞电离的区域(参见图13B)更窄，并且远离硅表面。根据第一示例实施方式的半导体元件与根据第二示例实施方式的半导体元件相比较，具有相对较低的由碰撞电离生成的电子-空穴对(EHP：electron-hole pairs)。
参照图13A和14B，根据第一示例实施方式的NPN寄生双极晶体管的电流增益小于根据第二示例实施方式的NPN寄生双极晶体管的电流增益，但是，击穿电压(BVDSN)更高(参见图15)。此外，第一示例实施方式中的衬底表面附近的电势轮廓线之间的距离比第二示例实施方式的电势轮廓线之间的距离更宽，从而，电场的影响更弱。
图15是将根据所述第一示例实施方式的半导体元件(nEDMOS#2)的电气特性与根据所述第二示例实施方式的半导体元件(nEDMOS#1)的电气特性进行比较的表。
参照图15，相比根据第二示例实施方式的半导体元件(nEDMOS#1)，根据第一示例实施方式的半导体元件(nEDMOS#2)的优势在于，其具有高性能(IDsat)、低能量(Ioff)、安全工作区(BVDSN)。具体而言，根据第一示例实施方式的半导体元件(nEDMOS#2)的BVDSN(VGS＝5V处的击穿电压)、IDsat(VGS＝VDS＝5V处的漏饱和电流)比根据第二示例实施方式的半导体元件(nEDMOS#1)分别高出22％和13.4％，而根据第一示例实施方式的半导体元件(nEDMOS#2)的Ioff(VGS＝0V，VDS＝10V处的截止电流)比根据第二示例实施方式的半导体元件(nEDMOS#1)低53％。
图16A至图17B是示出了根据所述第一示例实施方式的半导体元件(nEDMOS#2)和根据所述第二示例实施方式的半导体元件(nEDMOS#1)由于所述第一井区120的长度增加而导致的BVDSS、Rsp、IDsat的变化的视图。
参照图16A，随着第一井区(PW)增加，根据第一示例实施方式的半导体元件(nEDMOS#2)的BVDSS和Rsp增加。这样，可以通过调整第一井区(PW)来方便地设计半导体元件的特性。
参照图16B，然而，根据第二示例实施方式的半导体元件(nEDMOS#1)的BVDSS存在最大值，并且存在随着第一井区(PW)的增加Rsp无限增加的区域。因此，当根据第二示例实施方式设计半导体元件时，应当考虑这样的特点。
参照图17A，即使第一井区(PW)的长度增加，根据第一示例实施方式的半导体元件(nEDMOS#2)的漏饱和电流值也不会显著降低。另一方面，参照图17B，如果第一井区(PW)的长度增加，根据第二示例实施方式的半导体元件(nEDMOS#1)的漏饱和电流值显著下降。
参照图16A和17B，随着第一井区增加，根据第一示例实施方式的半导体元件(nEDMOS#2)的品质因素(figure-of-merit)(Rsp/BVDSS)和电流驱动能力都比根据第二示例实施方式的半导体元件(nEDMOS#1)提高得更多。相比现有技术中已经公开的文档中的最小的导通电阻，本半导体元件的特定的导通电阻足够小。
尽管已经示出并说明了本发明的一些实施方式，但是，本领域技术人员应当理解，无需脱离本发明的原理和精神，可以对本实施方式进行改变，本发明的保护范围在权利要求及其等同中予以定义。
相关申请的交叉引用
本申请要求2010年7月9日向韩国专利局递交的韩国专利申请第2010-66427号的优先权，并通过引用将其公开并入本文。

Claims (14)

1.一种半导体元件，所述半导体元件包括：
衬底；
通过在所述衬底的表面上的第一位置掺杂而形成的第一井区；
通过在所述衬底的表面上的第二位置以与所述第一井区不同的类型进行掺杂而形成的第二井区；
在所述第一井区和所述第二井区之间的重复区，在所述重复区中，所述第一井区和所述第二井区共存；
在所述第一井区和所述第二井区中形成的绝缘层，所述绝缘层在所述重复区的表面上伸展；
在所述绝缘层上形成的栅极；
在所述第一井区的上部上形成的源区；以及
在所述第二井区的上部上形成的漏区，
其中，所述重复区中的净掺杂浓度从所述第一井区与所述重复区之间的边界到所述第二井区与所述重复区之间的边界逐渐降低，
其中，所述重复区的掺杂浓度在所述衬底的垂直方向变化，并且所述重复区的井浓度剖面随所述衬底的水平方向的掺杂浓度的变化而弯曲。
2.根据权利要求1所述的半导体元件，其中，所述重复区的宽度为0.2μm至0.7μm。
3.根据权利要求1所述的半导体元件，其中，与所述第一井区和所述第二井区相比，所述重复区的净掺杂浓度较低。
4.根据权利要求1所述的半导体元件，所述半导体元件还包括：
通过在所述源区的一部分上以与所述源区相同的类型进行掺杂而形成的轻掺杂漏区，
其中，与所述源区相比，所述轻掺杂漏区的掺杂浓度较低，
其中，所述轻掺杂漏区的至少一部分位于所述栅极的下部上。
5.根据权利要求1所述的半导体元件，所述半导体元件还包括：
在所述漏区的一部分上形成的元件隔离单元。
6.根据权利要求5所述的半导体元件，其中，所述元件隔离单元是与所述第二井区相比深度较浅的浅沟隔离STI。
7.一种制造半导体元件的方法，所述方法包括：
通过对衬底的表面进行掺杂来形成类型彼此不同的第一井区和第二井区以及重复区，在该重复区中，所述一井区和所述第二井区相互交叠；
形成从所述重复区的表面伸展到所述第一井区和所述第二井区的绝缘层；
在所述绝缘层上形成栅极；以及
通过进行离子注入来形成源区和漏区,
其中，所述重复区中的净掺杂浓度从所述第一井区与所述重复区之间的边界到所述第二井区与所述重复区之间的边界逐渐降低，
其中，所述重复区的掺杂浓度在所述衬底的垂直方向变化，并且所述重复区的井浓度剖面随所述衬底的水平方向的掺杂浓度的变化而弯曲。
8.根据权利要求7所述的方法，其中，所述形成所述第一井区和所述第二井区的步骤包括通过利用低能量进行多次离子注入来逐渐地形成所述第一井区和所述第二井区。
9.根据权利要求7所述的方法，其中，所述重复区的宽度为0.2μm至0.7μm。
10.根据权利要求7所述的方法，其中，与所述第一井区和所述第二井区相比，所述重复区的净掺杂浓度较低。
11.根据权利要求7所述的方法，所述方法还包括：
通过在所述源区的一部分上以与所述源区相同的类型进行掺杂来形成轻掺杂漏区，
其中，与所述源区相比，所述轻掺杂漏区的掺杂浓度较低，
其中，所述轻掺杂漏区的至少一部分位于所述栅极的下部上。
12.根据权利要求7所述的方法，所述方法还包括：
在所述漏区的一部分上形成元件隔离单元。
13.根据权利要求12所述的方法，其中，所述形成元件隔离单元的步骤包括形成与所述第二井区相比深度较浅的浅沟隔离STI。
14.根据权利要求7所述的方法，其中，所述重复区具有净掺杂浓度下降速度相互不同的两个区，并且净掺杂浓度下降速度较慢的区的宽度比净掺杂浓度下降速度较快的区的宽度更宽。
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