CN102214658A - 非易失性存储装置及其制造方法 - Google Patents

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Abstract

本发明为了提供易于适用于片上系统的非易失性存储装置而提供一种基于逻辑工艺可容易地实现的非易失性存储装置及其制造方法，尤其提供一种包括由具有浮置栅极的晶体管和连接于所述浮置栅极的电容器构成的单位单元的非易失性存储装置，该浮置栅极形成于具有隧道区和沟道区的衬底上，且同时横跨所述隧道区和所述沟道区。根据本发明，以一个晶体管和一个电容器结合的简单结构执行全部的编程操作、擦除操作、读操作和选择操作，因此具有可易于适用于片上系统，且由于基于逻辑工艺，因此可实现低成本工艺和高效率工艺的效果。

Description

非易失性存储装置及其制造方法
技术领域
本发明涉及一种半导体装置的制造技术，尤其涉及一种具有单一多晶硅浮置栅极(Single Poly-si Floating Gate)的非易失性存储装置。
背景技术
最近，为了实现系统的轻量化、小型化，针对在单个芯片内集成具有互不相同功能的多个半导体装置，并实现在所集成的多个半导体装置之间有机地进行操作的片上系统(System On a Chip，SoC)的研究进行得非常活跃。作为一例，可通过在单个芯片上集成诸如显示驱动集成电路(Display Driver IC，DDI)的逻辑装置(Logic Device)和非易失性存储装置(Nonvolatile Memory Device)来构成一个片上系统。在集成有逻辑装置和非易失性存储装置的片上系统中可应用各种类型的非易失性存储装置，可根据片上系统的用途和逻辑装置的构成来选择非易失性存储装置。
当前，应用于片上系统的非易失性存储装置大多使用单栅极(Single gate)型的多次可编程(Multi-Time Programmable，MTP)或者堆叠栅极(Stack Gate)型的侧壁选择性晶体管单元(Sidewall Selective Transistor cell，SSTC)。
但是，对于在进行编程操作时使用热电子注入(hot electron injection)方式，而在进行擦除操作时使用福勒诺德海姆隧道效应(Fowler-nordheim tunneling，F-N隧道效应)方式的多次可编程(MTP)而言，虽然具有可通过在逻辑工艺中增加两个左右的掩模工艺来完成制造的优点，但是存在单位单元的大小过大的问题。
反之，对于在进行编程操作和擦除操作时使用F-N隧道效应的SSTC而言，虽然由于单位单元的大小较小而具有能够提高片上系统的集成度的优点，但是由于结构复杂且需要在逻辑工艺中增加十个左右的掩模工艺，因此存在需要较多的成本和生产时间的问题。
发明内容
本发明是为了解决上述问题而提出的，其目的在于提供一种易于应用于片上系统的非易失性存储装置及其制造方法。
并且，本发明的另一目的在于提供一种可基于逻辑工艺易于实现的非易失性存储装置及其制造方法。
根据用于实现上述目的的一方面的本发明提供非易失性存储装置，该非易失性存储装置包括由具有浮置栅极的晶体管和连接于所述浮置栅极的电容器构成的单位单元，该浮置栅极形成于具有隧道区和沟道区的衬底上，且同时横跨所述隧道区和所述沟道区。
所述隧道区和所述沟道区可包括形成于所述衬底而具有相互互补的导电类型的杂质区。具体来讲，所述隧道区可包括第二导电类型的第一杂质区，所述沟道区可包括第一导电类型的第二杂质区。此时，所述第一杂质区和第二杂质区包括逻辑阱。
所述第一杂质区和所述第二杂质区可在所述浮置栅极的下面相接。并且所述第一杂质区和所述第二杂质区可在所述浮置栅极的下面隔开预定间隔。所述第一杂质区和所述第二杂质区可在所述浮置栅极的下面相互部分堆叠。
进而，还可包括在第一杂质区和第二杂质区相接或隔开或相堆叠的状态下，形成于第一杂质区而与所述浮置栅极一侧的末端相堆叠的元件分离膜。
并且，本发明的非易失性存储装置还可包括夹在所述衬底与所述浮置栅极之间的栅极绝缘膜。所述栅极绝缘膜包括所述隧道区的第一栅极绝缘膜和所述沟道区的第二栅极绝缘膜，所述第一栅极绝缘膜的厚度与所述第二栅极绝缘膜的厚度相同，或者相比所述第一栅极绝缘膜的厚度，所述第二栅极绝缘膜的厚度更厚。
所述电容器可包括从平板状、凹形、凸形、圆筒形以及小球状组成的组合中选择的一个形状。
所述单位单元还包括形成于所述浮置栅极一侧的衬底、所述浮置栅极另一侧的衬底或者所述浮置栅极两侧的衬底的分隔件。
并且，本发明的非易失性存储装置还可包括用于驱动所述单位单元的驱动部。此时，所述驱动部可包括NMOS、PMOS或者结合有所述NMOS和PMOS的CMOS。
具体来讲，所述NMOS可包括：形成于所述衬底的N型杂质区和P型杂质区；形成于所述衬底上而同时横跨所述N型杂质区和所述P型杂质区的栅极电极；夹在所述衬底与所述栅极电极之间的栅极绝缘膜；形成于所述栅极电极一侧的所述N型杂质区的N型漏区；形成于所述栅极电极另一侧的所述P型杂质区的N型源区。并且，还可包括形成于所述N型杂质区而与所述栅极电极一侧的末端堆叠的元件分离膜，以用于使所述N型漏区与所述栅极电极之间隔开预定间隔。
并且，所述PMOS可包括：形成于所述衬底的P型杂质区和N型杂质区；形成于所述衬底上而同时横跨所述P型杂质区和所述N型杂质区的栅极电极；夹在所述衬底与所述栅极电极之间的栅极绝缘膜；形成于所述栅极电极一侧的所述P型杂质区的P型漏区；形成于所述栅极电极另一侧的所述N型杂质区的P型源区。并且，还可包括形成于所述P型杂质区而与所述栅极电极一侧的末端堆叠的元件分离膜，以用于使所述P型漏区与所述栅极电极之间隔开预定间隔。
在所述NMOS和PMOS中，所述P型杂质区和所述N型杂质区可包括逻辑阱。此时，所述P型杂质区和所述N型杂质区可在所述栅极电极的下面相接。并且所述P型杂质区和所述N型杂质区可在所述栅极电极的下面隔开预定间隔。并且，所述P型杂质区和所述N型杂质区可在所述栅极电极的下面相互部分堆叠。
并且，在所述NMOS中，所述衬底可包括P型衬底，所述N型杂质区可包括逻辑阱，所述P型杂质区可包括所述P型衬底。
并且，在所述PMOS中，所述衬底可包括N型衬底，所述P型杂质区可包括逻辑阱，所述N型杂质区可包括所述P型衬底。
根据用于实现上述目的的另一方面的本发明提供非易失性存储装置，该非易失性存储装置包括：形成于衬底的第二导电类型的第一逻辑阱和第一导电类型的第二逻辑阱；形成于所述衬底上而同时横跨所述第一逻辑阱和所述第二逻辑阱的浮置栅极；夹在所述衬底与所述浮置栅极之间的栅极绝缘膜；形成于所述浮置栅极一侧的所述第一逻辑阱的第二导电类型的漏区；形成于所述浮置栅极另一侧的所述第二逻辑阱的第二导电类型的源区；具有依次堆叠下部电极、介电膜、上部电极的结构，且所述下部电极与所述浮置栅极连接的电容器。
所述第一逻辑阱和所述第二逻辑阱可在所述浮置栅极的下面相接。并且，所述第一逻辑阱和所述第二逻辑阱可在所述浮置栅极的下面隔开预定间隔。并且，所述第一逻辑阱和所述第二逻辑阱可在所述浮置栅极的下面相互部分堆叠。
进而，还可包括在第一逻辑阱和第二逻辑阱相接或隔开预定间隔或相互部分堆叠的状态下，形成于所述第一逻辑阱而与所述浮置栅极堆叠的元件分离膜，以用于将所述漏区与所述浮置栅极之间隔开预定间隔。在此，所述第一逻辑阱和所述第二逻辑阱可以为具有相同的操作电压的逻辑阱，或者所述第一逻辑阱可以为相比所述第二逻辑阱具有更小的操作电压的逻辑阱。
所述栅极绝缘膜包括所述第一逻辑阱上的第一栅极绝缘膜和所述第二逻辑阱上的第二栅极绝缘膜，所述第一栅极绝缘膜的厚度与所述第二栅极绝缘膜的厚度相同，或者相比所述第一栅极绝缘膜的厚度，所述第二栅极绝缘膜的厚度更厚。
所述电容器可包括从平板状、凹形、凸形、圆筒形以及小球状组成的组合中选择的一个形状。
并且，本发明的非易失性存储装置还可包括连接于所述电容器的上部电极的字线；连接于所述漏区的位线；连接于所述源区的源极线。
编程操作时可以向所述字线施加编程电压，向所述位线施加接地电压。并且，擦除操作时可以向所述位线施加擦除电压，向所述字线施加接地电压。此时，可在所述编程操作和所述擦除操作中浮置所述源极线。
读操作时可以向所述字线施加读电压，向所述位线施加大于或小于接地电压的电压，而向所述源极线施加接地电压。
根据用于实现上述目的的又一方面的本发明提供非易失性存储装置的制造方法，该制造方法包括步骤：向衬底离子注入杂质而形成第二导电类型的第一逻辑阱和第一导电类型的第二逻辑阱；在所述第二逻辑阱的衬底上形成第一绝缘膜；在所述第一逻辑阱和第二逻辑阱的衬底上形成第二绝缘膜；在所述衬底的整个表面沉积导电膜；选择性蚀刻所述导电膜、所述第一绝缘膜以及所述第二绝缘膜而形成浮置栅极，同时形成栅极绝缘膜，该栅极绝缘膜包括在所述第一逻辑阱上由所述第二绝缘膜构成的第一栅极绝缘膜和在所述第二逻辑阱上由所述第一绝缘膜与所述第二绝缘膜构成的第二栅极绝缘膜；形成与所述浮置栅极连接的电容器。
形成所述第一绝缘膜的步骤可包括步骤：在所述衬底整个表面形成第一绝缘膜；依次进行掩模工艺和蚀刻工艺，以使所述第一绝缘膜仅残留在所述第二逻辑阱上。此时，所述蚀刻工艺可采用湿式蚀刻法来实施。
形成所述第一绝缘膜的步骤可以采用低温化学气相沉积法而形成。并且，所述第一绝缘膜可包括低温氧化膜。
形成所述第二绝缘膜的步骤可以采用热氧化法而实施。并且，所述第二绝缘膜可包括热氧化膜。
基于上述技术方案的本发明的非易失性存储装置以一个晶体管和一个电容器结合的简单结构来执行编程操作、擦除操作、读操作和选择操作，因此具有可易于应用于片上系统的效果。并且，本发明由于具有简化的结构，因此单位单元的面积较小，从而具有可易于实现片上系统的集成化的效果。
并且，本发明由于能够在不增加另外的掩模工艺的情况下基于逻辑工艺利用逻辑装置所具备的构成要素来实现非易失性存储装置，因此具有能够实现低成本工艺和高效率工艺的优点。进而，具有能够防止因非易失性存储装置而引起的片上系统内逻辑装置的特性劣化的效果。
附图说明
图1A为示出根据本发明第一实施例的非易失性存储装置的平面图；
图1B及图1C为沿图1A所示的I-I′截取线示出根据本发明第一实施例的非易失性存储装置的剖视图；
图2为用于说明电容器的电容对非易失性存储装置的耦合比的影响的图；
图3A及图3B为示出根据本发明第二实施例的非易失性存储装置的剖视图；
图4A及图4B为示出根据本发明第三实施例的非易失性存储装置的剖视图；
图5A及图5B为示出根据本发明第四实施例的非易失性存储装置的剖视图；
图6A及图6B为示出根据本发明第五实施例的非易失性存储装置的剖视图；
图7A及图7B为示出根据本发明第六实施例的非易失性存储装置的剖视图；
图8A至图8E为示出根据本发明实施例的驱动用晶体管的剖视图；
图9A至图9F为示出根据本发明实施例的非易失性存储装置的制造方法的工艺剖视图。
符号说明：11、41、81为衬底，12、42为第一逻辑阱，13、43为第二逻辑阱，14、44、84为元件分离膜，15、49、86为漏区，16、50、85为源区，17A、47A为第一栅极绝缘膜，17B、47B为第二栅极绝缘膜，17、47、87为栅极绝缘膜，18、48为浮置栅极，19、51、89为分隔件，20、56为下部电极，21、57为介电膜，22、58为上部电极，23、53第一销，24、54为第二销，25、55为第三销，26、61为第四销，27、64为位线，28、65为字线，29、66为源极线，45为第一绝缘膜，46为第二绝缘膜，62为第五销，63为第六销，82为N型逻辑阱，83为P型逻辑阱，88为栅极电极，101为晶体管，102、59为电容器。
具体实施方式
以下，为了充分说明本发明以使本发明所属技术领域的具有通常知识的技术人员能够容易地实施本发明的技术思想，通过参照附图来说明本发明的优选实施例。
最近，半导体装置的制造技术为了实现轻量化、小型化以及多功能化(Multi-Function)，呈现出积极适应片上系统(System On a Chip，SoC)化要求的趋势。反映这种趋势的前提条件是，要求能够进行以逻辑工艺(Logic process)为基础(Back-Bone)、且制造工艺没有增加太多的低成本工艺和高效率工艺，而且不能引发逻辑装置(Logic Device)的特性劣化。
因此，后述的本发明提供一种在将逻辑装置和非易失性存储装置集成到一个芯片上而实现片上系统时，能够以逻辑工艺为基础实现低成本工艺和高效率工艺，且可防止逻辑装置的特性劣化的非易失性存储装置及其制造方法。在此，能够与本发明的非易失性存储装置结合的逻辑装置可适用诸如功率装置(power Device)、高电压装置(High Voltag Device)、显示驱动集成电路(Display Driver IC，DDI)装置、双极-互补金属氧化物半导体-双重扩散金属氧化物半导体(Bipolar-CMOS-DMOS，BCD)装置等各种各样的半导体装置。
以下，通过本发明的实施例对本发明的技术思想进行更加具体的说明。在以下的说明中，第一导电类型和第二导电类型意指相互互补的导电类型，当第一导电类型为P型时，第二导电类型可以为N型。相反，当第一导电类型为N型时，第二导电类型可以是P型。在以下的说明中，第一导电类型为P型，第二导电类型为N型。
图1A至图1C为示出根据本发明第一实施例的非易失性存储装置的图。在此，图1A为平面图，图1B和图1C为沿图1A所示的I-I′截取线示出的剖视图。
如图1A至图1C所示，根据本发明的第一实施例的非易失性存储装置的单位单元(unit cell)为包括具有浮置栅极18的晶体管101和连接于浮置栅极18的电容器102的1T+1C结构，该浮置栅极18形成于具有隧道区(Tunneling Region)和沟道区(Channel Region)的衬底11上且同时横跨隧道区和沟道区，并且由单一多晶硅膜构成。在此，隧道区和沟道区可包括形成于衬底11的杂质区，而杂质区可以是基于逻辑工艺形成的逻辑阱(Logic well)。在此，逻辑阱对应于用于低电压的CMOSFET的N型掺杂阱或P型掺杂阱。
具体来讲，根据本发明第一实施例的非易失性存储装置的单位单元包括：形成于衬底11的包括隧道区的第二导电类型的第一逻辑阱12和包括沟道区的第一导电类型的第二逻辑阱13；形成于衬底11而界定有源区(ACTIVE REGION)的元件分离膜14；形成于衬底11上而同时横跨第一逻辑阱12和第二逻辑阱13的浮置栅极18；夹在衬底11与浮置栅极18之间的栅极绝缘膜17；形成于浮置栅极18和栅极绝缘膜17的两侧壁的分隔件(spacer)19；形成于浮置栅极18一侧的第一逻辑阱12的第二导电类型的漏区15；形成于浮置栅极18另一侧的第二逻辑阱13的第二导电类型的源区16；电容器102，具有依次堆叠下部电极20、介电膜21、上部电极22的结构，且下部电极20通过第一销(plug)23与浮置栅极18连接。
并且，根据本发明第一实施例的非易失性存储装置，在上述的单位单元的基础上还包括通过第二销24连接于电容器102的上部电极22的字线28、通过第三销25连接于晶体管101的漏区15的位线27以及通过第四销26连接于晶体管101的源区16的源极线29，由此构成单元阵列(cell array)。
对于具有上述结构的非易失性存储装置以发明人的姓名命名为“车载汉单元(Cha Jae Han Cell)”，并且在以下的说明中简称为“CJH单元”。
隧道区指第一逻辑阱12、栅极绝缘膜17以及浮置栅极18相互堆叠的区域，沟道区指第二逻辑阱13、栅极绝缘膜17以及浮置栅极18相互堆叠的区域。具体来讲，隧道区是用于在CJH单元执行向浮置栅极18注入电子或者从浮置栅极18释放电子的编程操作和擦除操作的区域，沟道区是用于在CJH单元执行检测基于浮置栅极18内电子存在与否而变动的阈电压的读操作以及在多个单元中选择某一个单元的选择操作的区域。
衬底11可以是掺杂有第一导电类型的杂质的硅衬底，而衬底11的杂质掺杂浓度低于第一逻辑阱12和第二逻辑阱13的杂质掺杂浓度。
形成于衬底11的第一逻辑阱12和第二逻辑阱13为基于逻辑工艺形成的杂质区，可具有与逻辑装置所具备的逻辑阱相同的特性。例如，第一逻辑阱12和第二逻辑阱13可以是逻辑装置所具备的低电压用(Low Voltage，LV)逻辑阱、中间电压用(Middle Voltage，MV)逻辑阱或者高电压用(High Voltage)逻辑阱中的某一个逻辑阱。
第一逻辑阱12和第二逻辑阱13可以是具有相同的操作电压的逻辑阱，或者也可以是具有互不相同的操作电压的逻辑阱。当第一逻辑阱12和第二逻辑阱13形成为具有互不相同的操作电压的逻辑阱时，为了提高CJH单元的擦除操作特性，优选为包括漏区15的第一逻辑阱12为相比第二逻辑阱13具有更小的操作电压的逻辑阱。这是因为，在进行擦除操作时，第一逻辑阱12起到扩大的漏极(drain)的作用。例如，如果第一逻辑阱12为低电压用(LV)逻辑阱，则第二逻辑阱13可以是中间电压用(MV)或者高电压用(HV)逻辑阱。
第一逻辑阱12和第二逻辑阱13可以是在浮置栅极18的下面相接的结构，而第一逻辑阱12与第二逻辑阱13相接的临界面的位置可根据CJH单元要求的特性来调整。具体来讲，第一逻辑阱12与第二逻辑阱13相接的临界面越邻近源区16，随着隧道区的线宽增加而能够提高CJH单元的编程操作和擦除操作的特性。反之，第一逻辑阱12与第二逻辑阱13相接的临界面越邻近漏区15，随着沟道区的线宽增加而能够提高CJH单元的泄漏电流(leakage current)特性及读操作特性。
栅极绝缘膜17包括第一逻辑阱12上的第一栅极绝缘膜17A和第二逻辑阱13上的第二栅极绝缘膜17B。此时，第一栅极绝缘膜17A和第二栅极绝缘膜17B具有相同的厚度(参照图1B)，或者相比第一栅极绝缘膜17A，第二栅极绝缘膜17B的厚度可更厚(参照图1C)。
栅极绝缘膜17是基于逻辑工艺而形成的，其可以与逻辑装置所具备的栅极绝缘膜17相同。例如，栅极绝缘膜17可以与逻辑装置所具备的低电压用(LV)、中间电压用(MV)或者高电压用(HV)栅极绝缘膜17相同。
第一栅极绝缘膜17A与第二栅极绝缘膜17B具有相同的厚度时，栅极绝缘膜17用逻辑装置所具备的低电压用(LV)、中间电压用(MV)或者高电压用(HV)栅极绝缘膜17中的某一个栅极绝缘膜形成，且在沟道区的栅极绝缘膜17的厚度优选为具有能够将被擦除的CJH单元的阈电压控制为0V以上的厚度。此时，随着通过调整栅极绝缘膜17的厚度将被擦除的CJH单元的阈电压控制为0V以上，无需具备用于在多个CJH单元中选择某一个CJH单元的选择构件，例如选择晶体管(Select Transistor)。并且，无需在沟道区进行另外的用于调节阈电压的离子注入工艺。
当第一栅极绝缘膜17A与第二栅极绝缘膜17B的厚度互不相同时，即第二栅极绝缘膜17B的厚度相比第一栅极绝缘膜17A的厚度更厚时，第一栅极绝缘膜17A可以是逻辑装置所具备的低电压用(LV)栅极绝缘膜17，而第二栅极绝缘膜17B可以是逻辑装置所具备的中间电压用(MV)或者高电压用(HV)栅极绝缘膜17。
并且，当第二栅极绝缘膜17B的厚度相比第一栅极绝缘膜17A的厚度更厚时，第一栅极绝缘膜17A可以是通过热氧化工艺形成的氧化膜。并且，第二栅极绝缘膜17B可以是由与第一栅极绝缘膜17A相同的热氧化膜和通过低温化学气相沉积法(Low Temperature Chemical Vapor Depostion：LTCVD)形成的低温氧化膜堆叠而成的堆叠膜(热氧化膜/低温氧化膜)。这是为了防止在形成相对较厚的第二栅极绝缘膜17B的过程中对逻辑装置加重热负担而造成逻辑装置的特性劣化。
并且，当第二栅极绝缘膜17B的厚度相比第一栅极绝缘膜17A的厚度更厚时，第二栅极绝缘膜17B优选为具有能够将被擦除的CJH单元的阈电压控制为0V以上的厚度。这是为了如上所述去除用于在多个CJH单元中选择某一个CJH单元的选择构件，且省略在沟道区进行用于调节阈电压的离子注入工艺。
在此，第一栅极绝缘膜17A和第二栅极绝缘膜17B的厚度构成为相同的栅极绝缘膜17具有可简化工艺过程的优点。反之，第一栅极绝缘膜17A和第二栅极绝缘膜17B的厚度构成为互不相同的栅极绝缘膜17由于能够在隧道区和沟道区分别提供最佳厚度，因此具有能够提高编程操作、擦除操作以及读操作的特性的同时有效地防止因过度擦除(Over Erase)而引起的错误的优点。
上述的包括第一栅极绝缘膜17A和第二栅极绝缘膜17B的栅极绝缘膜17可以通过逻辑工艺的单栅极氧化(Single Gate Oxidation)工艺、双栅极氧化(Dual Gate Oxidation)工艺或者三栅极氧化(Triple Gate Oxidation)工艺而形成。
漏区15和源区16可包括由高浓度杂质区15A、16A和低浓度杂质区15B、16B构成的轻掺杂漏极(Lightly Doped Drain，LDD)结构。并且，漏区15和源区16可根据情况而仅由高浓度杂质区15A、16A构成。
并且，CJH单元可以仅具备漏区15或源区16中的某一个，或者也可以都不具备。
在连接于浮置栅极18的电容器102中，上部电极22起到对浮置栅极18的控制栅极(Control gate)的作用。并且，下部电极20和上部电极22可包括金属性膜或多晶硅膜。即，电容器102可具有金属-绝缘体-金属(Metal-Insulator-Metal，MIM)形态或者多晶硅-绝缘体-多晶硅(Poly Si-Insulator-Poly Si，PIP)形态。
电容器102起到减小CJH单元的大小的作用，同时起到将施加到控制栅极，即上部电极22的电压有效传递到浮置栅极18的作用。即，执行增加CJH单元的耦合比(Coupling Ratio)的作用。为此，优选地，电容器102在有限的面积内具有尽可能最大的电容。
因此，电容器102为了在有限的面积内具有尽可能最大的电容，优选为用具有高介电常数(high dielectric constant)的物质形成介电膜21。此时，为了增加电容器102的电容，介电膜21可包括用某一个具有高介电常数的物质构成的单个膜或者用两个以上具有高介电常数的物质堆叠而成的堆叠膜。作为参考，所谓具有高介电常数的物质是指相比利用热氧化法而形成的硅氧化膜具有更高的介电常数的物质。
并且，为了在应用具有高介电常数的介电膜21的同时提高电容器102的电容，电容器102除了图中所示的平板状之外，还可具有诸如凹形(concave)、凸形(convex)、圆筒形(cylinder)或者小球状(piller)的三维结构。如此，当电容器102具有三维结构时，可增加下部电极20及上部电极22和介电膜21相接的接触面积，因此能够在有限的面积内增加电容器102的电容。
以下，参照图2具体说明电容器102的电容对CJH单元的耦合比所产生的影响。
首先，在图2所记载的符号中，“CMIM”指MIM电容器102的电容，“Ctu”指隧道区的电容成分，“Cch”指沟道区的电容成分。
参照图2，当向字线28施加编程电压VPGM时传递到浮置栅极18的电压VFG可用下列数学式1表示。
【数学式1】
V FG = C MIM C MIM + C tu + C ch V PGM
并且，当向位线27施加擦除电压VERS时传递到浮置栅极18的电压VFG可用下列数学式2表示。
【数学式2】
V FG = C OX C MIM + C tu + C ch V ERS
在此，“Cox”是指浮置栅极18、栅极绝缘膜17以及第一逻辑阱12与第二逻辑阱13相堆叠的区域中的电容成分。
数学式1表示在单元被编程的情况下(即，当穿过隧道氧化物的电子填充在浮置栅极中时)适用的浮置栅极的电压VFG和控制栅极的电压VPGM之间的关系。因此，如果CMIN增大，则VFG增大。如果VFG增大，传输至浮置栅极的电压增大，因此隧道效率增大。
在单元被擦除的情况下(即，当填充在浮置栅极中的电子通过隧道氧化物朝向阱强行运动时)适用浮置栅极的电压VFG和阱的电压VESR之间的关系。
在数学式2中，如果CMIN增大，则分母增大，因而VFG减小。在这种情况下，电子经过的浮置栅极与阱之间的电势差(即，ΔV＝VERS-VFG)增大，并且ΔV随着CMIN增大而增大得更多。如果ΔV变得更大，则隧道氧化物两端之间的电压差变得更大，因此隧道效率增大。
通过如上的数学式1和数学式2可确认，隧道效率随电容器102的电容的增加而提高。因此，优选地，在CJH单元的电容器102中通过调整介电膜21的物质、堆叠结构、厚度以及电容器102的形状，以在有限的面积内最大限度地增加电容。
以下，参照图1A至图1C对CJH单元的驱动方法进行具体说明。
首先，在多个CJH单元中选择某一个CJH单元的选择操作可根据在向字线28和位线27施加正电压(positive voltage)时，在CJH单元的沟道区形成沟道，且第一逻辑阱12起到扩大的漏极的作用而选择特定的CJH单元。
然后，编程操作向连接于控制栅极，即电容器102的上部电极22的字线28施加编程电压，而向连接于漏区15的位线27施加接地电压(例如0V)。此时，连接于源区16的源极线29为了提高CJH单元的编程操作特性而进行浮置(floating)，根据源极线29被浮置，第二逻辑阱13也被浮置。如上所述，分别向字线28、位线27以及源极线29施加电压时，在CJH单元的隧道区，电子根据F-N隧道效应注入到浮置栅极18，由此CJH单元被编程。作为参考，如果CJH单元被编程，则沟道区的阈电压会增加。
然后，擦除操作向位线27施加擦除电压，向字线28施加接地电压。此时，为了提高CJH单元的擦除操作特性，对源极线29进行浮置，并且根据源极线29被浮置，第二逻辑阱13也被浮置。如上所述，分别向字线28、位线27以及源极线29施加电压时，在CJH单元的隧道区，电子根据F-N隧道效应而逃避到浮置栅极18的外部，由此CJH单元被擦除。作为参考，如果CJH单元被擦除，则沟道区的阈电压会减小。
在此，逻辑装置虽然没有能够经得住诸如擦除电压的高电压的逻辑结(logic junction)，但是本发明的基于逻辑工艺形成的CJH单元由于包括漏区15的第一逻辑阱12起到扩大的漏极的作用，因此在进行擦除操作时能够易于经得住施加到位线27的擦除电压。
然后，读操作向字线28施加具有被编程的CJH单元的阈电压值和被擦除的CJH单元的阈电压值之间的电压值的读电压，向位线27施加正电压。此时，向源极线29施加接地电压，而且根据向源极线29施加接地电压，第二逻辑阱13成施加接地电压的状态。如上所述，分别向字线28、位线27以及源极线29施加电压时，在隧道区不会发生F-N隧道效应，当CJH单元被编程时，沟道区不会形成沟道，而当CJH单元被擦除时，沟道区会形成沟道。由此能够读出储存于利用此方式的CJH单元的信息。
优选地，在上述的CJH单元的操作中，擦除电压的大小小于第一逻辑阱12与第二逻辑阱13之间的耐电压(Breakdown Voltage，或者击穿电压)。
并且，优选地，电容器102的耐电压大于进行CJH单元的编程操作以及擦除操作时所需的电压乘以“1-耦合比”的值。这是因为，电容器102的耐电压只有大于编程电压以及擦除电压乘以“1-耦合比”的值时才能够稳定地确保CJH单元的耐久性(Endurance)以及维持特性(Retention)。因此，优选地，调整介电膜21的物质、堆叠结构、厚度以及电容器102的形状，以使CJH单元的电容器在有限的面积内具有最大限度的电容，且具有能够经得住编程电压和擦除电压的耐电压。
如上所述，根据本发明第一实施例的非易失性存储装置，即CJH单元以1T+1C的简单结构执行全部的编程操作、擦除操作、读操作以及选择操作，因此可易于应用于片上系统。
并且，本发明的CJH单元由于是1T+1C的结构，因此相比现有的单栅极型的多次可编程(Multi-Time Programmable，MTP)能够大幅减小单元的大小。作为参考，当利用最小线宽为0.18um的逻辑工艺时，CJH单元的单位单元的面积为3.5um2，而MTP的单位单元的面积为14.87um2，其为CJH单元的4.5倍以上。
并且，本发明的CJH单元可基于逻辑工艺进行非易失性存储装置的嵌入(embedded)技术，因此能够在以逻辑技术作为基础(back bone)的所有类型的技术中以低成本对非易失性存储装置实现片上系统化。
并且，与现有的堆叠栅极型非易失性存储装置相比，不仅能够大幅简化工艺过程，而且也无需考虑在复杂的工艺过程中发生的可靠性(Reliability)劣化。
并且，与现有的单栅极型非易失性存储装置相比，由于能够实现高度集成化，因此在设计片上系统时，可设计出各种形态的增加新特性的产品。
在以下实施例中，对前述的本发明的CJH单元的各种变形例进行具体说明。因此，为了便于说明，对相同的构成要素使用了相同的符号，且重点说明与根据本发明的第一实施例的CJH单元之间的区别点。
图3A及图3B为示出根据本发明第二实施例的非易失性存储装置的剖视图。
如图3A及图3B所示，根据本发明第二实施例的CJH单元的特征在于邻近于漏区15的浮置栅极18的下部具有元件分离膜14。在此，根据位于浮置栅极18的下部的元件分离膜14，漏区15与浮置栅极18之间隔开预定间隔，由此能够控制相比本发明的第一实施例的CJH单元更大的驱动电压(编程电压和擦除电压)，且能够更加有效地经得住具有较大电压值的擦除电压。
图4A及图4B为示出根据本发明第三实施例的非易失性存储装置的剖视图。
如图4A及图4B所示，根据本发明第三实施例的CJH单元的特征在于第一逻辑阱12和第二逻辑阱13在浮置栅极18的下面隔开预定间隔。由此，浮置栅极18可具有沿着从漏区15到源区16的方向与第一逻辑阱12、第一导电类型的衬底11以及第二逻辑阱13堆叠的结构。
在此，根据本发明第一实施例的CJH单元的第一逻辑阱12和第二逻辑阱13由于是基于逻辑工艺形成的，因此难以调节第一逻辑阱12和第二逻辑阱13的杂质掺杂浓度。因此，在将第一逻辑阱12与第二逻辑阱13之间的耐电压特性提高到适宜水平以上时存在局限性。
但是，根据本发明第三实施例的CJH单元由于使第一逻辑阱12与第二逻辑阱13隔开预定间隔，因此相比根据本发明第一实施例的CJH单元，能够更有效地提高第一逻辑阱12与第二逻辑阱13之间的耐电压特性。此时，第一逻辑阱12与第二逻辑阱13之间的间隔越大，则越会加大第一逻辑阱12与第二逻辑阱13之间的耐电压。作为参考，第一导电类型的衬底11具有相比第一逻辑阱12和第二逻辑阱13更低的杂质掺杂浓度。
如此，在CJH单元中越加大第一逻辑阱12与第二逻辑阱13之间的耐电压，越能够防止施加到字线28的电压不能充分地传递到CJH单元的问题。即，如果第一逻辑阱12与第二逻辑阱13之间的耐电压变大，则可以使用更大的编程电压/擦除电压，并由此能够提高编程/擦除效率。
图5A及图5B为示出根据本发明第四实施例的非易失性存储装置的剖视图。
如图5A及图5B所示，根据本发明第四实施例的CJH单元的特征在于邻近于漏区15的浮置栅极18的下部具有元件分离膜14且第一逻辑阱12与第二逻辑阱13在浮置栅极18的下面隔开预定间隔。因此，浮置栅极18可具有沿着从漏区15到源区16的方向与元件分离膜14、第一逻辑阱12、第一导电类型的衬底11以及第二逻辑阱13堆叠的结构。
在此，相比根据本发明第一实施例的CJH单元，根据本发明的第四实施例的CJH单元可控制更大的驱动电压，且能够更加有效地经得住擦除电压。进而，相比根据本发明第一实施例的CJH单元，能够更加有效地提高第一逻辑阱12与第二逻辑阱13之间的耐电压特性。
图6A及图6B为示出根据本发明第五实施例的非易失性存储装置的剖视图。
如图6A及图6B所示，根据本发明第五实施例的CJH单元的特征在于具有第一逻辑阱12与第二逻辑阱13在浮置栅极18的下面相互部分堆叠的堆叠区30。此时，堆叠区30根据具有相互不同的导电类型的第一逻辑阱12和第二逻辑阱13相互堆叠，可具有中性导电类型，或者可具有相比第一逻辑阱12和第二逻辑阱13具有更低的杂质掺杂浓度的第一导电类型。
在此，根据本发明第五实施例的CJH单元由于具备第一逻辑阱12与第二逻辑阱13相互堆叠的堆叠区30，因此相比根据本发明第一实施例的CJH单元可更加有效地提高第一逻辑阱12与第二逻辑阱13之间的耐电压特性。此时，随着堆叠区30的线宽增加，第一逻辑阱12与第二逻辑阱13之间的耐电压也进一步增加。
图7A及图7B为示出根据本发明第六实施例的非易失性存储装置的剖视图。
如图7A及图7B所示，根据本发明第六实施例的CJH单元的特征在于邻近于漏区15的浮置栅极18的下部具有元件分离膜14，且具备第一逻辑阱12和第二逻辑阱13在浮置栅极18的下面相互部分堆叠的堆叠区30。因此，浮置栅极18可具有沿着从漏区15到源区16的方向与元件分离膜14、第一逻辑阱12、堆叠区30以及第二逻辑阱13堆叠的结构。
在此，根据本发明第六实施例的CJH单元可控制相比根据本发明第一实施例的CJH单元更大的驱动电压，且能够更加有效地经得住擦除电压。进而，相比根据本发明第一实施例的CJH单元能够更加有效地提高第一逻辑阱12与第二逻辑阱13之间的耐电压特性。
片上系统可利用上述的本发明的CJH单元而具备用于控制CJH单元的驱动的驱动部。此时，驱动部可包括基于逻辑工艺制造的晶体管，例如N沟道金属氧化物半导体(NMOS)、P沟道金属氧化物半导体(PMOS)或者NMOS与PMOS结合的互补金属氧化物半导体(CMOS)。以下，通过例举可适用于控制本发明的CJH单元的驱动的驱动部的NMOS来进行具体说明。进而，在以下的说明中第一导电类型为P型，第二导电类型为N型。当然，后述的NMOS的特征同样地可选择地适用于PMOS和CMOS。
图8A至图8E为示出根据本发明一实施例的驱动用晶体管的剖视图。在此，在各附图中所示的驱动用晶体管，对于相同的构成要素使用了相同的符号，且省略了对相同构成的重复说明。并且，将图8A所示的驱动用晶体管作为基本形态。
如图8A所示，根据本发明实施例的驱动用晶体管包括：形成于第一导电类型(即P型)衬底81的第二导电类型(即N型)逻辑阱82和第一导电类型(即P型)逻辑阱83；形成于衬底81而界定有源区的元件分离膜84；形成于衬底81上而同时横跨N型逻辑阱82和P型逻辑阱83的栅极电极88；夹在衬底81与栅极电极88之间的栅极绝缘膜87；形成于栅极电极88和栅极绝缘膜87的两侧壁的分隔件(spacer)89；形成于栅极电极88一侧的N型逻辑阱82的N型漏区86；形成于栅极电极88另一侧的P型逻辑阱83的N型源区85。
与CJH单元的第一逻辑阱和第二逻辑阱相同地，N型逻辑阱82和P型逻辑阱83也基于逻辑工艺形成，可以与逻辑装置所具备的逻辑阱相同。
栅极电极88基于逻辑工艺形成，且可包括与CJH单元的浮置栅极相同的物质，例如多晶硅膜。即，栅极电极88可以是在进行CJH单元的浮置栅极形成工艺时形成的。
栅极绝缘膜87基于逻辑工艺形成，且可包括与CJH单元的栅极绝缘膜相同的物质，例如热氧化膜或者热氧化膜与低温氧化膜堆叠而成的堆叠膜。即，栅极绝缘膜87可以是在进行CJH单元的栅极绝缘膜形成工艺时形成的。
N型漏区86和N型源区85可以是由高浓度杂质区85A、86A和低浓度杂质区85B、86B构成的轻掺杂漏极(LDD)结构。并且，N型漏区86和N型源区85可仅由高浓度杂质区85A、86A构成。N型漏区86和N型源区85同样基于逻辑工艺而形成，且可以是在进行CJH单元的漏区和源区的形成工艺时形成的。
如图8B所示，根据本发明实施例的驱动用晶体管特征在于具备形成于N型逻辑阱82而与栅极电极88一侧的末端相堆叠的元件分离膜84，以用于将栅极电极88与漏区86之间隔开预定间隔。
在此，形成于N型逻辑阱82而与栅极电极88堆叠的元件分离膜84具有可控制相比具有基本形态的晶体管更大的驱动电压的优点。
如图8C所示，根据本发明实施例的驱动用晶体管的特征在于N型逻辑阱82和P型逻辑阱83在栅极电极88的下面隔开预定间隔。当然，虽然在图中没有示出，但是还可包括在N型逻辑阱82与P型逻辑阱83隔开预定间隔的状态下，形成于N型逻辑阱82而与栅极电极88一侧的末端相堆叠的元件分离膜84。
在此，当N型逻辑阱82与P型逻辑阱83隔开预定间隔时，相比作为基本形态的N型逻辑阱82和P型逻辑阱在栅极电极88的下面相接的情况，具有能够进一步提高逻辑阱之间的耐电压的优点。此时，越增加逻辑阱之间的耐电压，越能够控制更大的驱动电压。
如图8D所示，根据本发明实施例的驱动用晶体管的特征在于具有N型逻辑阱82和P型逻辑阱83在栅极电极88的下面相互部分堆叠的堆叠区90。当然，虽然在图中没有示出，但是还可包括在N型逻辑阱82与P型逻辑阱83具有相堆叠的堆叠区90的状态下，形成于N型逻辑阱82而与栅极电极88一侧的末端相堆叠的元件分离膜84。
在此，当具有N型逻辑阱82与P型逻辑阱83相互部分堆叠的堆叠区90时，与N型逻辑阱82和P型逻辑阱83隔开预定间隔的情况相同，具有能够增加逻辑阱之间的耐电压的优点。
如图8E所示，根据本发明实施例的驱动用晶体管的特征在于，在基本形态下用P型衬底81代替了P型逻辑阱83。当然，虽然在图中没有示出，但是还可包括在用P型衬底81代替P型逻辑阱83的状态下，形成于N型逻辑阱82而与栅极电极88一侧的末端相堆叠的元件分离膜84。
在此，相比P型逻辑阱83，P型衬底81的杂质掺杂浓度更低，因此用P型衬底81代替P型逻辑阱83的驱动用晶体管相比上述结构可进一步增加耐电压。
而且，用P型衬底81代替P型逻辑阱83的驱动用晶体管可形成为使阈电压的大小几乎接近于0V，因此可制造出通过驱动用晶体管使电压传递损失最小化的原位(native)装置。
另外，虽然举例说明了将图8A至图8E所示的晶体管适用于用于驱动本发明的CJH单元的驱动用晶体管的情况，但是图8A至图8E所示的晶体管除了上述领域之外还可适用于各种技术领域。作为一例，在由低电压用晶体管构成的逻辑装置中欲形成中间电压用或者高电压用晶体管时，如果应用本发明的图8A至图8E所示的晶体管，则无需增加另外的工艺(即，无需增加掩模工艺)，也能够容易地实现中间电压用或者高电压用晶体管。
图9A至图9F为示出根据本发明一实施例的非易失性存储装置的制造方法的工艺剖视图。以下，在根据本发明一实施例的非易失性存储装置的制造方法中，以栅极绝缘膜具有互不相同厚度的情况为例进行说明。
如图9A所示，通过对衬底41进行选择性的蚀刻来形成用于分离元件的沟槽，然后用绝缘物质填埋沟槽，由此形成元件分离膜44。
然后，向第一导电类型的衬底41注入杂质离子，以形成具有第二导电类型的第一逻辑阱42和具有第一导电类型的第二逻辑阱43。此时，第一逻辑阱42和第二逻辑阱43用与逻辑装置所具备的逻辑阱相同的逻辑阱形成。即，利用逻辑工艺来形成非易失性存储装置的第一逻辑阱42和第二逻辑阱43。
然后，在第二逻辑阱43的衬底41上形成第一绝缘膜45。此时，第一绝缘膜45用作栅极绝缘膜，其用于形成具有相对较厚的厚度的栅极绝缘膜。并且，第一绝缘膜45可包括氧化膜，且为了防止因对逻辑装置加重热负担而使特性劣化，可以是采用低温化学气相沉积法(LTCVD)形成的低温氧化膜。
第二逻辑阱43的衬底41上的第一绝缘膜45可以是通过采用低温化学气相沉积法向衬底41整个表面沉积低温氧化膜之后依次进行掩模工艺和湿式蚀刻工艺来形成。此时，用于图案化第一绝缘膜45的掩模工艺可以是在逻辑工艺中增加的。
如图9B所示，第一逻辑阱42和第二逻辑阱43的衬底41上形成第二绝缘膜46。此时，第二绝缘膜46与第一绝缘膜45一样用作栅极绝缘膜，其可利用在逻辑工艺中采用的栅极绝缘膜形成方法来形成。
第二绝缘膜46可包括氧化膜，且可通过热氧化法形成。此时，由于热氧化法的特性，第二绝缘膜46从衬底41表面成长。
如图9C所示，向包括有第一绝缘膜45和第二绝缘膜46的衬底41的整个表面沉积导电膜之后，依次蚀刻导电膜、第一绝缘膜45、第二绝缘膜46，由此形成同时横跨第一逻辑阱42和第二逻辑阱43的浮置栅极48，在此，所述导电膜可包括多晶硅膜。
在形成浮置栅极48的过程中形成夹在衬底41与浮置栅极48之间的栅极绝缘膜47。此时，栅极绝缘膜47可包括：由第二绝缘膜46构成的第一栅极绝缘膜47A；具有第二绝缘膜46和第一绝缘膜45依次堆叠的结构且相比第一栅极绝缘膜47A具有更厚的厚度的第二栅极绝缘膜47B。
在以下的说明中，为了有助于理解附图，在第二栅极绝缘膜47中没有示出第一绝缘膜45与第二绝缘膜46的分界。
如图9D所示，在浮置栅极48和栅极绝缘膜47的两侧壁形成分隔件51，在浮置栅极48一侧的第一逻辑阱42形成第二导电类型的漏区49，在浮置栅极48另一侧的第二逻辑阱43形成第二导电类型的源区50。
在此，漏区49和源区50可以形成为由高浓度杂质区49A、50A和低浓度杂质区49B、50B构成的轻掺杂漏极(Lightly Doped Drain，LDD)结构。
如图9E所示，形成覆盖衬底41整个表面的第一层间绝缘膜52。接着，贯通第一层间绝缘膜52而形成与浮置栅极48连接的第一销53、与漏区49连接的第二销54以及与源区50连接的第三销55。
然后，在第一层间绝缘膜52上形成具有依次堆叠下部电极56、介电膜57以及上部电极57的结构的电容器59。此时，电容器59形成为使下部电极56与第一销53相接。
电容器59的介电膜57采用具有高介电常数的物质，且电容器59形成为具有从平板状、凹形、凸形、圆筒形以及小球状组成的组合中选择的某一个形状，以使电容器59在有限的面积内具有最大限度的电容。
如图9F所示，在第一层间绝缘膜52上形成覆盖电容器59的第二层间绝缘膜60。接着，贯通第二层间绝缘膜60而形成与电容器59的上部电极连接的第四销61、与第二销54连接的第五销62以及与第三销55连接的第六销63。
然后，在第二层间绝缘膜60上形成与第四销61连接的字线65、与第五销62连接的位线64以及连接于第六销63的源极线66。
通过上述的工艺过程可形成根据本发明实施例的非易失性存储装置，即CJH单元。此时，CJH单元由于基于逻辑工艺形成，因此具有能够实现低成本工艺和高效率工艺的优点。因此，如果是本发明所属技术领域的具有通常知识的技术人员，则通过上述的制造方法应当容易地理解CJH单元的各种变形例的制造方法。
需要注意的是，本发明的技术思想虽然根据所述优选实施例进行了具体说明，但是上述实施例仅是为了对其进行说明，而不是对其进行限制。并且，如果是本发明的技术领域的一般的专家，则应当理解在本发明的技术思想的范围内可得到各种实施例。

Claims (28)

1.一种非易失性存储装置，其特征在于包括由具有浮置栅极的晶体管和连接于所述浮置栅极的电容器构成的单位单元，该浮置栅极形成于具有隧道区和沟道区的衬底上，且同时横跨所述隧道区和所述沟道区。
2.根据权利要求1所述的非易失性存储装置，其特征在于所述隧道区和所述沟道区包括形成于所述衬底而具有相互互补的导电类型的杂质区。
3.根据权利要求1所述的非易失性存储装置，其特征在于所述隧道区包括第二导电类型的第一杂质区，所述沟道区包括第一导电类型的第二杂质区。
4.根据权利要求3所述的非易失性存储装置，其特征在于所述第一杂质区和第二杂质区包括逻辑阱。
5.根据权利要求3所述的非易失性存储装置，其特征在于所述第一杂质区和所述第二杂质区在所述浮置栅极的下面相接。
6.根据权利要求3所述的非易失性存储装置，其特征在于所述第一杂质区和所述第二杂质区在所述浮置栅极的下面隔开预定间隔。
7.根据权利要求3所述的非易失性存储装置，其特征在于所述第一杂质区和所述第二杂质区在所述浮置栅极的下面相互部分堆叠。
8.根据权利要求5至7中的任意一项所述的非易失性存储装置，其特征在于还包括形成于所述第一杂质区而与所述浮置栅极一侧的末端相堆叠的元件分离膜。
9.根据权利要求1所述的非易失性存储装置，其特征在于还包括夹在所述衬底与所述浮置栅极之间的栅极绝缘膜。
10.根据权利要求9所述的非易失性存储装置，其特征在于所述栅极绝缘膜包括所述隧道区的第一栅极绝缘膜和所述沟道区的第二栅极绝缘膜，所述第一栅极绝缘膜的厚度与所述第二栅极绝缘膜的厚度相同。
11.根据权利要求9所述的非易失性存储装置，其特征在于所述栅极绝缘膜包括所述隧道区的第一栅极绝缘膜和所述沟道区的第二栅极绝缘膜，并且相比所述第一栅极绝缘膜的厚度，所述第二栅极绝缘膜的厚度更厚。
12.根据权利要求1所述的非易失性存储装置，其特征在于所述电容器包括从平板状、凹形、凸形、圆筒形以及小球状组成的组合中选择的一个形状。
13.根据权利要求1所述的非易失性存储装置，其特征在于所述单位单元还包括形成于所述浮置栅极一侧的衬底、所述浮置栅极另一侧的衬底或者所述浮置栅极两侧的衬底的分隔件。
14.一种非易失性存储装置，其特征在于包括：形成于衬底的第二导电类型的第一逻辑阱和第一导电类型的第二逻辑阱；
形成于所述衬底上而同时横跨所述第一逻辑阱和所述第二逻辑阱的浮置栅极；
夹在所述衬底与所述浮置栅极之间的栅极绝缘膜；
形成于所述浮置栅极一侧的所述第一逻辑阱的第二导电类型的漏区；
形成于所述浮置栅极另一侧的所述第二逻辑阱的第二导电类型的源区；
具有依次堆叠下部电极、介电膜、上部电极的结构，且所述下部电极与所述浮置栅极连接的电容器。
15.根据权利要求14所述的非易失性存储装置，其特征在于所述第一逻辑阱和所述第二逻辑阱在所述浮置栅极的下面相接。
16.根据权利要求14所述的非易失性存储装置，其特征在于所述第一逻辑阱和所述第二逻辑阱在所述浮置栅极的下面隔开预定间隔。
17.根据权利要求14所述的非易失性存储装置，其特征在于所述第一逻辑阱和所述第二逻辑阱在所述浮置栅极的下面相互部分堆叠。
18.根据权利要求15至17中的任意一项所述的非易失性存储装置，其特征在于还包括形成于所述第一逻辑阱而与所述浮置栅极堆叠的元件分离膜，以用于将所述漏区与所述浮置栅极之间隔开预定间隔。
19.根据权利要求18所述的非易失性存储装置，其特征在于所述第一逻辑阱和所述第二逻辑阱为具有相同的操作电压的逻辑阱。
20.根据权利要求18所述的非易失性存储装置，其特征在于所述第一逻辑阱为相比所述第二逻辑阱具有更小的操作电压的逻辑阱。
21.根据权利要求14所述的非易失性存储装置，其特征在于所述栅极绝缘膜包括所述第一逻辑阱上的第一栅极绝缘膜和所述第二逻辑阱上的第二栅极绝缘膜，所述第一栅极绝缘膜的厚度与所述第二栅极绝缘膜的厚度相同。
22.根据权利要求14所述的非易失性存储装置，其特征在于所述栅极绝缘膜包括所述第一逻辑阱上的第一栅极绝缘膜和所述第二逻辑阱上的第二栅极绝缘膜，并且相比所述第一栅极绝缘膜的厚度，所述第二栅极绝缘膜的厚度更厚。
23.一种非易失性存储装置的制造方法，其特征在于包括步骤：
向衬底注入杂质离子而形成第二导电类型的第一逻辑阱和第一导电类型的第二逻辑阱；
在所述第二逻辑阱的衬底上形成第一绝缘膜；
在所述第一逻辑阱和第二逻辑阱的衬底上形成第二绝缘膜；
在所述衬底的整个表面沉积导电膜；
选择性蚀刻所述导电膜、所述第一绝缘膜以及所述第二绝缘膜而形成浮置栅极，同时形成栅极绝缘膜，该栅极绝缘膜包括在所述第一逻辑阱上由所述第二绝缘膜构成的第一栅极绝缘膜和在所述第二逻辑阱上由所述第一绝缘膜与所述第二绝缘膜构成的第二栅极绝缘膜；
形成与所述浮置栅极连接的电容器。
24.根据权利要求23所述的非易失性存储装置的制造方法，其特征在于形成所述第一绝缘膜的步骤包括如下步骤：
在所述衬底整个表面形成第一绝缘膜；
依次进行掩模工艺和蚀刻工艺，以使所述第一绝缘膜仅残留在所述第二逻辑阱上。
25.根据权利要求23所述的非易失性存储装置的制造方法，其特征在于形成所述第一绝缘膜的步骤采用低温化学气相沉积法而形成。
26.根据权利要求23所述的非易失性存储装置的制造方法，其特征在于所述第一绝缘膜包括低温氧化膜。
27.根据权利要求23所述的非易失性存储装置的制造方法，其特征在于形成所述第二绝缘膜的步骤采用热氧化法而实施。
28.根据权利要求23所述的非易失性存储装置的制造方法，其特征在于所述第二绝缘膜包括热氧化膜。
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