CN103794246A - Mtp存储单元 - Google Patents

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CN103794246A CN201210422438.XA CN201210422438A CN103794246A CN 103794246 A CN103794246 A CN 103794246A CN 201210422438 A CN201210422438 A CN 201210422438A CN 103794246 A CN103794246 A CN 103794246A
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仲志华
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Abstract

本发明公开了一种MTP存储单元，包括：选择晶体管N1、编程电容C1和擦除电容C2；选择晶体管N1的漏端作为MTP存储单元的位线BL,选择晶体管N1源端作为整个MTP存储单元的源端SG；编程电容C1的上极板和选择晶体管N1栅极相连，为同一个浮栅；编程电容C1的下极板是整个MTP存储单元的字线WL；擦除电容C2的上极板作为MTP的擦除端EG；擦除电容C2的下极板与编程电容C1的上极板相连，为同一个浮栅。本发明针对传统MTP存储单元进行了改进和优化，能嵌入普通的逻辑工艺，不需增加额外掩膜及工艺，其应用范围更广，在各种数字及数模混合工艺平台上都能有较高的编程效率，与现有MTP存储单元相比具有更高编程效率，更高擦除性能和可靠性，能缩小MTP存储单元的面积。

Description

MTP存储单元
技术领域
本发明涉及半导体制造领域，特别是涉及一种MTP存储单元。
背景技术
利用Floating poly（浮栅）存储电子是常见的MTP(Multi-time programmable，多次可编程器件)器件（如图1,图2所示），可以嵌入普通的逻辑工艺且不需增加额外的掩膜及工艺,如美国专利US7515478B2。此种结构的MTP由三个PMOS器件组成，利用PMOS热电子注入（CHE）进行编程，FN隧穿机制进行存储单元的数据擦除。这种结构的MTP存储单元是目前半导体业界最常用的一种器件架构。
编程过程是通过热电子效应(CHE)来完成的，当编程晶体管T2的栅氧化膜较厚的时候，由于沟道电流下降和热电子穿透栅氧化膜势垒所需要的能量增加，碰撞电离后产生的电子需要更大的能量才能穿越到Gate Poly（多晶硅栅），或者需要更长的时间才能穿越一定数量的电子，编程效率变差.比如当栅氧化膜厚度为155埃时，该结构在编程电压为9V，编程时间为1s的条件下才能完成编程，速度非常慢，编程效率太差；
由于该种结构字线WL在编程晶体管这一侧，那么选择晶体管T1与编程晶体管T2中间共用的Floating P+（即选择晶体管T1的漏端D和编程晶体管T2的源端S）的电位会对浮栅FP产生反耦合效果，使得沟道电流变小，影响编程效果（参考：[6]Matsuoka,Fetal.“Analysis of Hot-Carrier-Induced Degradation Mode on pMOSFET’s”.IEEETransactions on Electron Devices,Vol 37,No.6,June 1990,pages 1487-1495.中对于耦合关系的描述）；另外根据现有编程操作方法，由于沟道受碰撞电离产生的空穴需漂移2个沟道区域，才能被负电源吸收，大大影响了器件的编程速度
该MTP存储单元的操作方法如下，对于编程，可以使用CHE机制编程，如表一所示（只作示例，不限于此），对于擦除，可以使用FN机制。由于FN隧穿与隧穿场强直接相关，场强越大对应的隧穿电流也越大。所以在固定栅氧化膜的前提下，栅氧化膜两端的电压越大对应的场强也就越大。但另一方面如图1结构所示，所能采用的最大擦除电压受限于N阱间距（关键尺寸S1和S2）。原因是大电压下，如果N阱间距不充分，容易造成punch through（穿通），并且N阱间距直接影响的是MTP存储单元的面积。
表一、利用CHE机制编程的MTP存储单元的操作方法
  EG   SG   WL   BL
  编程(CHE)   0   0   5   0
  编程禁止(同一WL)   0   0   5   浮接
  擦除(FN）   7   0   0   0
  读取   Vcc   0.5V   Vcc   0.7V
发明内容
本发明要解决的技术问题是提供一种MTP存储单元与传统MTP存储单元相比具有更高编程效率，更高擦除性能和可靠性，能缩小MTP存储单元的面积。
为解决上述技术问题，本发明的MTP存储单元包括：
选择晶体管N1、编程电容C1和擦除电容C2；
选择晶体管N1的漏端作为MTP存储单元的位线BL,选择晶体管N1源端作为整个MTP存储单元的源端SG；
编程电容C1的上极板和选择晶体管N1栅极相连，为同一个浮栅；
编程电容C1的下极板是整个MTP存储单元的字线WL；
擦除电容C2的上极板作为MTP存储单元的擦除端EG；
擦除电容C2的下极板与编程电容C1的上极板相连，为同一个浮栅。
其中，所述选择晶体管N1是NMOS晶体管，编程电容C1是NWC电容，擦除电容C2是MIP电容。
其中，所述擦除电容C2上极板的金属材质为硅化钨，其厚度为1000埃~3000埃，其上极板和下极板之间介质膜是二氧化硅，其厚度为200埃~300埃。
本发明的MTP存储单元的架构改变了传统MTP存储单元的3个PMOS晶体管的方式，采用1个NMOS管和2个电容的器件架构，即选择晶体管T1是NMOS晶体管，编程电容C1是NWC电容，擦除电容C2是MIP电容，版图实现在P型衬底上。
本发明的MTP存储单元在编程过程依然采用热电子效应(CHE)来完成的，与传统的PMOS类型的MTP存储单元相比，NMOS器件的热电子效应比PMOS器件的热电子效应在同等的条件下要强很多，这是由NMOS器件本身的物理性质决定。这个特点决定了本发明的MTP存储单元在同等的编程条件下，其编程效率即编程时间会比传统的MTP存储单元短很多；同时，本发明的MTP存储单元同样可以应用到更广阔的工艺平台上，而不用受类似氧化层厚度太厚而导致的编程效率低等不良效应的影响。
本发明的MTP存储单元在擦除过程依然采用FN遂穿机制来完成，擦除端的电容由MIP电容C2组成，这种电容与编程电容C1在物理上是采用纵向堆叠的方式形成的，可以充分的缩小整个MTP存储单元的面积；由前面的分析可知，传统的MTP存储单元的面积主要受限于擦除端的耦合电容的面积，以及耦合电容与编程晶体管以及相邻MTP单元的N阱间距（关键尺寸S1和S2）,原因是大电压下，如果N阱间距不充分，容易造成穿通。且N阱间距直接影响的是MTP存储单元的面积，而且擦除电压的大小也受限于同样的原因。本发明的MTP存储单元的架构中，这个问题被很好的解决了。首先，整个MTP存储单元内只有一个N阱,两个MTP存储单元可共用一个N阱，这样就不存在N阱间距大的问题了。其次，整个MTP存储单元的擦除电压的大小也不再受限于N阱间距，通过个改变MIP电容C2的介质层膜厚就能提高MTP单元擦除电压的大小。
本发明针对传统的MTP存储单元进行了改进和优化，能嵌入普通的逻辑工艺，不需增加额外的掩膜及工艺，应用范围更广，在各种数字及数模混合工艺平台上都能较高的编程效率，有效的改善了MTP存储单元作为嵌入式非易失性存储器大容量应用的速度、可靠性与存储单元面积问题；与现有MTP存储单元相比具有更高编程效率，更高擦除性能和可靠性，能缩小MTP存储单元的面积。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是传统MTP存储单元的结构示意图一。
图2是传统MTP存储单元的结构示意图二。
图3是本发明MTP存储单元的结构示意图一。
图4是本发明MTP存储单元的结构示意图二，本发明MTP存储单元的版图结构示意图。
图5是本发明MTP存储单元的结构示意图三，本发明MTP存储单元的纵向剖视示意图。
附图标记说明
1是N阱
2是P型有源区
3是多晶硅
4是接触孔
5是P型衬底
6是P阱
7是场区
8是N型重掺杂区
S1是MTP存储单元内部2个N阱之间的距离
S1是2个MTP存储单元之间N阱的距离
BL是位线
WL是字线
D是漏端
S是源端
G是栅极
N1是NMOS晶体管
T1-T3是PMOS晶体管
Nwell是N阱
SG是源端
EG是擦除端
FP是浮栅
MIP是MIP电容
具体实施方式
如图3所示，本发明的MTP存储单元包括：选择晶体管N1其为NMOS晶体管、编程电容C1其为NWC电容，擦除电容C2其为MIP电容；
选择晶体管N1的漏端D作为MTP存储单元的位线BL,选择晶体管N1源端S作为整个MTP存储单元的源端SG；
编程电容C1的上极板和选择晶体管N1栅极G相连，为同一个浮栅；
编程电容C1的下极板是整个MTP存储单元的字线WL。
擦除电容C2的上极板作为MTP的擦除端EG；
擦除电容C2的下极板与编程电容C1的上极板相连，为同一个浮栅。
其中，所述擦除电容C2上极板的金属材质为硅化钨，其厚度为1000埃~3000埃，其上极板和下极板之间介质膜是二氧化硅，其厚度为200埃~300埃，版图实现在P型衬底上。
如图4所示，MTP存储单元的版图结构示意图。
如图5所示，本发明MTP存储单元的纵向剖视示意图，MTP存储单元制造于P型衬底。
本发明实际工作中的操作方法：
1）读取方式：
对于需要读取的单元，源端SG接地，位线BL端上加DC电压0.5V~1V,字线WL端上加DC电压2.5V~5.5V，擦除EG端浮空；
对于不需要读取的单元，位线BL端与源端SG同电位，或者字线WL端与源端SG同电位；
2）编程方式（CHE机制）：
对于需要编程的单元，在字线WL端上加脉冲电压8V~10V，时间持续100us~500us；位线BL端上加DC电压5V~7V，擦除EG端接地，源端SG端接地；
对于不需要编程的单元，位线BL端与源端SG同电位，或者字线WL端与源端SG同电位；
3）擦除方式（FN机制）：
对于需要擦除的单元，在擦除EG端上加脉冲电压-6V~8V，时间持续100us~500us；位线BL端上加DC电压4V~6V，字线WL端接地，源端SG端接地；
对于不需要擦除的单元，位线BL端与源端SG同电位，或者擦除EG端与源端SG同电位。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (3)

1.一种MTP存储单元，其特征是,包括：选择晶体管（N1）、编程电容（C1）和擦除电容（C2）；
选择晶体管(N1)的漏端作为MTP存储单元的位线(BL),选择晶体管(N1)源端作为整个MTP存储单元的源端（SG）；
编程电容（C1）的上极板和选择晶体管（N1）栅极相连，为同一个浮栅；
编程电容（C1）的下极板是整个MTP存储单元的字线(WL)；
擦除电容（C2）的上极板作为MTP存储单元的擦除端(EG)；
擦除电容（C2）的下极板与编程电容（C1）的上极板相连，为同一个浮栅。
2.如权利要求1所述的MTP存储单元，其特征是：所述选择晶体管（N1）是NMOS晶体管，编程电容（C1）是NWC电容，擦除电容（C2）是MIP电容。
3.如权利要求1所述的MTP存储单元，其特征是：所述擦除电容（C2）上极板的金属材质为硅化钨，其厚度为1000埃~3000埃，其上极板和下极板之间介质膜是二氧化硅，其厚度为200埃~300埃。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060258101A1 (en) * 2004-02-16 2006-11-16 Vanguard International Semiconductor Corporation Non-volatile memory cell and method of forming the same
CN101106134A (zh) * 2006-07-10 2008-01-16 台湾积体电路制造股份有限公司 存储器晶胞、集成电路
CN102214658A (zh) * 2010-04-12 2011-10-12 美格纳半导体有限公司 非易失性存储装置及其制造方法
CN102376719A (zh) * 2010-08-12 2012-03-14 上海华虹Nec电子有限公司 Mtp器件的单元结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060258101A1 (en) * 2004-02-16 2006-11-16 Vanguard International Semiconductor Corporation Non-volatile memory cell and method of forming the same
CN101106134A (zh) * 2006-07-10 2008-01-16 台湾积体电路制造股份有限公司 存储器晶胞、集成电路
CN102214658A (zh) * 2010-04-12 2011-10-12 美格纳半导体有限公司 非易失性存储装置及其制造方法
CN102376719A (zh) * 2010-08-12 2012-03-14 上海华虹Nec电子有限公司 Mtp器件的单元结构

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