CN102768855A

CN102768855A - 存储器阵列及电子设备

Info

Publication number: CN102768855A
Application number: CN2012102584732A
Authority: CN
Inventors: 胡剑; 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-07-24
Filing date: 2012-07-24
Publication date: 2012-11-07
Anticipated expiration: 2032-07-24
Also published as: CN102768855B

Abstract

一种存储器阵列和电子设备，所述存储器阵列包括多个成阵列排布的存储器单元，所述各存储器单元包含多条互相平行的位线、以及平行排列于位线上且与所述位线垂直的字线，每条位线在列方向上连接各存储器单元的源极或漏极，每条字线在行方向上连接各存储器单元的栅极；其中，所述存储器单元的栅极包括双栅结构及位于双栅结构之间的选择栅，所述双栅结构并列排布于衬底上。所述电子设备配置了上述存储器阵列。本发明针对电可擦可编程只读存储器而设计，能避免对选中的存储器单元进行操作时，对其它存储器单元产生串扰。

Description

存储器阵列及电子设备

技术领域

本发明涉及半导体制造领域，尤其涉及一种针对电可擦可编程只读存储器而设计的存储器阵列及配置了这种存储器阵列的电子设备。

背景技术

随着存储技术的不断发展，目前发展出了众多类型的存储器，如RAM（随机存储器）、DRAM（动态随机存储器）、ROM（只读存储器）、EPROM（可擦除可编程只读存储器）、FLASH（闪存）、EEPROM（电可擦可编程只读存储器）等。

电可擦可编程只读存储器（Electrically Erasable Programmable Read-OnlyMemory，EEPROM)是一种掉电后数据不丢失的存储芯片，可在电脑上或专用设备上擦除已有信息，重新编程，即插即用。

电可擦可编程只读存储器的擦除不需要借助于其它设备，它以电子信号来修改其内容，摆脱了可擦除可编程只读存储器（Erasable ProgrammableROM，EPROM）擦除器和编程器的束缚。而且电可擦可编程只读存储器可以按字节（Byte）擦除，而不像闪存（Flash）那样要全片或分块擦除。

同大多数半导体存储器一样，电可擦可编程只读存储器也包括存储器阵列和外围电路。存储器阵列具有很多排列成块的存储器单元。每个存储器单元被制造成具有控制栅和浮栅的场效应晶体管。浮栅用于保留电荷，并且通过薄氧化层与包含在衬底中的源极和漏极区域分离。这种存储器单元能够执行各种操作，包括编程、读取、擦除等。例如，将电子从漏区域穿过氧化层射入到浮栅上，使存储器单元充电。在擦除操作中，利用现有方法将电子穿过氧化层隧穿到栅极，从而将电荷从浮栅中移除。由此，存储器单元中的数据由浮栅上是否存在电荷决定。

为了使存储器尺寸尽可能小，存储器电路的设计布局也必须随之越来越小。布局越来越小的同时也带来了弊端，比如：对某一选中的存储器单元进行操作时，容易对其周围的存储器单元造成误操作。尤其是，当存储器单元共用一条字线WL，且共用部分位线BL时，易对与选中的存储器单元有共用部分的其它存储器单元产生串扰。

发明内容

本发明所要解决的技术问题是提供一种可应用于电可擦可编程只读存储器的存储器阵列，其能避免对选中的存储器单元进行操作的同时，对其它存储器单元产生串扰的问题。

为了解决上述问题，本发明提供了一种存储器阵列，包括多个成阵列排布的存储器单元，所述各存储器单元包含多条互相平行的位线、以及平行排列于位线上且与所述位线垂直的字线，每条位线在列方向上连接各存储器单元的源极或漏极，每条字线在行方向上连接各存储器单元的栅极；其中，

所述存储器单元的栅极包括双栅结构及位于双栅结构之间的选择栅，所述双栅结构并列排布于衬底上。

可选的，所述双栅结构包括第一存储位栅极和第二存储位栅极。

可选的，所述存储位栅极包括位于衬底上的控制栅、位于控制栅上的浮栅，所述控制栅和浮栅之间具有氧化层。

可选的，所述字线在行方向上连接各存储器单元的选择栅。

可选的，位于同一列的存储器单元的源极或漏极通过第一金属层相连。

可选的，位于同一行的存储器单元的控制栅或字线通过第二金属层相连。

可选的，在对所述存储器阵列中一存储器单元的控制栅施加0V电压，对所述存储器单元的字线施加2.5V~3.5V电压，对所述存储器单元的源极施加0V电压，对所述存储器单元的漏极施加0.5V~1V电压的情况下，对所述存储器单元进行读取操作。

可选的，在对所述存储器阵列中一存储器单元的控制栅施加-6V～-8V电压，对所述存储器单元的字线施加7V~9V电压，对所述存储器单元的源极施加0V电压，对所述存储器单元的漏极施加0V电压的情况下，对所述存储器单元进行擦除操作。

可选的，在对所述存储器阵列中一存储器单元的控制栅施加7V~9V电压，对所述存储器单元的字线施加1.3V~1.8V电压，对所述存储器单元的源极施加4V~6V电压，对所述存储器单元的漏极施加0.1V~0.6V电压的情况下，对所述存储器单元进行编程操作。

本发明还提供了一种电子设备，配置了上述任一种存储器阵列。

与现有技术相比，本发明的技术方案具有以下优点：

1、本发明中，每条位线在列方向上连接各存储器单元的源极或漏极，使得同一列的存储器单元之间共用位线，而不同列的存储器单元使用各自独立的位线。每条字线在行方向上连接各存储器单元的栅极，在字线选中一行的情况下，通过对不同位线施加电压，能有效确定选中的存储器单元，不会对与选中的存储器单元有共用部分的其它存储器单元产生串扰。与选中的存储器单元共用位线的同一列的其他存储器单元因字线未被选中，不会产生串扰；而与选中的存储器单元共用字线的同一行的其他存储器单元因位线未被选中，所以也不会产生串扰。

2、由于为不同列的存储器单元配置了各自独立的位线，增加了存储器单元的有源区宽度，因此存储器单元的读取电流也相应增加，使得外部感应电路更易读取。

3、现有技术为了避免上述串扰，常需要在与选中的存储器单元有共用部分的其它存储器单元上施加一定的抑制电压（Inhibit Voltage），本发明的技术方案各存储器单元内的晶体管具有独立的源极和漏极，无需共用，有效解决了串扰问题，也就无需再施加抑制电压，不仅降低了电路设计复杂度，而且降低了功耗。

附图说明

图1为本发明的存储器阵列的一具体实施方式的结构示意图；

图2为本发明的存储器阵列中包括的存储器单元的一具体实施方式的结构示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。

在附图中，为了更清楚，元件的形状被夸大，在各处相应的数字针对相应的元件。还将理解的是，当一层被提到是位于另一层或衬底上时，它可以是直接位于另一层或衬底上或者也可以存在中间层。

为了解决背景技术中的技术问题，本发明提供了一种存储器阵列，其同一行的存储器单元之间共用一条字线，同一列的存储器单元之间共用位线，不同列的存储器单元有各自独立的位线，能有效避免对选中的存储器单元进行操作的同时，对其它存储器单元产生串扰。

图1为本发明的存储器阵列的一具体实施方式的结构示意图。参考图1，本具体实施方式包括多个结构相同的存储器单元U1，4条互相平行的字线WL1~WL4，以及14条互相平行且与所述字线WL1~WL4相垂直的位线（图未示），漏极区域D1~D7、源极区域S1~S7分别对应连接所述14条位线。所述存储器单元U1为共享字线的分栅式闪存，所述分散式闪存结构的栅极包括双栅结构及位于双栅结构之间的选择栅。各存储器单元在水平方向和垂直方向上呈规则阵列排布。

图2为图1所述存储器单元U1的结构示意图。参考图1、图2进行以下说明。所述存储器单元U1包括：半导体衬底100；在所述半导体衬底100中间隔设置的源极区域200和漏极区域300；位于所述源极区域200与所述漏极区域300之间的沟道区800；半导体衬底100上的第一浮栅520和第二浮栅620；各自位于第一浮栅520和第二浮栅620上的第一控制栅510和第二控制栅610（本实施方式中将第一控制栅510和第二控制栅610相连，对应于图1中所示的控制栅CG1）；隔离第一浮栅520和第二浮栅620的绝缘氧化层700；以及绝缘氧化层700上的选择栅400（对应于图1中所示的字线WL1）；第一存储位单元500，位于所述选择栅400与所述源极区域200之间，具有所述第一控制栅510、第一浮栅520，其中，第一存储位单元500的数据存储于第一浮栅520；第二存储位单元600，位于所述选择栅400与所述漏极区域300之间，具有所述第二控制栅610、第二浮栅620，其中，第二存储位单元600的数据存储于第二浮栅620。其中，所述源极区域200（对应于图1中所示的源极区域S4）和漏极区域300（对应于图1中所示的漏极区域D4）分别对应连接位线（图未示）。

需要说明的是，本实施方式中存储器单元的两个控制栅510、610相连，在其他实施方式中，也可不相连，本发明对此不做限定。

需要说明的是，将图2所示的存储器单元应用于图1所示的存储器阵列时，可以仅使用所述存储器单元中的1个存储位单元，即仅使用第一存储位单元500或第二存储位单元600，另一存储位单元弃用。这样仅使用一个存储位单元，可使得存储器单元更为耐用，更能满足将所述存储器单元应用于电可擦可编程只读存储器时耐用性的要求。

关于图2所示存储器单元的具体细节可参考本申请人的公开号为CN101465161A的中国专利申请“共享字线的分栅式闪存”。

继续参考图1，其中，位于同一行的存储器单元共用一条字线，共用的字线位于所述存储器单元的第一存储位单元和第二存储位单元之间。并且，所述存储器单元的第一控制栅、第二控制栅均相连，且与共用的字线平行。所述存储器单元的控制栅和字线通过第二金属层相连。

以第一行的7个存储器单元为例，它们共用字线WL1，它们的第一控制栅、第二控制栅均相连（对应图1中CG1），且与字线WL1平行，控制栅CG1和字线WL1通过第二金属层M2相连。

位于同一列的存储器单元的源极共用一条位线，位于同一列的存储器单元的漏极共用一条位线。同一列中上一行存储器单元的源极与同一列中下一行存储器单元的源极相连，同一列中上一行存储器单元的漏极与同一列中下一行存储器单元的漏极相连。并且，位于同一列的存储器单元的源极、漏极通过第一金属层相连，并通过接触孔将所述存储器单元的有源区与第一金属层相连。接触孔在存储器单元排布的水平方向和垂直方向上均交叉布置。

以第一列的4个存储器单元为例，它们的漏极区域D1对应连接同一条位线（图未示），它们的源极区域S 1对应连接另一条位线（图未示）；第一行存储器单元的源极与第二行存储器单元的源极相连，第三行存储器单元的源极与第四行存储器单元的源极相连。同样，第一行存储器单元的漏极与上一行存储器单元的漏极（图未示）相连，第二行存储器单元的漏极与第三行存储器单元的漏极相连，第四行存储器单元的漏极与第五行存储器单元的漏极（图未示）相连。第一列存储器单元的源极区域S1、漏极区域D1通过第一金属层M1相连，并通过接触孔（图1中含叉的圆圈表示）将第一列存储器单元的有源区（图1中阴影部分表示）接连至第一金属层M1。接触孔在存储器单元排布的水平方向和垂直方向上均交叉布置。

不同列存储器单元的源极、漏极之间互不相连。以图1第一列、第二列的8个存储器单元为例，第一列的4个存储器单元的漏极区域D1与第二列第一列的4个存储器单元的漏极区域D2不相连，第一列的4个存储器单元的源极区域S1与第二列第一列的4个存储器单元的源极区域S2也不相连。

分栅式闪存由于其特殊的结构，相比其他结构在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用广泛。

继续参考图1和图2，以存储器单元U1为例，与所述选择栅400相连的字线WL1上被施加一电压，例如2.5V~3.5V；与源极区域S4相连的位线上（图未示）被施加一电压，例如0V；与漏极区域D4相连的位线（图未示）上被施加一电压，例如0.5V~1V；控制栅CG1上（本具体实施方式中第一控制栅与第二控制栅相连，同时选中第一存储位单元500和第二存储位单元600）被施加一电压，例如0V，此时可对存储器单元U1进行读取操作。

以存储器单元U1为例，与所述选择栅400相连的字线WL1上被施加一电压，例如7V~9V；与源极区域S4相连的位线上（图未示）被施加一电压，例如0V；与漏极区域D4相连的位线（图未示）上被施加一电压，例如0V；控制栅CG1上（本具体实施方式中第一控制栅与第二控制栅相连，同时选中第一存储位单元500和第二存储位单元600）被施加一电压，例如-6V～-8V，此时可对存储器单元U1进行擦除操作。

以存储器单元U1为例，与所述选择栅400相连的字线WL1上被施加一电压，例如1.3V~1.8V；与源极区域S4相连的位线上（图未示）被施加一电压，例如4V~6V；与漏极区域D4相连的位线（图未示）上被施加一编程电压，例如0.1V~0.6V；控制栅CG1上（本具体实施方式中第一控制栅与第二控制栅相连，同时选中第一存储位单元500和第二存储位单元600）被施加一电压，例如7V~9V，此时可对存储器单元U1进行编程操作。

本发明还提供了一种电子设备，所述电子设备配置了上述的存储器阵列。具体配置方法为本领域技术人员所熟知，在此不再赘述。

本发明针对电可擦可编程只读存储器而设计，仅使同一列的存储器单元之间共用位线，为不同列的存储器单元配置了各自独立的位线，在能有效避免串扰的同时，增加了存储器单元的有源区宽度，使得外部感应电路更易读取到存储器单元的数据。另外，由于有效解决了串扰问题，无需在其它存储器单元上再施加抑制电压，不仅降低了电路设计复杂度，而且降低了功耗。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种存储器阵列，其特征在于：包括多个成阵列排布的存储器单元，所述各存储器单元包含多条互相平行的位线、以及平行排列于位线上且与所述位线垂直的字线，每条位线在列方向上连接各存储器单元的源极或漏极，每条字线在行方向上连接各存储器单元的栅极；其中，

2.如权利要求1所述的存储器阵列，其特征在于：所述双栅结构包括第一存储位栅极和第二存储位栅极。

3.如权利要求2所述的存储器阵列，其特征在于：所述存储位栅极包括位于衬底上的控制栅、位于控制栅上的浮栅，所述控制栅和浮栅之间具有氧化层。

4.如权利要求1所述的存储器阵列，其特征在于：所述字线在行方向上连接各存储器单元的选择栅。

5.如权利要求1所述的存储器阵列，其特征在于：位于同一列的存储器单元的源极或漏极通过第一金属层相连。

6.如权利要求3所述的存储器阵列，其特征在于：位于同一行的存储器单元的控制栅或字线通过第二金属层相连。

7.如权利要求3所述的存储器阵列，其特征在于：在对所述存储器阵列中一存储器单元的控制栅施加0V电压，对所述存储器单元的字线施加2.5V~3.5V电压，对所述存储器单元的源极施加0V电压，对所述存储器单元的漏极施加0.5V~1V电压的情况下，对所述存储器单元进行读取操作。

8.如权利要求3所述的存储器阵列，其特征在于：在对所述存储器阵列中一存储器单元的控制栅施加-6V～-8V电压，对所述存储器单元的字线施加7V~9V电压，对所述存储器单元的源极施加0V电压，对所述存储器单元的漏极施加0V电压的情况下，对所述存储器单元进行擦除操作。

9.如权利要求3所述的存储器阵列，其特征在于：在对所述存储器阵列中一存储器单元的控制栅施加7V~9V电压，对所述存储器单元的字线施加1.3V~1.8V电压，对所述存储器单元的源极施加4V~6V电压，对所述存储器单元的漏极施加0.1V~0.6V电压的情况下，对所述存储器单元进行编程操作。

10.一种电子设备，其特征在于：配置了如权利要求1至9所述任一种存储器阵列。