CN106057238A - 闪存单元的操作方法 - Google Patents

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Abstract

一种闪存单元的操作方法，闪存单元包括：第一和第二分栅闪存单元，第一分栅闪存单元的源极和漏极分别连接第一位线和第三位线，第二分栅闪存单元的源极和漏极分别连接第二位线和第三位线；第一和第二分栅闪存单元的第一控制栅相连并连接第一控制栅线，第一和第二分栅闪存单元的第二控制栅相连并连接第二控制栅线；第一和第二分栅闪存单元的字线栅相连并连接字线；操作方法包括：通过对第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中第一分栅闪存单元的第一存储位，并使得所述第一存储位处于待读取或待编程状态；将第二位线浮空；对所述第一存储位进行读取或编程操作。本发明方案可以提高闪存单元的读或编程的效率。

Description

闪存单元的操作方法
技术领域
本发明涉及存储器操作技术，特别涉及一种闪存单元的操作方法。
背景技术
闪存(Flash)作为一种非易失性存储器，已成为非易失性半导体存储技术的主流。在各种各样的闪存器件中，基本分为两种类型：叠栅结构和分栅结构，其中，叠栅结构存在过擦除问题，使得其电路设计复杂；相对而言，分栅结构有效避免了过擦除效应，使得电路设计相对简单。此外，相比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，使得分栅型闪存被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。
在分栅结构的闪存中，每一个分栅闪存单元分别可以具有源极、漏极、第一控制栅、字线栅和第二控制栅。并且，在闪存中，每一个分栅闪存单元的源极和漏极分别连接对应的位线，字线栅连接字线，控制栅分别连接对应的控制栅线。
分栅结构的闪存单元的操作可以包括对其进行编程(program)、读(read)、擦除(erase)等。对于每一个晶体管含有2个浮栅的分栅结构的闪存单元来说，当对其中任意一个浮栅进行编程时，对所述浮栅上连接的控制栅线施加正电压，并且，施加编程电压至所述源极和漏极连接的位线，同时施加编程电压至所述字线以及未编程的浮栅连接的控制栅，使得选中被编程的浮栅，并且保证编程所需要的电流通过，增加在源极和漏极之间传导的电子能量，当热电子被注入到被编程的浮栅，则完成编程操作。对分栅结构的闪存单元进行数据读取时，向字线施加一定的电压，并读取字线上的电流，电流大则读取数据为1，电流小则读取数据为0。当浮栅中未存储电子时，表明闪存单元存储数据为1，而在浮栅存储有电子时，表明闪存单元存储数据为0；在字线上施加电压时，也向漏极施加电压，源极和漏极之间由于大量电子的移动，就会产生电流，从而可以经由位线对所述电流的大小的检测判断浮栅中存储电子的多少，从而实现对闪存单元所存储数据的读取。对分栅结构的闪存单元擦除，可以在所述源极上施加正电压，并利用浮栅与源极之间的隧道效应，把注入至浮栅中的电子吸引到源极，使得浮栅中不再存储有电子，从而实现擦除。
在现有的分栅结构的闪存中，为了节约闪存面积并简化闪存电路设计，通常设置至少两个分栅闪存单元共用位线和/或字线和/或控制栅线。
请参阅图1，图1是现有的一种分栅结构的闪存单元的结构示意图。
所述分栅结构的闪存单元可以包括多个第一分栅闪存单元100和第二分栅闪存单元200，每一个所述第一分栅闪存单元100和第二分栅闪存单元200分别可以具有源极(图未示)、漏极(图未示)、第一控制栅(图未示)、字线栅(图未示)和第二控制栅(图未示)。并且，每一个第一分栅闪存单元100和第二分栅闪存单元200分别具有第一存储位A和第二存储位B。
所述第一分栅闪存单元100的源极连接第一位线BL0，所述第二分栅闪存单元200的源极连接第二位线BL2，所述第一分栅闪存单元100的漏极连接所述第二分栅闪存单元200的漏极并连接第三位线BL3；所述第一分栅闪存单元100的第一控制栅连接所述第二分栅闪存单元200的第一控制栅并连接第一控制栅线CG0，所述第一分栅闪存单元100的第二控制栅连接所述第二分栅闪存单元200的第二控制栅并连接第二控制栅线CG1；所述第一分栅闪存单元100的字线栅连接所述第二分栅闪存单元200的字线栅并连接字线WL。
如图1所示的闪存单元中可以包括多个所述第一分栅闪存单元100和第二分栅闪存单元200，并且多个所述第一分栅闪存单元100和第二分栅闪存单元200共用所述字线WL、第一控制栅线CG0和第二控制栅线CG1，并且共用位线BL3、BL4和BL5，….，共用位线BLk-1、BLk和BLk+1，此处不再展开介绍。
在对图1所示的分栅结构的闪存单元进行读取和/或编程操作时，例如对所述第一分栅闪存单元100的第二存储位B进行读取和/或编程操作，所述第二位线BL2和第三位线BL1之间形成的电位差将引起侧边漏电使得二者之间形成有漏电流，这将会引起对所述第一分栅闪存单元100的第二存储位B的读和/或编程操作的效率和精度降低。
因此，现有技术中的闪存单元面临着读操作和编程操作的效率和精度较低的问题。
发明内容
本发明解决的技术问题是如何提高闪存单元在读和编程操作的效率和精度。
为解决上述技术问题，本发明实施例提供一种闪存单元的操作方法，所述闪存单元包括：第一分栅闪存单元和第二分栅闪存单元，所述第一分栅闪存单元和第二分栅闪存单元分别具有源极、漏极、第一控制栅、字线栅和第二控制栅；所述第一分栅闪存单元的源极连接第一位线，所述第二分栅闪存单元的源极连接第二位线，所述第一分栅闪存单元的漏极连接所述第二分栅闪存单元的漏极并连接第三位线；所述第一分栅闪存单元的第一控制栅连接所述第二分栅闪存单元的第一控制栅并连接第一控制栅线，所述第一分栅闪存单元的第二控制栅连接所述第二分栅闪存单元的第二控制栅并连接第二控制栅线；所述第一分栅闪存单元的字线栅连接所述第二分栅闪存单元的字线栅并连接字线；所述闪存单元的操作方法包括：通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待读取或待编程状态；将所述第二位线浮空；对所述第一分栅闪存单元的第一存储位进行读取或编程操作。
可选地，在将所述第二位线浮空之后，还包括：等待预设时间，以使得所述第二位线和第三位线具有相同的电位。
可选地，当所述第一分栅闪存单元的第一存储位为远离所述第三位线的存储位时，所述通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待读取状态包括：通过对所述第一位线施加范围为-1V至1V的电压，对所述第三位线施加范围为0.3V至1V的电压，对所述字线施加范围为2V至5V的电压，对所述第一控制栅线施加范围为-1V至1V的电压，对所述第二控制栅线施加范围为2V至5V的电压，选中所述第一分栅闪存单元的第一存储位，并使得所述第一分栅闪存单元的沟道内流有沟道电流。
可选地，当所述第一分栅闪存单元的第一存储位为靠近所述第三位线的存储位时，所述通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待读取状态包括：通过对所述第一位线施加范围为0.3V至1V的电压，对所述第三位线施加范围为0.3V至1V的电压，对所述字线施加范围为2V至5V的电压，对所述第一控制栅线施加范围为2V至5V的电压，对所述第二控制栅线施加范围为-1V至1V的电压，选中所述第一分栅闪存单元的第一存储位，并使得所述第一分栅闪存单元的沟道内流有沟道电流。
可选地，当所述第一分栅闪存单元的第一存储位为远离所述第三位线的存储位时，所述通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待编程状态包括：通过对所述第一位线施加范围为3V至6V的电压，对所述第三位线施加范围为0.1V至0.5V的电压，对所述字线施加范围为1V至2V的电压，对所述第二控制栅线施加范围为3V至6V的电压，选中所述第一分栅闪存单元的第一存储位，并使得所述第一分栅闪存单元的沟道内流有沟道电流；对所述第一分栅闪存单元的第一存储位进行编程操作包括：施加范围为6V至10V的电压至所述第一控制栅线。
可选地，当所述第一分栅闪存单元的第一存储位为靠近所述第三位线的存储位时，所述通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待编程状态包括：通过对所述第一位线施加范围为0.1V至0.5V的电压，对所述第三位线施加范围为3V至6V的电压，对所述字线施加范围为1V至2V的电压，对所述第一控制栅线施加范围为3V至6V的电压，选中所述第一分栅闪存单元的第一存储位，并使得所述第一分栅闪存单元的沟道内流有沟道电流；对所述第一分栅闪存单元的第一存储位进行编程操作包括：施加范围为6V至10V的电压至所述第二控制栅线。
可选地，当所述第一分栅闪存单元的第一存储位为远离所述第三位线的存储位时，对所述第三位线施加范围为0.1V至0.5V的电压包括：施加编程电流至所述第三位线，所述编程电流使得所述第三位线上形成有范围为0.1V至0.5V的电压。
可选地，当所述第一分栅闪存单元的第一存储位为靠近所述第三位线的存储位时，对所述第一位线施加范围为0.1V至0.5V的电压包括：施加编程电流至所述第一位线，所述编程电流使得所述第一位线上形成有范围为0.1V至0.5V的电压。
可选地，所述编程电流的范围为1μA～4μA。
可选地，在对所述第一分栅闪存单元的第一存储位进行编程操作时，在将所述第二位线浮空之前，还包括：施加电源电压至所述第二位线。
可选地，施加至所述字线的电压与所述电源电压的差值小于所述第一分栅闪存单元的阈值电压。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本实施例提供一种闪存单元的操作方法，所述操作方法在现有技术的闪存结果的基础上，通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待读取或待编程状态后，将所述第二位线浮空，再对所述第一分栅闪存单元的第一存储位进行读取或编程操作，对所述第二位线浮空可以使得第二位线和第三位线的电位趋于一致，以避免在读或者编程操作时产生漏电流，以提高了闪存单元在读和编程时的效率和精度。
进一步而言，在对所述第一分栅闪存单元的第一存储位进行编程操作时，在将所述第二位线浮空之前，还包括：施加电源电压至所述第二位线，可以使得与所述第一分栅闪存单元对称的第二分栅闪存单元的沟道关闭，不形成沟道电流，以抑制第二分栅闪存单元200的编程，也更易实施。
附图说明
图1是现有的一种分栅结构的闪存单元的结构示意图；
图2是本发明实施例一种分栅结构的闪存单元的结构示意图；
图3是本发明实施例一种分栅闪存单元的剖面结构示意图。
具体实施方式
如背景技术部分所述，现有技术中的闪存单元面临着读和编程操作的效率和精度较低的问题。
本申请发明人对现有技术进行了分析。图2是本发明实施例一种分栅结构的闪存单元的结构示意图。如图2所示，所述闪存单元包括：第一分栅闪存单元100和第二分栅闪存单元200，所述第一分栅闪存单元100和第二分栅闪存单元200分别具有源极(图未示)、漏极(图未示)、第一控制栅(图未示)、字线栅(图未示)和第二控制栅(图未示)。所述第一分栅闪存单元100的源极连接第一位线BL1，所述第二分栅闪存单元200的源极连接第二位线BL2，所述第一分栅闪存单元100的漏极连接所述第二分栅闪存单元200的漏极并连接第三位线BL3；所述第一分栅闪存单元100的第一控制栅连接所述第二分栅闪存单元200的第一控制栅并连接第一控制栅线CG0，所述第一分栅闪存单元100的第二控制栅连接所述第二分栅闪存单元200的第二控制栅并连接第二控制栅线CG1；所述第一分栅闪存单元100的字线栅连接所述第二分栅闪存单元200的字线栅并连接字线WL。
在现有技术中，在对所述闪存单元中的第二分栅闪存单元200的两个存储位进行操作时，可以对第二分栅闪存单元200所连接的控制电路施加如表1和表2所示的电压。
如表1所示，例如，当对第二分栅闪存单元200的第二存储位B进行读取时，可以在第一位线BL1和第三位线BL3上设置0.8V的偏置电压，但是由于电路的非理想性，在设置偏置电压时，所述第一位线BL1和第三位线BL3上的实际电位可能存在电位差，并且第一控制栅线CG0和第二控制栅线CG1以及字线WL上的电压设置使得第一分栅闪存单元100被打开，这将使得第一分栅闪存单元100的沟道内流有沟道电流，进而使得对第二分栅闪存单元200的第二存储位B的读操作的精度和效率受到影响。同理，当对第二分栅闪存单元200的第二存储位B进行编程时，在所述第三位线BL3上施加的编程电流将会形成有编程电压，那么，所述编程电压经由一射随器得到的射随编程电压传输至所述第一位线BL1后，第一位线BL1和第三位线BL3上的电位应相等；然而，由于射随器电路的非理想性，所述第一位线BL1和第三位线BL3上的实际电位也可能存在电位差，并且第一控制栅线CG0和第二控制栅线CG1以及字线WL上的电压使得第一分栅闪存单元100被打开，这将使得第一分栅闪存单元100的沟道内流有沟道电流，这将使得对第二分栅闪存单元200的第二存储位B的编程操作的精度和效率也受到影响。因此，在对所述第二分栅闪存单元200的第二存储位B进行操作时，所述第一位线BL1和第三位线BL3上存在的侧边漏电问题影响了其读和操作的精度和效率。
表1
表2
根据以上分析可知，现有技术的闪存单元面临着读和编程操作的效率和精度较低的问题。
本发明实施例提出一种闪存单元的操作方法，通过抑制闪存单元中的侧边漏电，提高包括分栅闪存单元的闪存单元在读操作和编程操作时的效率和精度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供的闪存单元的电路结构可以继续参照图2。
如图2所示，本发明实施例闪存单元的操作方法可以包括：先通过对所述第一位线BL1、第三位线BL3、字线WL、第一控制栅线CG0、第二控制栅线CG1的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待读取或待编程状态；再将所述第二位线BL2浮空；而后，对所述第一分栅闪存单元的第一存储位进行读取或编程操作。
需要说明的是，本发明实施例不对所述第一存储位对应于图2所示的第一存储位A或第二存储位B进行特殊指定；并且，由于图2中的第一分栅闪存单元和第二分栅闪存单元是对称的，因此，也不对所述第一分栅闪存单元对应于图3所示的第一分栅闪存单元100或第二分栅闪存单元200进行特殊限制。
以下仅以第一分栅闪存单元100的第二存储位B作为举例进行说明。
对所述第二位线BL2浮空可以使得第二位线BL2和第三位线BL3的电位趋于一致，所述第二位线BL2和第三位线BL3不存在侧边漏电的现象，更避免了第一分栅闪存单元100的第二存储位B在读或者编程操作时第二分栅闪存单元200的沟道内产生漏电流，可以提高闪存单元在读和编程时的效率和精度。
在具体实施中，在将所述第二位线BL2浮空之后，本实施例的操作方法还可以包括：等待预设时间，以使得所述第二位线BL2和第三位线BL3具有相同的电位。
请参阅图3，图3是本发明实施例一种分栅闪存单元的示意性结构图。
图3以第一分栅闪存单元100为例，在具体实施中，所述第一分栅闪存单元100和第二分栅闪存单元200分别可以包括由N+掺杂区组成的源极区域101和漏极区域102，其中，所述源极区域101连接所述源极(图未示)，所述漏极区域102连接所述漏极(图未示)；所述源极区域101和所述漏极区域102之间为P型掺杂的沟道区10，所述沟道区10的表面用于形成连接所述源极区域101和所述漏极区域102的沟道。
在所述沟道区10的表面上方形成有第一控制栅CG0、字线栅WL和第二控制栅CG1；所述第一控制栅CG0、所述字线栅WL和所述第二控制栅CG1依次并排排列在所述源极区域101和所述漏极区域102之间，所述第一控制栅CG0和所述第二控制栅CG1中分别包括有用于存储电荷的浮栅FG0和FG1。
所述第一控制栅CG0和所述第二控制栅CG1在所述字线栅WL两侧呈对称结构，所述源极区域101和所述漏极区域102呈对称结构。
所述源极区域101可以连接第一位线BL1，所述漏极区域102可以连接第二位线BL2。
在本发明实施例中，当所述第一分栅闪存单元100的第一存储位为远离所述第三位线BL3的存储位(即第二存储位B)时，所述通过对所述第一位线BL1、第三位线BL3、字线WL、第一控制栅线CG0、第二控制栅线CG1的电压配置，选中所述第一分栅闪存单元100内的第一存储位，并使得所述第一分栅闪存单元100的第一存储位处于待读取状态可以包括：通过对所述第一位线BL1施加范围为-1V至1V的电压，对所述第三位线BL3施加范围为0.3V至1V的电压，对所述字线WL施加范围为2V至5V的电压，对所述第一控制栅线CG0施加范围为-1V至1V的电压，对所述第二控制栅线CG1施加范围为2V至5V的电压，选中所述第一分栅闪存单元100的第一存储位，并使得所述第一分栅闪存单元100的沟道内流有沟道电流。
需要指出的是，本实施例不限制以上对所述第一位线BL1和第三位线BL3、字线WL、第一和第二控制栅线CG1上施加电压的顺序。
优选地，对所述第一位线BL1施加0V的电压，对所述第三位线BL3施加0.8V的电压，对所述字线WL施加4V的电压，对所述第一控制栅线CG0施加0V的电压，对所述第二控制栅线CG1施加4V的电压。
当所述第一分栅闪存单元100的第一存储位为靠近所述第三位线BL3的存储位(即第一存储位A)时，所述通过对所述第一位线BL1、第三位线BL3、字线WL、第一控制栅线CG0、第二控制栅线CG1的电压配置，选中所述第一分栅闪存单元100内的第一存储位，并使得所述第一分栅闪存单元100的第一存储位处于待读取状态可以包括：通过对所述第一位线BL1施加范围为0.3V至1V的电压，对所述第三位线BL3施加范围为0.3V至1V的电压，对所述字线WL施加范围为2V至5V的电压，对所述第一控制栅线CG0施加范围为2V至5V的电压，对所述第二控制栅线CG1施加范围为-1V至1V的电压，选中所述第一分栅闪存单元100的第一存储位，并使得所述第一分栅闪存单元100的沟道内流有沟道电流。
本实施例同样本实施例不限制以上对所述第一位线BL1和第三位线BL3、字线WL、第一和第二控制栅线CG1上施加电压的顺序。
优选地，对所述第一位线BL1施加0.8V的电压，对所述第三位线BL3施加范围为0.8V的电压，对所述字线WL施加4V的电压，对所述第一控制栅线CG0施加4V的电压，对所述第二控制栅线CG1施加0V的电压。
当所述第一分栅闪存单元100的第一存储位为远离所述第三位线BL3的存储位(即第二存储位B)时，通过对所述第一位线BL1、第三位线BL3、字线WL、第一控制栅线CG0、第二控制栅线CG1的电压配置，选中所述第一分栅闪存单元100内的第一存储位，并使得所述第一分栅闪存单元100的第一存储位处于待编程状态可以包括：通过对所述第一位线BL1施加范围为3V至6V的电压，对所述第三位线BL3施加范围为0.1V至0.5V的电压，对所述字线WL范围为施加1V至2V的电压，对所述第二控制栅线CG1施加范围为3V至6V的电压，选中所述第一分栅闪存单元100的第一存储位，并使得所述第一分栅闪存单元100的沟道内流有沟道电流。
对所述第一分栅闪存单元100的第一存储位进行编程操作包括：施加范围为6V至10V的电压至所述第一控制栅线CG0。
需要指出的是，本实施例不限制以上对所述第一位线BL1、第三位线BL3、字线WL和第二控制栅线CG1上施加电压的顺序。
优选地，对所述第一位线BL1施加5.5V的电压，对所述第三位线BL3施加0.2V的电压，对所述字线WL施加1.5V的电压，对所述第二控制栅线CG1施加5V的电压，施加8V的电压至所述第一控制栅线CG0。
在具体实施中，对所述第三位线BL3施加范围为0.1V至0.5V的电压可以包括：施加编程电流至所述第三位线BL3，所述编程电流使得所述第三位线BL3上形成有范围为0.1V至0.5V的电压。
当所述第一分栅闪存单元100的第一存储位为靠近所述第三位线BL3的存储位(即第一存储位A)时，所述通过对所述第一位线BL1、第三位线BL3、字线WL、第一控制栅线CG0、第二控制栅线CG1的电压配置，选中所述第一分栅闪存单元100内的第一存储位，并使得所述第一分栅闪存单元100的第一存储位处于待编程状态包括：通过对所述第一位线BL1施加范围为0.1V至0.5V的电压，对所述第三位线BL3施加范围为3V至6V的电压，对所述字线WL施加范围为1V至2V的电压，对所述第一控制栅线CG0施加范围为3V至6V的电压，选中所述第一分栅闪存单元100的第一存储位，并使得所述第一分栅闪存单元100的沟道内流有沟道电流。
对所述第一分栅闪存单元100的第一存储位进行编程操作包括：施加范围为6V至10V的电压至所述第二控制栅线CG1。
优选地，对所述第一位线BL1施加0.2V的电压，对所述第三位线BL3施加5.5V的电压，对所述字线WL施加1.5V的电压，对所述第一控制栅线CG0施加5V的电压，施加8V的电压至所述第二控制栅线CG1。
需要指出的是，本实施例不限制以上对所述第一位线BL1、第三位线BL3、字线WL和第一控制栅线CG0上施加电压的顺序。
在具体实施中，对所述第一位线BL1施加范围为0.1V至0.5V的电压可以包括：施加编程电流至所述第一位线BL1，所述编程电流使得所述第一位线BL1上形成有范围为0.1V至0.5V的电压。
所述编程电流的范围可以为1μA～4μA，所施加的编程电流可以使得所述第一分栅闪存单元100的沟道内具有足够的电子，以利于其编程。
在本发明实施例中，在对所述第一分栅闪存单元100的第一存储位(以第一存储位A为例)进行编程操作时，在将所述第二位线BL2浮空之前，还可以包括：施加电源电压至所述第二位线BL2。
具体地，施加至所述字线WL的电压与所述电源电压的差值可以小于所述第一分栅闪存单元100的阈值电压Vth。
更具体而言，在对所述第一分栅闪存单元100的第一存储位进行编程操作时，可以对所述字线WL施加1.5V的电压，并施加1.5V的电源电压至所述第二位线BL2，可以使得与所述第一分栅闪存单元100对称的第二分栅闪存单元200的沟道关闭，不形成沟道电流，以抑制第二分栅闪存单元200的编程，抑制编程串扰。
需要说明的是，在具体实施中，以上所述的对第一分栅闪存单元100和/或第二分栅闪存单元200上施加的电压是相对于所述闪存阵列200的接地信号而言的。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种闪存单元的操作方法，其特征在于，所述闪存单元包括：第一分栅闪存单元和第二分栅闪存单元，所述第一分栅闪存单元和第二分栅闪存单元分别具有源极、漏极、第一控制栅、字线栅和第二控制栅；
所述第一分栅闪存单元的源极连接第一位线，所述第二分栅闪存单元的源极连接第二位线，所述第一分栅闪存单元的漏极连接所述第二分栅闪存单元的漏极并连接第三位线；所述第一分栅闪存单元的第一控制栅连接所述第二分栅闪存单元的第一控制栅并连接第一控制栅线，所述第一分栅闪存单元的第二控制栅连接所述第二分栅闪存单元的第二控制栅并连接第二控制栅线；所述第一分栅闪存单元的字线栅连接所述第二分栅闪存单元的字线栅并连接字线；
所述闪存单元的操作方法包括：
通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待读取或待编程状态；
将所述第二位线浮空；
对所述第一分栅闪存单元的第一存储位进行读取或编程操作。
2.如权利要求1所述的闪存单元的操作方法，其特征在于，在将所述第二位线浮空之后，还包括：等待预设时间，以使得所述第二位线和第三位线具有相同的电位。
3.如权利要求1所述的闪存单元的操作方法，其特征在于，当所述第一分栅闪存单元的第一存储位为远离所述第三位线的存储位时，所述通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待读取状态包括：
通过对所述第一位线施加范围为-1V至1V的电压，对所述第三位线施加范围为0.3V至1V的电压，对所述字线施加范围为2V至5V的电压，对所述第一控制栅线施加范围为-1V至1V的电压，对所述第二控制栅线施加范围为2V至5V的电压，选中所述第一分栅闪存单元的第一存储位，并使得所述第一分栅闪存单元的沟道内流有沟道电流。
4.如权利要求1所述的闪存单元的操作方法，其特征在于，当所述第一分栅闪存单元的第一存储位为靠近所述第三位线的存储位时，所述通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待读取状态包括：
通过对所述第一位线施加范围为0.3V至1V的电压，对所述第三位线施加范围为0.3V至1V的电压，对所述字线施加范围为2V至5V的电压，对所述第一控制栅线施加范围为2V至5V的电压，对所述第二控制栅线施加范围为-1V至1V的电压，选中所述第一分栅闪存单元的第一存储位，并使得所述第一分栅闪存单元的沟道内流有沟道电流。
5.如权利要求1所述的闪存单元的操作方法，其特征在于，当所述第一分栅闪存单元的第一存储位为远离所述第三位线的存储位时，所述通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待编程状态包括：
通过对所述第一位线施加范围为3V至6V的电压，对所述第三位线施加范围为0.1V至0.5V的电压，对所述字线施加范围为1V至2V的电压，对所述第二控制栅线施加范围为3V至6V的电压，选中所述第一分栅闪存单元的第一存储位，并使得所述第一分栅闪存单元的沟道内流有沟道电流；
对所述第一分栅闪存单元的第一存储位进行编程操作包括：施加范围为6V至10V的电压至所述第一控制栅线。
6.如权利要求1所述的闪存单元的操作方法，其特征在于，当所述第一分栅闪存单元的第一存储位为靠近所述第三位线的存储位时，所述通过对所述第一位线、第三位线、字线、第一控制栅线、第二控制栅线的电压配置，选中所述第一分栅闪存单元内的第一存储位，并使得所述第一分栅闪存单元的第一存储位处于待编程状态包括：
通过对所述第一位线施加范围为0.1V至0.5V的电压，对所述第三位线施加范围为3V至6V的电压，对所述字线施加范围为1V至2V的电压，对所述第一控制栅线施加范围为3V至6V的电压，选中所述第一分栅闪存单元的第一存储位，并使得所述第一分栅闪存单元的沟道内流有沟道电流；
对所述第一分栅闪存单元的第一存储位进行编程操作包括：施加范围为6V至10V的电压至所述第二控制栅线。
7.如权利要求5所述的闪存单元的操作方法，其特征在于，当所述第一分栅闪存单元的第一存储位为远离所述第三位线的存储位时，对所述第三位线施加范围为0.1V至0.5V的电压包括：施加编程电流至所述第三位线，所述编程电流使得所述第三位线上形成有范围为0.1V至0.5V的电压压。
8.如权利要求6所述的闪存单元的操作方法，其特征在于，当所述第一分栅闪存单元的第一存储位为靠近所述第三位线的存储位时，对所述第一位线施加范围为0.1V至0.5V的电压包括：施加编程电流至所述第一位线，所述编程电流使得所述第一位线上形成有范围为0.1V至0.5V的电压。
9.如权利要求7或8所述的闪存单元的操作方法，其特征在于，所述编程电流的范围为1μA～4μA。
10.如权利要求5或6所述的闪存单元的操作方法，其特征在于，在对所述第一分栅闪存单元的第一存储位进行编程操作时，在将所述第二位线浮空之前，还包括：施加电源电压至所述第二位线。
11.如权利要求10所述的闪存单元的操作方法，其特征在于，施加至所述字线的电压与所述电源电压的差值小于所述第一分栅闪存单元的阈值电压。
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