CN103413786A - 存储单元及其形成方法、存储单元的驱动方法 - Google Patents

Abstract

一种存储单元及其形成方法、存储单元的驱动方法，存储单元的形成方法包括：提供半导体衬底，其表面有第一介质层、浮栅材料层、第二介质层、控制栅材料层，以及掩膜层；在开口侧壁表面形成第一侧墙；刻蚀控制栅材料层，形成第一凹槽；形成第二侧墙；刻蚀第二介质层、浮栅材料层和第一介质层，形成第二凹槽；在第二凹槽内壁表面形成隧穿氧化层；在隧穿氧化层表面形成字线；形成第一控制栅、第一控制栅介质层、第一浮栅和第一浮栅介质层以及第二控制栅、第二控制栅介质层、第二浮栅和第二浮栅介质层；形成源极和漏极。上述方法形成的存储单元，仅需一个选择控制晶体管进行控制两个控制栅，可以有效减少选择晶体管的数量，提高存储器的集成度。

Description

存储单元及其形成方法、存储单元的驱动方法

技术领域

本发明涉及半导体技术领域，特别涉及一种存储单元及其形成方法、一种存储单元的驱动方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM（随机存储器）、DRAM（动态随机存储器）、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(快闪存储器)和FRAM（铁电存储器）等。

存储器中的闪存器件的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

EEPROM（电可擦除可编程只读存储器）被广泛应用于闪存芯片中。EEPROM一般包括浮栅和控制栅，每一个控制栅结构都与相应的高压选择控制晶体管连接，以便在存储器工作过程中，实现对每个存储单元的读写操作。但是这就导致选择控制晶体管在存储器件中占据较大的面积，使得存储器的集成度较低。

发明内容

本发明解决的问题是提供一种存储单元及其形成方法、存储单元的驱动方法，提高存储器的集成度。

为解决上述问题，本发明提供一种存储单元的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有第一介质层、位于第一介质层表面的浮栅材料层、位于浮栅材料层表面的第二介质层、位于第二介质层表面的控制栅材料层，以及位于所述控制栅材料层表面具有开口的掩膜层，所述开口暴露出部分控制栅材料层的表面；在所述开口侧壁表面形成第一侧墙；以所述掩膜层和第一侧墙为掩膜，沿开口刻蚀所述控制栅材料层，形成第一凹槽；在所述第一凹槽内，形成位于所述控制栅材料层侧壁上的第二侧墙；以所述半导体衬底为停止层，沿所述第一凹槽刻蚀第二介质层、浮栅材料层和第一介质层，形成第二凹槽；在所述第二凹槽内壁表面形成隧穿氧化层；在所述隧穿氧化层表面形成填充满所述第一凹槽、第二凹槽的字线；去除所述掩膜层和位于所述掩膜层下方的部分控制栅材料层、部分第二介质层、部分浮栅材料层、部分第一介质层，形成位于字线一侧的第一控制栅、第一控制栅介质层、第一浮栅和第一浮栅介质层以及位于字线另一侧的第二控制栅、第二控制栅介质层、第二浮栅和第二浮栅介质层；在所述第一侧墙两侧的半导体衬底内形成源极和漏极，部分源极位于第一浮栅介质层下方，部分漏极位于第二浮栅介质层下方；在所述第一侧墙、第一控制栅、第一控制栅介质层、第一浮栅、第一浮栅介质层以及第二控制栅、第二控制栅介质层、第二浮栅和第二浮栅介质层的侧壁表面形成第三侧墙，所述第三侧墙位于源极和漏极上方。

可选的，还包括：在所述半导体衬底上形成选择控制晶体管，通过金属互连结构将所述选择控制晶体管的漏极与第一控制栅和第二控制栅连接。

可选的，对在所述第一侧墙两侧的半导体衬底内进行离子注入形成源极和漏极，注入的离子为N型离子，注入离子能量为10KeV～15KeV，剂量为1.0×10¹⁵atom/cm²～5.0×10¹⁵atom/cm²。

可选的，形成所述第二侧墙之前，在所述控制栅材料层侧壁表面形成氧化硅层。

可选的，所述源极位于第一浮栅介质层下方的长度占所述第一浮栅介质层长度的1/3～2/3；漏极位于第二浮栅介质层下方的长度占所述第二浮栅介质层长度的1/3～2/3。

为解决上述问题，本发明的技术方案还提供了一种用上述方法形成的存储单元，包括：半导体衬底；位于半导体衬底上的字线，所述字线与半导体衬底之间具有隧穿氧化层，所述隧穿氧化层还覆盖字线的侧壁；位于所述字线一侧的半导体衬底表面的第一浮栅介质层、位于所述第一浮栅介质层表面的第一浮栅、位于所述第一浮栅表面的第一控制栅介质层、位于所述第一控制栅介质层表面的第一控制栅、位于所述第一控制栅表面的第一侧墙；位于所述字线另一侧的半导体衬底表面的第二浮栅介质层、位于所述第二浮栅介质层表面的第二浮栅、位于所述第二浮栅表面的第二控制栅介质层、位于所述第二控制栅介质层表面的第二控制栅、位于所述第二控制栅表面的第二侧墙；位于所述第一控制栅、第二控制栅与字线侧壁表面的隧穿氧化层之间的第二侧墙；位于所述第一侧墙、第一控制栅、第一控制栅介质层、第一浮栅、第一浮栅介质层侧壁表面以及第一侧墙、第二控制栅、第二控制栅介质层、第二浮栅、第二浮栅介质层的侧壁表面的第三侧墙；位于所述第三侧墙下方的半导体衬底内的源极和漏极，部分源极位于第一浮栅介质层下方，部分漏极位于第二浮栅介质层下方。

本发明的技术方案还提供一种上述存储单元的驱动发方法，包括：提供一种上述方法形成的存储单元；在所述第一控制栅和第二控制栅上施加相同的第一控制电压，在字线上施加第一字线电压，在漏极上施加第一漏极电压，所述第一漏极电压大于第一控制电压，并且将源极接地，实现读取操作；在所述第一控制栅和第二控制栅上施加相同的第二控制电压，在字线上施加第二字线电压，在源极施加第二源极电压，在漏极上施加第二漏极电压，所述第二漏极电压大于第二源极电压，所述第二漏极电压小于第二控制电压，所述第二字线电压小于第二漏极电压，半导体衬底内电子进入第二浮栅中，实现写入操作；在所述第一控制栅和第二控制栅上施加相同的第三控制电压，在字线上施加第三字线电压，将源极和漏极接地，所述第三控制电压为负电压，第三字线电压为正电压，第一浮栅和第二浮栅中电子进入字线中，实现擦除操作。

可选的，所述第一控制电压为0～1V，第一字线电压为2V～3V，第一漏极电压为2V～5V。

可选的，所述第二控制电压为7V～10V，第二字线电压为1V～2V，第二源极电压为0～0.8V，第二漏极电压为4V～6V。

可选的，所述第三控制电压为-6V～-8V，第三字线电压为7V～9V。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案，在形成所述第三侧墙之前，在所述半导体衬底内形成源极和漏极，使得部分源极位于第一浮栅介质层下方，部分漏极位于第二浮栅介质层下方，从而增加了第一浮栅与源极之间的耦合电容，以及第二浮栅与漏极之间的耦合电容，同时减低了第一浮栅和第二浮栅下方的半导体衬底内的沟道长度。在对源极或者漏极施加电压的时候，所述源极或漏极的电压会通过耦合电容耦合到所述第一浮栅或者第二浮栅上，从而可以通过所述源极或漏极上的电压大小调整第一浮栅或第二浮栅上的电压，从而控制所述第一浮栅或第二浮栅下方的沟道区域的开启或关闭。并且，由于沟道长度变短，导致漏极感应势垒降低效应，因此所述第一浮栅或第二浮栅下方的沟道更容易开启。

进一步，将所述第一控制栅和第二控制栅极与同一个选择控制晶体管连接，在对所述存储单元进行驱动的过程中，所述第一控制栅极和第二控制栅极上施加相同的控制电压，然后可以通过对源极、漏极施加不同的电压实现对第一浮栅或第二浮栅的读取和写入操作。从而可以降低选择控制晶体管的使用数量，降低选择控制晶体管占用的芯片面积，提高存储器的集成度。

附图说明

图1至图12是本发明的存储单元的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有形成的EEPROM单元的每一组栅极都对应至少一个选择控制晶体管，从而使得选择控制晶体管占据了存储芯片的较大面积。

为了提高存储芯片的集成度，需要降低选择控制晶体管的数量，同时又不影响对存储单元的各种读写和擦除操作。

为了解决上述问题，本发明的实施例形成的存储单元的源极和漏极部分位于浮栅介质层下方，提高了浮栅与源极或漏极之间的耦合率，从而可以通过漏极或者源极电压控制浮栅下方的沟道的开启或关闭，从而将字线两侧的控制栅与同一选择控制晶体管连接依然可以实现对存储单元的读写和擦除操作。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图1，提供半导体衬底100，在所述半导体衬底100表面形成第一介质层101，位于第一介质层101表面的浮栅材料层102、位于浮栅材料层102表面的第二介质层103和位于所述第二介质层103表面的控制栅材料层104。

所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为硅片。

所述第一介质层101的材料为氧化硅，所述第一介质层101后续用于形成浮栅介质层，作为浮栅和衬底之间的隧穿氧化层。所述第一介质层101的形成方法为热氧化或化学气相沉积。所述第一介质层101的厚度范围为

所述浮栅材料层102的材料可以为多晶硅，所述浮栅材料层102后续用于形成浮栅，所述浮栅材料层102形成方法为化学气相沉积。所述浮栅材料层102的厚度范围为

所述第二介质层103的材料为ONO（氧化硅-氮化硅-氧化硅）结构，所述第二介质层103后续用于形成控制栅介质层，作为控制删和浮栅之间的耦合氧化层。所述第二介质层103的形成方法为热氧化或化学气相沉积。所述第二介质层103的厚度范围为

本发明的其他实施例中，所述第二介质层103的材料还可以是单层的氧化硅层。

所述控制栅材料层104材料可以为多晶硅，所述控制栅材料层104后续用于形成控制栅，所述控制栅材料层104的形成方法为化学气相沉积。所述控制栅材料层104的厚度范围为所述控制栅材料层104与浮栅材料层102之间通过第二介质层103隔离。

请参考图2，在所述控制栅材料层104表面具有开口201的掩膜层200，所述开口201暴露出部分控制栅材料层104的表面。

形成所述具有开口201的掩膜层200的方法包括：在所述控制栅材料层104表面形成掩膜材料层，在所述掩膜材料层表面形成图形化的光刻胶层，所述图形化光刻胶层限定了后续形成的掩膜层200内开口201的位置和尺寸，以所述述图形化光刻胶层为掩膜，以所述控制栅材料层104为刻蚀停止层，刻蚀所述掩膜材料层，形成开口201，所述开口201暴露出部分控制栅材料层104的表面。所述掩膜材料层201的材料为氮化硅，可以采用化学气相沉积工艺形成。

请参考图3，在所述开口201侧壁表面形成第一侧墙202。

所述第一侧墙202的材料与所述掩膜层200的材料不相同，本实施例中，所述第一侧墙202的材料为氧化硅。

形成所述第一侧墙202的方法包括：形成覆盖所述开口201内壁和所述掩膜层200表面的第一侧墙材料层，采用无掩膜刻蚀工艺，刻蚀所述第一侧墙材料层，去除位于掩膜层200表面和开口201底部表面的第一侧墙材料，形成覆盖开口201侧壁的第一侧墙202。

所述第一侧墙200作为后续刻蚀控制栅材料层104的掩膜。

请参考图4，以所述第一侧墙202和掩膜层200为掩膜，沿所述开口201刻蚀所述控制栅材料层104，暴露出部分第二介质层103的表面。

具体的，以所述第二介质层103为刻蚀停止层，可以采用干法刻蚀工艺刻蚀所述控制栅材料层104，形成第一凹槽301。

请参考图5，在所述掩膜层200、第一侧墙202以及第一凹槽301内壁表面形成氧化硅层311。

所述氧化硅层311的厚度为

采用化学气相沉积工艺形成所述氧化硅层311。所述氧化硅层311可以避免后续在直接在第一凹槽301侧壁表面形成第二侧墙的过程中，所述第二侧墙与控制栅材料层104之间发生晶格失配而产生缺陷。

在本发明的其他实施例中，还可以采用热氧化工艺，直接在所述第一凹槽301侧壁的控制栅材料层104侧壁表面形成氧化硅层311。

在本发明的其他实施例中，也可以不形成所述氧化硅层311。

请参考图6，在所述第一凹槽301侧壁的氧化硅层311表面形成第二侧墙312。

所述第二侧墙312的材料为氮化硅。由于所述氧化硅层311的厚度较薄，不足以作为后续在第一凹槽301内形成的字线与控制栅材料层104之间的隔离结构，所以形成第二侧墙312，作为字线与控制栅材料层104之间的隔离结构。在所述氧化硅层311表面形成所述第二侧墙312可以提高所述第二侧墙312的质量，提高隔离效果。

具体的，形成所述第二侧墙312的方法包括：在所述氧化硅层311表面形成第二侧墙材料层，采用无掩膜刻蚀工艺，刻蚀所述第二侧墙材料层，去除掩膜层200上、部分第一侧墙202表面以及第一凹槽301底部表面的部分第二侧墙材料层，形成覆盖第一凹槽301表面的第二侧墙312。

请参考图7，以所述半导体衬底100为刻蚀停止层，沿所述第一凹槽301刻蚀氧化硅层311、第二介质层103、浮栅材料层102和第一介质层101，形成第二凹槽302。

具体的，以所述掩膜层200、第一侧墙202、第二侧墙312为掩膜，沿第一凹槽301刻蚀所述氧化硅层311、第二介质层103、浮栅材料层102和第一介质层101至半导体衬底100，形成第二凹槽302。

采用干法刻蚀工艺，同时去除掩膜层200和第一侧墙202表面暴露的部分氧化硅层311。

请参考图8，形成覆盖所述第二凹槽302、第一凹槽301内壁、第一侧墙202表面和掩膜层200表面的隧穿氧化层312。

所述隧穿氧化层312的材料为氧化硅，所述隧穿氧化层312的厚度为

可以采用化学气相沉积或原子层沉积工艺形成所述隧穿氧化层312。

请参考图9，在所述隧穿氧化层312表面形成填充满所述开口201、第一凹槽301和第二凹槽302（请参考图8）的字线303。

所述字线502的材料为多晶硅，采用化学气相沉积工艺形成所述字线303。

具体的，形成所述字线303的方法包括：在所述隧穿氧化层312表面形成填充满所述开口201、第一凹槽301和第二凹槽302（请参考图8），并且覆盖所述掩膜层200表面的字线材料层；以所述掩膜层200为停止层，对所述字线材料层进行化学机械掩膜处理，去除位于所述掩膜层200表面的部分隧穿氧化层312和字线材料层，形成字线303，所述字线303的表面与掩膜层200的表面齐平。

请参考图10，在所述字线303表面形成盖帽层313后，去除所述掩膜层200（请参考图9）和位于所述掩膜层200下方的部分控制栅材料层104、部分第二介质层103、部分浮栅材料层102、部分第一介质层101（请参考图9），形成位于字线303两侧的第一控制栅114、第二控制栅124、第一控制栅介质层113、第二控制栅介质层123、第一浮栅112、第二浮栅122、第一浮栅介质层111和第二浮栅介质层121。

本实施例中，采用湿法刻蚀工艺去除所述掩膜层200（请参考图9），所述湿法刻蚀溶液可以是磷酸；然后采用干法刻蚀工艺，以所述第一侧墙202和盖帽层，313为掩膜，去除所述掩膜层200下方的部分控制栅材料层104、部分第二介质层103、部分浮栅材料层102、部分第一介质层101（请参考图9），剩余的位于第一侧墙202下方的控制栅材料层分别作为位于字线303两侧第一控制栅114和第二控制栅124，位于所述第一控制栅114下方的控制栅介质层作为第一控制栅介质层113，位于所述第二控制栅124下方的控制栅介质层作为第二控制栅介质层123，位于第一控制栅介质层113下方的浮栅材料层作为第一浮栅112，位于第二控制栅介质层123下方的浮栅材料层作为第二浮栅122，位于第一浮栅112下方的第一介质层作为第一浮栅介质层111，位于第二浮栅122下方的第二介质层作为第二浮栅介质层121。

请参考图11，对所述第一侧墙202两侧的半导体衬底100内行进离子注入，形成源极401和漏极402，部分源极401位于第一浮栅介质层111下方，部分漏极402位于第二浮栅介质层121下方。

所述离子注入的离子为N型离子，注入离子能量为10KeV～15KeV，剂量为1.0×10¹⁵atom/cm²～5.0×10¹⁵atom/cm²。

所述源极401位于第一浮栅介质层111下方的长度占所述第一浮栅介质层111长度的1/3～2/3，漏极402位于第二浮栅介质层121下方的长度占所述第二浮栅介质层121长度的1/3～2/3，所述源极401和漏极402的位置和功能可以互换。

由于部分源极401位于第一浮栅介质层111下方，部分漏极402位于第二浮栅介质层121下方，提高了第一浮栅112与源极401之间的耦合电容，以及第二浮栅122与漏极402之间的耦合电容，从而在所述源极401或漏极402上施加较大工作电压时，可以在第一浮栅112或第二浮栅122上耦合获得较高的电压，从而使得第一浮栅112或第二浮栅122下方的半导体衬底内的沟道开启。并且，由于所述源极401位于第一浮栅介质层111下方的长度较大，所述漏极402位于第二浮栅介质层121下方的长度也较大，从而降低了第一浮栅112和第二浮栅122下方的沟道区域的长度，沟道区域的长度变短，产生了漏极感应势垒降低效应，可以进一步降低沟道开启的电压，便于通过在源极401或漏极402上施加电压控制所述第一浮栅112或第二浮栅122下方的沟道区域的开启。

请参考图12，在所述第一侧墙202、第一控制栅114、第一控制栅介质层113、第一浮栅112、第一浮栅介质层111以及第二控制栅124、第二控制栅介质层123、第二浮栅122和第二浮栅介质层121的侧壁表面形成第三侧墙403，所述第三侧墙403位于源极401和漏极402上方。

所述第三侧墙403的材料为氮化硅，用于在后续工艺中保护所述存储单元。

本发明的实施例中，还在半导体衬底上形成选择控制晶体管，后续在所述存储单元的源极、漏极和字线上通过金属插塞连接到上层金属层。并且还可以将上述第一控制栅114和第二控制栅124同时连接至一个选择控制晶体管。通过一个选择控制晶体管，实现对第一控制栅114和第二控制栅124所对应的2比特的存储位的控制。在对所述存储单元进行操作的时候，通过金属插塞对存储单元的第一控制栅114、第二控制栅124、源极401、漏极402以及字线303上施加电压。

本实施例还提供了一种采用上述方法形成的存储单元。

请参考图12，所述存储单元包括：半导体衬底100；位于半导体衬底100上的字线303，所述字线303与半导体衬底100之间具有隧穿氧化层312，所述隧穿氧化层312还覆盖字线303的侧壁；位于所述字线303一侧的半导体衬底100表面的第一浮栅介质层111、位于所述第一浮栅介质层111表面的第一浮栅112、位于所述第一浮栅112表面的第一控制栅介质层113、位于所述第一控制栅介质层113表面的第一控制栅114、位于所述第一控制栅114表面的第一侧墙202；位于所述字线303另一侧的半导体衬底100表面的第二浮栅介质层121、位于所述第二浮栅介质层121表面的第二浮栅122、位于所述第二浮栅122表面的第二控制栅介质层123、位于所述第二控制栅介质层123表面的第二控制栅124、位于所述第二控制栅124表面的第二侧墙202；位于所述第一控制栅114、第二控制栅124与字线303侧壁表面的隧穿氧化层之间的第二侧墙312，所述第二侧墙还覆盖部分第一侧墙202；位于所述第一侧墙202、第一控制栅114、第一控制栅介质层113、第一浮栅112、第一浮栅介质层111侧壁表面以及第一侧墙202、第二控制栅124、第二控制栅介质层123、第二浮栅122、第二浮栅介质层121的侧壁表面的第三侧墙403；位于所述第三侧墙下方的半导体衬底100内的源极401和漏极402，部分源极401位于第一浮栅介质层111下方，部分漏极402位于第二浮栅介质层121下方。

所述第一控制栅114、第二控制栅124与第二侧墙312之间具有氧化硅层311。

所述字线303顶部具有盖帽层313。所述盖帽层303的材料为氧化硅。

本实施例中，所述存储单元具有两个比特的存储位，并且所述存储单元还包括位于半导体衬底100上的选择控制晶体管（图中未示出），所述第一控制栅114和第二控制栅115通过金属插塞与选择控制晶体管的漏极连接（图中未示出）。通过一个选择控制晶体管控制所述第一控制栅114和第二控制栅124所分别对应的1比特的存储位。现有技术中，需要通过两个选择控制晶体管，分别对第一控制栅和第二控制栅施加不同的电压来实现对所述第一控制栅和第二控制栅对应的存储位的操作。

而与现有技术中每个控制栅连接一个选择控制晶体管相比，本发明的实施例中，两个控制栅连接一个选择控制晶体管，可以减少需要形成的选择控制晶体管的数量从而降低选择控制晶体管占用的面积，从而可以提高形成的存储器的集成度。

由于所述源极401部分位于第一浮栅介质层111下方，漏极402部分位于第二浮栅介质层121下方，所以所述源极401与第一浮栅112之间具有较大的耦合电容，同样，所述漏极402与第二浮栅122之间也具有较大的耦合电容。以漏极402举例，在所述漏极402上加高电压之后，由于第二浮栅122与漏极402之间具有较大的耦合电容，所以在所述第二浮栅122上能够耦合上较大的电压，从而使得第二浮栅122下方的半导体衬底100内的沟道开启。所以，可以通过漏极402上的电压控制第二浮栅121下方的沟道的开启和关闭。在源极401上施加电压同样能够有这样的效果。从而在将第一控制栅114和第二控制栅124与同一个选择控制晶体管连接后，依然能够分别控制所述第一控制栅114和第二控制栅124对应的存储位的读写和擦除操作。

本发明的实施例，还提供一种上述存储单元的驱动方法。

在进行读取操作时，在所述第一控制栅114和第二控制栅124上施加相同的第一控制电压，在字线303上施加第一字线电压，在漏极402上施加第一漏极电压，所述第一漏极电压大于第一控制电压，并且将源极401接地，实现读取操作。

所述第一控制电压为0～1V，第一字线电压为2V～3V，第一漏极电压为2V～5V。

由于第一控制栅114和第二控制栅124连接同一个选择控制晶体管，所述第一控制栅114和第二控制栅124上会施加相同的第一控制电压；读取操作时，所述第一控制电压较低；在漏极402上施加的较高的第一漏极电压，所述第一漏极电压能够通过第二浮栅122与漏极402之间的耦合电容，使的第二浮栅122上耦合获得一个较大的耦合电压；又由于第二浮栅122下方的沟道区域的长度较小，产生了漏极感应势垒降低效应，导致沟道导通的阈值电压的下降，可以使得所述第二浮栅122下方的沟道很容易开启，形成导电通路；由于源极401接地，所述源极401和漏极402之间具有一定的电压差。并且由于源极401接地，源极对第一浮栅112的耦合电压为0V，第一浮栅112的电势由它本身的编程状态决定。当读取第一浮栅112内的数据时，即当第一浮栅112处于编程模式即所述第一浮栅内数据为“0”时，所述第一浮栅112自身带负电荷，不足以开启第一浮栅112下方的沟道，源极和漏极之间不产生电流；而在第一浮栅112处于非编程模式即所述第一浮栅内数据为“1”时，所述第一浮栅112自身带正电荷，开启第一浮栅112下方的沟道，源极和漏极之间产生电流。从而可以通过源漏之间的电流读取所述第一浮栅112内的数据。

在本发明的其他实施例中，也可以将漏极402接地，使所述源极401的电压大于第一控制栅和第二控制栅上的电压，读取第二浮栅122内的数据。

在进行写入操作时，在所述第一控制栅114和第二控制栅124上施加相同的第二控制电压，在字线303上施加第二字线电压，在源极401施加第二源极电压，在漏极402上施加第二漏极电压，所述第二漏极电压大于第二源极电压，所述第二漏极电压小于第二控制电压，所述第二字线电压小于第二漏极电压，实现写入操作。

所述第二控制电压为7V～10V，第二字线电压为1V～2V，第二源极电压为0～0.8V，第二漏极电压为4V～6V。

由于第一控制栅114和第二控制栅124连接同一个选择控制晶体管，所述第一控制栅114和第二控制栅124上会施加相同的第二控制电压。在进行写入操作时，在所述第一控制栅114和第二控制栅124上施加较大的第二控制电压，所述第二控制电压通过第一控制栅114和第一浮栅112之间的耦合电容耦合到所述第一浮栅112上，使所述第一浮栅112上具有较高的电压，从而使得第一浮栅112下方的沟道区域开启，形成导电通路；同样所述第二控制电压通过第二控制栅124和第二浮栅122之间的耦合电容耦合到所述第二浮栅122上，使所述第二浮栅122上获得较高的耦合电压，同时由于在漏极402上施加了较高的第二漏极电压，所述第二漏极电压能够通过第二浮栅122与漏极402之间的耦合电容，从而进一步提高了第二浮栅122上的电压；并且，由于所述源极401上施加的第二源极电压较低，所以所述源极和漏极之间具有较高的电压差，通过字线电压将字线下方沟道开启，源极401和漏极402之间产生的热电子，在第二浮栅122高电压的吸引下，通过隧穿作用穿过第二浮栅介质层121进入第二浮栅122内，实现对第二浮栅122的写入操作。

本实施例中，以对所述第二浮栅122进行写入操作为例。在本发明的其他实施例中，可以交换源极401和漏极402上施加的电压数值，从而实现对第一浮栅112的写入操作。

在进行擦除操作时，在所述第一控制栅114和第二控制栅124上施加相同的第三控制电压，在字线303上施加第三字线电压，将源极401和漏极402接地，所述第三控制电压为负电压，第三字线电压为正电压，实现擦除操作。

所述第三控制电压为-6V～-8V，第三字线电压为7V～9V。

在所述第三控制电压为负电压，第三字线电压为正电压的情况下，所述字线303和第一浮栅112以及第二浮栅122之间在较大的电压差，所述第一浮栅112和第二浮栅122内存储的电子通过隧穿作用进入字线303中，完成擦除操作。

本实施例中形成的存储单元的第一浮栅介质层和第二浮栅介质层下方的沟道区域较短，通过对漏极或源极施加电压使得所述第一浮栅或者第二浮栅获得耦合电压，来控制第一浮栅下方或者第二浮栅下方的沟道区域的开启或关闭。所以，所述存储单元的第一控制栅极和第二控制栅极可以连接至同一个选择控制晶体管，通过选择控制晶体管对第一控制栅极和第二控制栅极以及源极或漏极上施加的电压，可以实现分别对所述第一浮栅或第二浮栅所对应的存储为进行操作，从而可以节约存储器中选择控制晶体管的数量，减少所述选择控制晶体管占用的面积，提高存储器的集成度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种存储单元的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有第一介质层、位于第一介质层表面的浮栅材料层、位于浮栅材料层表面的第二介质层、位于第二介质层表面的控制栅材料层，以及位于所述控制栅材料层表面具有开口的掩膜层，所述开口暴露出部分控制栅材料层的表面；

在所述开口侧壁表面形成第一侧墙；

以所述掩膜层和第一侧墙为掩膜，沿开口刻蚀所述控制栅材料层，形成第一凹槽；

在所述第一凹槽内，形成位于所述控制栅材料层侧壁上的第二侧墙；

以所述半导体衬底为停止层，沿所述第一凹槽刻蚀第二介质层、浮栅材料层和第一介质层，形成第二凹槽；

在所述第二凹槽内壁表面形成隧穿氧化层；

在所述隧穿氧化层表面形成填充满所述第一凹槽、第二凹槽的字线；

去除所述掩膜层和位于所述掩膜层下方的部分控制栅材料层、部分第二介质层、部分浮栅材料层、部分第一介质层，形成位于字线一侧的第一控制栅、第一控制栅介质层、第一浮栅和第一浮栅介质层以及位于字线另一侧的第二控制栅、第二控制栅介质层、第二浮栅和第二浮栅介质层；

在所述第一侧墙两侧的半导体衬底内形成源极和漏极，部分源极位于第一浮栅介质层下方，部分漏极位于第二浮栅介质层下方；

在所述第一侧墙、第一控制栅、第一控制栅介质层、第一浮栅、第一浮栅介质层以及第二控制栅、第二控制栅介质层、第二浮栅和第二浮栅介质层的侧壁表面形成第三侧墙，所述第三侧墙位于源极和漏极上方。

2.根据权利要求1所述的存储单元的形成方法，其特征在于，第一控制栅和第二控制栅互相连通，并且仅需一个选择控制晶体管对两者同时进行控制。

3.根据权利要求2所述的存储单元的形成方法，其特征在于，对在所述第一侧墙两侧的半导体衬底内进行离子注入形成源极和漏极，注入的离子为N型离子，注入离子能量为10KeV～15KeV，剂量为1.0×10¹⁵atom/cm²～5.0×10¹⁵atom/cm²。

4.根据权利要求1所述的存储单元的形成方法，其特征在于，还包括：形成所述第二侧墙之前，在所述控制栅材料层侧壁表面形成氧化硅层。

5.根据权利要求3所述的存储单元的形成方法，其特征在于，所述源极位于第一浮栅介质层下方的长度占所述第一浮栅介质层长度的1/3～2/3；漏极位于第二浮栅介质层下方的长度占所述第二浮栅介质层长度的1/3～2/3。

6.一种如权利要求1至权利要求5中任意一项所述的存储器的形成方法所形成的存储器，其特征在于，包括：

半导体衬底；

位于半导体衬底上的字线，所述字线与半导体衬底之间具有隧穿氧化层，所述隧穿氧化层还覆盖字线的侧壁；

位于所述字线一侧的半导体衬底表面的第一浮栅介质层、位于所述第一浮栅介质层表面的第一浮栅、位于所述第一浮栅表面的第一控制栅介质层、位于所述第一控制栅介质层表面的第一控制栅、位于所述第一控制栅表面的第一侧墙；

位于所述字线另一侧的半导体衬底表面的第二浮栅介质层、位于所述第二浮栅介质层表面的第二浮栅、位于所述第二浮栅表面的第二控制栅介质层、位于所述第二控制栅介质层表面的第二控制栅、位于所述第二控制栅表面的第二侧墙；

位于所述第一控制栅、第二控制栅与字线侧壁表面的隧穿氧化层之间的第二侧墙；

位于所述第一侧墙、第一控制栅、第一控制栅介质层、第一浮栅、第一浮栅介质层侧壁表面以及第一侧墙、第二控制栅、第二控制栅介质层、第二浮栅、第二浮栅介质层的侧壁表面的第三侧墙；

位于所述第三侧墙下方的半导体衬底内的源极和漏极，部分源极位于第一浮栅介质层下方，部分漏极位于第二浮栅介质层下方。

7.一种存储单元的驱动方法，其特征在于，包括：

提供一种如权利要求6所述的存储单元；

在所述第一控制栅和第二控制栅上施加相同的第一控制电压，在字线上施加第一字线电压，在漏极上施加第一漏极电压，所述第一漏极电压大于第一控制电压，并且将源极接地，实现读取操作；

在所述第一控制栅和第二控制栅上施加相同的第二控制电压，在字线上施加第二字线电压，在源极施加第二源极电压，在漏极上施加第二漏极电压，所述第二漏极电压大于第二源极电压，所述第二漏极电压小于第二控制电压，所述第二字线电压小于第二漏极电压，半导体衬底内电子进入第二浮栅中，实现写入操作；

在所述第一控制栅和第二控制栅上施加相同的第三控制电压，在字线上施加第三字线电压，将源极和漏极接地，所述第三控制电压为负电压，第三字线电压为正电压，第一浮栅和第二浮栅中的电子进入字线中，实现擦除操作。

8.根据权利要求7所述的存储单元的驱动方法，其特征在于，所述第一控制电压为0～1V，第一字线电压为2V～3V，第一漏极电压为2V～5V。

9.根据权利要求7所述的存储单元的驱动方法，其特征在于，所述第二控制电压为7V～10V，第二字线电压为1V～2V，第二源极电压为0～0.8V，第二漏极电压为4V～6V。

10.根据权利要求7所述的存储单元的驱动方法，其特征在于，所述第三控制电压为-6V～-8V，第三字线电压为7V～9V。

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