CN109994542A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开的实施例涉及一种半导体器件及其制造方法。在包括FINFET的分栅MONOS存储器中，防止了由于鳍部的上端处的电场集中而在未选择单元中发生错误写入，并且因此提高了半导体器件的可靠性。在鳍部的上表面与存储单元区域中的控制栅电极和存储栅电极中的每个栅电极之间形成绝缘膜，使得在控制晶体管和存储器晶体管中的每个晶体管的栅极绝缘膜中，鳍部上的部分的厚度大于覆盖鳍部的侧表面的部分的厚度。在其端部处具有鸟喙的绝缘膜被形成为倒圆鳍部的角部。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2017年12月27日提交的日本专利申请No.2017-252431的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及半导体器件和制造半导体器件的方法。具体地，本发明涉及有效地用于包括非易失性存储器(其包括鳍式场效应晶体管)的半导体器件的技术。
背景技术
鳍式场效应晶体管被称为允许在高速操作的同时减小漏电流、功耗和尺寸的场效应晶体管。鳍式场效应晶体管(FINFET)是例如具有沟道层和栅电极的半导体元件，沟道层包括形成在衬底上的半导体层的图案，并且栅电极被形成为跨越图案。
电可擦除可编程只读存储器(EEPROM)广泛被用作电可写入和电可擦除的非易失性半导体存储器件。这种以当前广泛使用的闪存为代表的存储器件具有由氧化膜包围的导电浮置栅电极或在MISFET的栅电极下方的捕获绝缘膜，使用浮置栅极或捕获绝缘膜中的电荷存储状态作为存储器信息，并且读取电荷存储状态作为晶体管的阈值。捕获绝缘膜是指电荷可存储的绝缘膜，并且包括例如氮化硅膜。向这样的电荷存储区域注入电荷或从这样的电荷存储区域发射电荷以移位MISFET的阈值电压，并且因此允许MISFET作为存储元件进行操作。这种闪存包括使用金属-氧化物-氮化物-氧化物-半导体(MONOS)膜的分栅单元。
日本未审查专利申请公开No.2006-41354描述了包括鳍式场效应晶体管的分栅MONOS存储器的形成。
发明内容
在包括FINFET的MONOS存储单元(MONOS存储器)中，重要的是在写入操作期间在位于作为写入对象的被选择单元附近的未选择单元处保持抗干扰(错误写入)性。在除了漏极电压之外具有与所选择单元的电压施加条件相同的电压施加条件的未选择单元中，由于鳍部表面与在存储栅电极正下方的控制栅电极之间的电位差，可能在沟道区域中发生栅极诱导漏极泄漏(GIDL)。如果发生GIDL，则一些电子可能从存储栅电极下方的鳍部内被捕获到捕获绝缘膜中，从而导致错误写入。在鳍式场效应晶体管中，由于电场集中在鳍部的上端和角部处，因此抗干扰性被特别地劣化。
从本说明书的描述和附图中将阐明其他目的和新颖特征。
在本申请中公开的实施例中，典型的一个实施例简要概述如下。
在一个实施例的半导体器件中，氧化物膜被形成以覆盖构成MONOS存储单元的控制栅电极正下方的鳍部的上表面，并且与覆盖上表面的中央部分的部分中相比，覆盖鳍部的上表面的角部的部分中的氧化物膜的厚度较大。
根据本申请中公开的一个实施例，可以提高半导体器件的可靠性。
附图说明
图1是本发明的第一实施例的半导体器件的立体视图；
图2包括第一实施例的半导体器件的截面视图；
图3是第一实施例的半导体器件的放大截面视图；
图4包括说明第一实施例的半导体器件的制造过程的截面视图；
图5包括说明图4之后的半导体器件的制造过程的截面视图；
图6包括说明图5之后的半导体器件的制造过程的截面视图；
图7包括说明图6之后的半导体器件的制造过程的截面视图；
图8包括说明图7之后的半导体器件的制造过程的截面视图；
图9包括说明图8之后的半导体器件的制造过程的截面视图；
图10包括说明图9之后的半导体器件的制造过程的截面视图；
图11包括说明图10之后的半导体器件的制造过程的截面视图；
图12包括说明图11之后的半导体器件的制造过程的截面视图；
图13包括说明图12之后的半导体器件的制造过程的截面视图；
图14包括说明图13之后的半导体器件的制造过程的截面视图；
图15包括说明图14之后的半导体器件的制造过程的截面视图；
图16包括说明图15之后的半导体器件的制造过程的截面视图；
图17包括说明图16之后的半导体器件的制造过程的截面视图；
图18包括说明图17之后的半导体器件的制造过程的截面视图；
图19包括说明图18之后的半导体器件的制造过程的截面视图；
图20包括说明图19之后的半导体器件的制造过程的截面视图；
图21包括第一实施例的半导体器件的截面视图；
图22是第一实施例的半导体器件的放大截面视图；
图23包括本发明的第二实施例的半导体器件的截面视图；
图24包括说明第二实施例的半导体器件的制造过程的截面视图；
图25包括说明图24之后的半导体器件的制造过程的截面视图；
图26包括说明第三实施例的半导体器件的制造过程的截面视图；
图27包括说明图26之后的半导体器件的制造过程的截面视图；
图28包括说明图27之后的半导体器件的制造过程的截面视图；
图29包括说明图28之后的半导体器件的制造过程的截面视图；
图30包括说明图29之后的半导体器件的制造过程的截面视图；
图31包括说明图30之后的半导体器件的制造过程的截面视图；
图32是说明分栅存储单元的操作电压的表；以及
图33包括比较示例的半导体器件的截面视图。
具体实施方式
尽管为了方便起见，可以根据需要在多个部分或实施例中分开描述以下实施例中的每个实施例，但是除了特别定义的情况之外，它们并非彼此不相关，并且处于一个是另一个的部分或全部的修改、详细说明、补充说明等关系。在以下每个实施例中，当提及元件的数目以及其它(包括数目、数值、数量和范围)时，除了特别定义的情况和数目主要明确限于指定数目的情况之外，数目不限于指定数目。换言之，数目可以不小于或不大于指定数目。
在以下每个实施例中，除了特别限定的情况和原则上认为构成元素必不可少的情况之外，本实施例的构成元素(包括元素步骤等)不一定是必不可少的。类似地，在下面的实施例中，当描述构成元件的形状、位置关系等时，除了特别限定的情况和原则上认为这种配置不包括在内的情况之外，应当包括与这种形状等基本上密切相关或类似的任何配置。数值和范围也是如此。
在下文中，将参考附图详细描述一些实施例。在用于解释实施例的所有附图中，具有相同功能的组件由相同的标号表示，并且省略重复描述。在以下实施例中，除了特别需要的情况之外，原则上不重复描述相同或相似的部分。
第一实施例
半导体器件的结构
下面参考图1至图3描述第一实施例的半导体器件。图1是第一实施例的半导体器件的立体视图。图2包括第一实施例的半导体器件的截面视图。图3是第一实施例的半导体器件的放大截面视图。
虽然图2示出了存储单元区域1A和外围区域1B，但是图1仅示出了存储单元区域。在存储单元区域中，作为非易失性存储元件的多个存储单元布置成阵列。外围区域(逻辑区域)与存储单元区域不同，并且具有例如构成逻辑电路的低耐受电压金属绝缘体半导体场效应晶体管(MISFET)。与电源电路等中使用的高耐受电压晶体管相比，低耐受电压MISFET(低耐受电压晶体管)需要高操作速度并且在低电压下操作。图1省略了覆盖半导体衬底和元件的层间绝缘膜、侧壁间隔物、硅化物层、插塞以及包括层间绝缘膜上的互连的互连层的图示。
图2示出了存储单元区域1A的截面、外围区域(逻辑区域)1B的截面、沿着线A-A的截面、沿着线B-B的截面、以及沿着线C-C的截面。本文中提到的沿着线A-A的截面包括图2中的存储单元区域1A中的控制栅电极CG的截面，并且沿着鳍部FA的短边方向。本文中提到的沿着线B-B的截面包括图2中的存储单元区域1A中的存储栅电极MG的截面，并且沿着鳍部FA的短边方向。本文中提到的沿着线C-C的截面包括图2中的外围区域1B中的栅电极GE的截面，并且沿着鳍部FB的短边方向。图2省略了互连层的图示，互连层包括层间绝缘膜IL上的互连。
图3示出了沿着鳍部FA的短边方向的平面中的鳍部FA的放大截面视图。
在第一实施例的半导体器件中，包括两个FINFET(控制晶体管和存储晶体管)和低耐受电压n型FINFET的分栅存储单元安装在一个半导体衬底上。尽管在每个晶体管被形成为n型晶体管的情况下描述该结构，但是以下晶体管每个可以是p型晶体管。当形成p型晶体管时，可以将具有不同导电类型的杂质引入构成后续晶体管的每个区域中。
本申请中提到的晶体管中的任何晶体管是金属绝缘体半导体场效应晶体管(MISFET)，即MIS场效应晶体管，并且是具有鳍部表面作为沟道区域的鳍式场效应晶体管(FINFET)。
如图1和图2所示，存储单元区域1A中的存储单元(非易失性存储元件)MC形成在板状鳍部FA上，板状鳍部FA是半导体衬底SB的一部分并且形成在半导体衬底SB的上部部分中。如图2中的外围区域1B所示，作为低耐受电压FINFET的晶体管Q1形成在板状鳍部FB上，板状鳍部FB是半导体衬底SB的一部分并且形成在半导体衬底SB的上部部分中。
鳍部FA和FB中的每个鳍部形成沿着半导体衬底SB的主表面在X方向上延伸的半导体层的图案。沿着半导体衬底SB的主表面的鳍部FA和FB中的每个鳍部在Y方向上的宽度远小于鳍部FA和FB中的每个鳍部在X方向上的宽度。也就是说，X方向是纵向方向，并且Y方向是鳍部FA和FB的短边方向。鳍部FA和FB中的每个鳍部是构成半导体衬底SB的一部分的突出部。半导体衬底SB例如由单晶硅制成。
尽管在图1中的Y方向上并排示出了两个鳍部FA，但是可以在X方向上形成多个鳍部FA，并且可以在Y方向上布置三个或更多个鳍部FA。对于外围区域1B中的鳍部FB(参见图2)也是如此。虽然图1示出了在一个鳍部FA上并排形成的两个存储单元MC，但是图2仅示出了两个存储单元MC中的一个。可以在一个鳍部FA上形成三个或更多个存储单元MC。类似地，图2所示的晶体管Q1可以是在一个鳍部FB上并排形成的多个晶体管Q1。鳍部FA和FB中的每个鳍部的形状可以不限于在一个方向上延伸的板形状(壁形状)，而是可以例如在平面图中由曲折图案构成。
沟槽D1形成在鳍部FA之间、鳍部FB之间以及鳍部FA和FB之间的半导体衬底SB的上表面中。也就是说，鳍部FA和FB的侧表面中的每个侧表面构成沟槽D1的侧表面。
如图2所示，元件隔离区域(元件隔离部分)EI是填充沟槽D1的一部分的绝缘膜。然而，元件隔离区域EI没有完全填充沟槽D1，并且鳍部FA或FB的一部分突出到元件隔离区域EI的上表面之上。元件隔离区域EI包括例如氧化硅膜。元件隔离区域EI具有浅沟槽隔离(STI)结构。
在本申请中，将作为构成存储单元区域1A中的半导体衬底SB的一部分的图案的板状半导体层称为鳍部FA，该图案包括从元件隔离区域EI暴露并且在X方向上延伸的上部图案、以及从上部图案延伸到在上部图案正下方的沟槽D1的底部的下部图案。类似地，作为构成外围区域1B中的半导体衬底SB的一部分的图案的板状半导体层被称为鳍部FB，该图案包括从元件隔离区域EI暴露并且在X方向上延伸的上部图案、以及从上部图案延伸到在上部图案正下方的沟槽D1的底部的下部图案。
也就是说，鳍部是从对应于每个沟槽的底表面的半导体衬底的上表面突出到半导体衬底上方的半导体图案，并且包括例如在图1中的X方向上延伸的突出部。尽管未示出，但是包含p型杂质(例如，硼(B))的p型阱被形成为比后面在鳍部FA和FB中的每个鳍部的上表面中描述的源极-漏极区域更深。
如图1和图2所示，在Y方向上延伸的控制栅电极CG和在Y方向上延伸的存储栅电极MG形成在以Y方向布置的鳍部FA正上方以跨越鳍部FA。控制栅电极CG和存储栅电极MG每个也在以Y方向布置的鳍部FA之间的元件隔离区域EI正上方延伸。控制栅电极CG的上表面覆盖有沿着控制栅电极CG的上表面在Y方向上延伸的绝缘膜IF7。
如图2所示，控制栅电极CG形成在鳍部FA上，其中绝缘膜G1作为栅极绝缘膜的一部分。在第一实施例的一个特征中，作为栅极绝缘膜的一部分的绝缘膜IF6形成在鳍部FA的上表面与绝缘膜G1之间。也就是说，控制栅电极CG形成在鳍部FA的上表面上并且形成在鳍部FA的每个侧表面上，其中在鳍部FA的上表面与控制栅电极CG之间具有绝缘膜IF6和G1，在鳍部FA的每个侧表面与控制栅电极CG之间具有绝缘膜G1。如本文所述形成在鳍部FA的侧表面上的控制栅电极CG表示与鳍部FA的侧表面相邻的控制栅电极CG被形成以覆盖侧表面，并且不表示控制栅电极CG在垂直方向上设置在侧表面正上方。
绝缘膜G1覆盖从元件隔离区域EI暴露的鳍部FA的上表面和侧表面，并且例如包括氧化硅膜。绝缘膜G1的厚度例如为2至3nm。绝缘膜IF6例如包括氧化硅膜。控制栅电极CG例如包括多晶硅膜。
如图1和图2所示，控制栅电极CG在X方向上的一个侧表面覆盖有侧壁间隔物SW，并且另一侧表面覆盖有形成在其上的存储栅电极MG，其中在存储栅电极MG与该另一侧表面之间具有氧化物-氮化物-氧化物(ONO)膜ON。也就是说，存储栅电极MG与堆叠图案的侧表面相邻，堆叠图案包括绝缘膜G1、控制栅电极CG和绝缘膜IF7，其中在堆叠图案的侧表面与存储栅电极MG之间具有ONO膜ON。存储栅电极MG形成在鳍部FA的上表面上，其中在鳍部FA的上表面与存储栅电极MG之间具有依次形成在鳍部FA的上表面上的绝缘膜IF6和ONO膜ON。也就是说，ONO膜ON覆盖绝缘膜IF6的上表面，并且具有沿着绝缘膜IF6的上表面和控制栅电极CG的侧表面连续形成的L形截面。存储栅电极MG覆盖鳍部FA的侧表面，其中在鳍部FA的侧表面与存储栅电极MG之间具有ONO膜ON。
ONO膜ON包括堆叠膜，在堆叠膜中，氧化硅膜X1、氮化硅膜N1和氧化硅膜X2从半导体衬底SB侧和从控制栅电极CG侧依次堆叠。氮化硅膜N1是捕获绝缘膜(电荷存储膜、电荷保持膜)。通过存储单元MC的操作允许改变氮化硅膜N1的电荷存储状态，使得可以改变存储单元MC的阈值电压。ONO膜ON的厚度例如约为20nm。氧化硅膜X1的厚度例如约为4nm。氮化硅膜N1的厚度例如约为10nm。氧化硅膜X2的厚度例如约为6nm。每个厚度的数值仅是示例性的一个，并不是限制性的。
存储栅电极MG通过ONO膜ON与控制栅电极CG隔离，并且通过绝缘膜IF6和ONO膜ON与鳍部FA隔离。存储栅电极MG形成在鳍部FA的上表面上，并且形成在鳍部FA的侧表面上，其中在鳍部FA的上表面与存储栅电极MG之间具有绝缘膜IF6和ONO膜ON，其中在鳍部FA的侧表面与存储栅电极MG之间具有ONO膜ON。也就是说，绝缘膜IF6从控制栅电极CG正下方到存储栅电极MG正下方连续地形成在鳍部FA的上表面上。
绝缘膜IF6覆盖鳍部FA的上表面和每个侧表面的上端，但是暴露在控制栅电极CG和存储栅电极MG中的每个栅电极正下方的该上端下方的鳍部FA的侧表面。也就是说，除了其上端之外，鳍部FA的侧表面没有被绝缘膜IF6覆盖。
存储栅电极MG在X方向上的、与ONO膜ON不接触的侧表面覆盖有侧壁间隔物SW。侧壁间隔物SW例如包括氮化硅膜、氧化硅膜或这些膜的堆叠膜。
如图1所示，一对图案(每个图案包括彼此相邻的控制栅电极CG和存储栅电极MG，其中在控制栅电极CG与存储栅电极MG之间具有ONO膜ON)在X方向上并排地形成在存储单元区域1A中的鳍部FA正上方。这对图案彼此分开。
如图1和图2所示，一对源极-漏极区域在图案的X方向上的两侧上横向地形成在鳍部FA的上表面中。源极区域和漏极区域中的每个区域由包含引入其中的n型杂质(例如，磷(P)或砷(As))的两个n型半导体区域构成，即，延伸区域EX和扩散层DF。延伸区域EX具有比扩散层DF低的n型杂质浓度。扩散层DF被形成为比延伸区域EX深。延伸区域EX设置在比相邻的扩散层DF更靠近控制栅电极CG和存储栅电极MG中的每个栅电极正下方的鳍部FA的上表面的位置。如上所述，源极-漏极区域每个具有包括延伸区域EX和扩散层DF的轻掺杂漏极(LDD)结构，该延伸区域EX具有低杂质浓度，该扩散层DF具有高杂质浓度。尽管未示出，但是源极-漏极区域形成在鳍部FA的Y方向上的每个侧表面上。
控制栅电极CG和形成在控制栅电极CG的两侧的、鳍部FA的上表面中的一对源极-漏极区域构成第一晶体管(控制晶体管)作为具有MISFET结构的FINFET。存储栅电极MG和形成在存储栅电极MG的两侧的、鳍部FA的上表面中的一对源极-漏极区域构成第二晶体管(存储器晶体管)作为具有MISFET结构的FINFET。第一实施例的一个存储单元MC由共享源极-漏极区域的第一晶体管和第二晶体管构成。也就是说，存储单元MC包括控制栅电极CG、存储栅电极MG、ONO膜ON、控制栅电极CG附近的漏极区域和存储栅电极MG附近的源极区域。
如图1所示，两个存储单元MC形成在一个鳍部FA上。两个存储单元MC共享源极区域。覆盖有控制栅电极CG和存储栅电极MG中的每个栅电极的上表面和侧表面包括在存储单元MC的操作期间形成沟道的沟道区域。存储单元MC是电可重写和电可重新擦除的非易失性存储器元件(非易失性存储器)。包括彼此相邻的控制栅电极CG和存储栅电极MG以及ONO膜ON的第一实施例的存储单元MC被称为分栅金属氧化物氮化物氧化物半导体(MONOS)存储器。
如图2所示，在Y方向上延伸的栅电极GE形成在外围区域1B中的每个鳍部FB正上方以跨越鳍部FB的上侧。栅电极GE形成在鳍部FB和元件隔离区域EI上，其中在鳍部FB和元件隔离区域EI与栅电极GE之间具有绝缘膜G1作为栅极绝缘膜。尽管存储单元区域1A中的绝缘膜G1和外围区域1B中的绝缘膜G1在同一层中，但它们不需要彼此一体地耦合。本文中提到的同一层中的膜是指通过对在一个制造步骤中形成的一个膜进行处理和分离而形成的多个膜。然而，存储单元区域1A中的绝缘膜G1和外围区域1B中的绝缘膜G1可以不是同一层中的膜，并且可以是通过不同步骤形成的膜。控制栅电极CG与鳍部FA的上表面之间的栅极绝缘膜的厚度大于栅电极GE与鳍部FB的上表面之间的栅极绝缘膜的厚度。
栅电极GE形成在元件隔离区域EI上方的鳍部FB的每个侧表面上，其中在元件隔离区域EI上方的鳍部FB的每个侧表面与栅电极GE之间具有绝缘膜G1。绝缘膜G1覆盖从元件隔离区域EI暴露的鳍部FB的上表面和侧表面，并且覆盖元件隔离区域EI的上表面。外围区域1B中的绝缘膜G1连续地覆盖栅电极GE的底表面和栅电极GE两侧的侧表面。栅电极GE例如包括多晶硅膜。
栅电极GE的X方向上的两侧的侧表面中的每个侧表面覆盖有侧壁间隔物SW。一对源极-漏极区域在栅电极GE的X方向上的两侧上横向地形成在鳍部FB的上表面中。与存储单元区域1A中的源极-漏极区域一样，源极区域和漏极区域中的每个区域由包含引入其中的n型杂质(例如，磷(P)或砷(As))的两个n型半导体区域构成，即，延伸区域EX和扩散层DF。虽然未示出，但是源极-漏极区域也形成在鳍部FB在Y方向上的每个侧表面上。
栅电极GE和形成在栅电极GE的任一侧上的鳍部FB的上表面和侧表面中的一对源极-漏极区域构成晶体管Q1作为具有MISFET结构的低耐受电压FINFET。尽管示出了形成在一个鳍部FB上的一个晶体管Q1，但是多个晶体管Q1可以形成在一个鳍部FB上。覆盖有栅电极GE的鳍部FB的上表面和侧表面包括在晶体管Q1的操作期间形成沟道的沟道区域。
尽管已经描述了其中在每个鳍部的表面中形成有扩散层DF(其构成存储单元区域1A和外围区域1B中的每个区域中的源极-漏极区域)的这样的结构，但是当外延层是在与鳍部的表面接触的同时形成在元件隔离区域EI上时，这种扩散层DF可以形成在外延生长层中。
在该申请中，当第一晶体管、第二晶体管和晶体管Q1中的每个晶体管具有鳍部的一部分作为沟道区域并且形成在鳍部的上部中时，这种晶体管被称为FINFET。构成存储单元MC的第一晶体管和第二晶体管每个由比构成逻辑电路的低耐受电压晶体管Q1高的电压来驱动，并且因此需要比晶体管Q1高的耐受电压性能。
在存储栅电极MG、栅电极GE和扩散层DF的每个上表面中形成有硅化物层S1。硅化物层S1例如由硅化镍(NiSi)或硅化钴(CoSi)制成。提供硅化物层S1以减小待耦合到存储栅电极MG的上表面的未示出的接触插塞与存储栅电极MG、栅电极GE和扩散层DF中的每个之间的耦合电阻。在未示出的区域中，硅化物层S1也形成在从绝缘膜IF7暴露的控制栅电极CG的上表面中。
元件隔离区域EI、鳍部FA和FB、控制栅电极CG、存储栅电极MG、绝缘膜IF7、栅电极GE和侧壁间隔物SW每个被层间绝缘膜IL覆盖。层间绝缘膜IL主要包括例如氧化硅膜。尽管未示出，但是在元件隔离区域EI、鳍部FA、鳍部FB、控制栅电极CG、存储栅电极MG、绝缘膜IF7、栅电极GE和侧壁间隔物SW之间形成有薄绝缘膜(衬垫膜)。绝缘膜例如包括氮化硅膜。层间绝缘膜IL的上表面在绝缘膜IF7上平坦化。
形成多个接触插塞(导电耦合部分)PG以穿透层间绝缘膜IL，并且每个接触插塞经由硅化物层S1电耦合到栅电极GE、控制栅电极CG、存储栅电极MG、源极区域或漏极区域。在接触插塞PG上形成有包括互连的未示出的互连层。接触插塞PG的上表面耦合到该互连。接触插塞PG主要由例如钨(W)制成。
第一实施例的半导体器件的主要特征在于，绝缘膜IF6形成在控制栅电极CG下方和存储栅电极MG下方的鳍部FA的上表面上，并且靠近鳍部FA的上表面的端部的部分(鳍部FA的角部)由于绝缘膜IF6的形成而是圆形的。这在下面参考图3进行描述。鳍部的上表面和侧表面之间的边界部分称为鳍部角部。除了绝缘膜G1和IF6之外，图3没有示出鳍部FA上的结构(例如包括控制栅电极)。
如图3所示，鳍部FA的上表面覆盖有绝缘膜IF6。绝缘膜IF6还覆盖鳍部FA的上端的侧表面。也就是说，绝缘膜IF6在垂直于半导体衬底SB的主表面的方向(高度方向、垂直方向、纵向方向)上的厚度在绝缘膜IF6的Y方向上的端部中比在绝缘膜IF6的Y方向上的中央部分中大。然而，绝缘膜IF6的上表面大致平坦，或者在Y方向上的端部处比在Y方向上的中央部分处低。具体地，尽管绝缘膜IF6的Y方向上的端部部分的厚度L2大于绝缘膜IF6的Y方向上的中央部分的厚度L1，但这并不表示绝缘膜IF6的端部部分的上表面突出到绝缘膜IF6的中央部分的上表面上方。
绝缘膜IF6的中央部分的厚度L1例如为5至10nm，并且其端部部分的厚度L2例如为6至12nm。也就是说，厚度L2比厚度L1大大约20％。绝缘膜IF6的中央部分的厚度L1是指覆盖鳍部FA的最上表面的绝缘膜IF6的垂直方向上的厚度。
绝缘膜IF6通过氧化鳍部FA的上表面而形成，并且由通过在这样的氧化步骤中在该上表面的端部部分附近的鳍部FA的侧表面的一部分的氧化而形成的氧化膜构成。因此，绝缘膜IF6的每个端部部分向下延伸。具体地，在绝缘膜IF6的沿着半导体衬底SB的上表面的方向(横向方向、水平方向)上的端部部分中存在向下延伸(突出)的部分，而这样的部分是在氧化步骤中形成的鸟喙。随着接近元件隔离区域EI的上表面，鸟喙的横向宽度逐渐减小。换言之，绝缘膜IF6的端部部分的向下延伸的部分的横向宽度向下逐渐减小。与没有形成绝缘膜IF6的情况相比，这种鸟喙的形成允许鳍部FA的角部是圆形的。换言之，由于绝缘膜IF6的形成，鳍部FA的角部具有大的曲率半径。也就是说，鳍部FA的角部被倒角。
如图2所示，在外围区域1B中的鳍部FB上没有形成绝缘膜IF6，与鳍部FA的角部相比，鳍部FB的角部是有角的。换言之，鳍部FA的角部是圆形的并且与鳍部FB的角部相比具有大的曲率半径。由于鳍部FA的上表面被氧化以形成绝缘膜IF6，因此鳍部FA的最上表面的高度低于鳍部FB的最上表面的高度。无论鳍部FA是否处于鳍部FA被控制栅电极CG或存储栅电极MG覆盖的区域中，鳍部FA的最上表面的高度低于鳍部FB的最上表面的高度。也就是说，在从绝缘膜IF6暴露的区域中的鳍部FA的最上表面的高度也低于鳍部FB的最上表面的高度。这是因为，在半导体器件的制造过程中去除了在未被控制栅电极CG和存储栅电极MG覆盖的区域中通过鳍部FA上的氧化步骤而形成的绝缘膜IF6。
构成控制晶体管的控制栅电极CG正下方的栅极绝缘膜由鳍部FA的上表面上的绝缘膜IF6和G1的堆叠膜构成。堆叠膜在鳍部FA的上表面的Y方向上的中央部分正上方具有例如7至13nm的厚度。构成存储晶体管的存储栅电极MG正下方的栅极绝缘膜由在鳍部FA的上表面上的绝缘膜IF6和ONO膜ON的堆叠膜构成。堆叠膜在鳍部FA的上表面的Y方向上的中央部分正上方具有例如25至30nm的厚度。绝缘膜IF6的中央部分的厚度的上限约为10nm，以避免每个堆叠膜的厚度过度增加以使控制栅电极CG和存储栅电极MG中的每个栅电极的电场无法影响沟道的状态。因此，可以通过分别向控制栅电极CG和存储栅电极MG施加电压来切换控制晶体管的导通和截止以及存储晶体管的导通和截止。
如果使绝缘膜IF6的中央部分的厚度大于10nm，则鳍部FA的上表面被过度氧化，导致鳍部FA的高度降低。例如，当形成绝缘膜IF6以使中央部分的厚度为10nm时，鳍部FA的高度降低约3nm。由于鳍部FA的原始高度约为40nm，所以绝缘膜IF6的中央部分的厚度的上限优选地约为10nm，以将鳍部FA的高度的减少量限制在10％或更小。
绝缘膜IF6的厚度的下限优选地约为5nm。如果绝缘膜IF6具有5nm或更大的厚度，则可以将作为错误写入的原因的栅极诱导漏极泄漏(GIDL)的可能性降低到大约一半，并且从而防止错误写入。因此，在第一实施例中，绝缘膜IF6的中央部分的厚度约为5至10nm。稍后将详细描述GIDL。
另一方面，位于构成控制晶体管的控制栅电极CG正下方并且覆盖鳍部FA的侧表面的栅极绝缘膜G1具有约2至3nm的厚度。也就是说，控制晶体管的、包括覆盖鳍部FA的上表面的绝缘膜IF6和G1的栅极绝缘膜的厚度大于包括覆盖鳍部FA的侧表面的绝缘膜G1的栅极绝缘膜的厚度。类似地，存储晶体管的、包括覆盖鳍部FA的上表面的绝缘膜IF6和ONO膜ON的栅极绝缘膜的厚度大于包括覆盖鳍部FA的侧表面的ONO膜ON的栅极绝缘膜的厚度。换言之，控制晶体管和存储晶体管中的每个晶体管的栅极绝缘膜的厚度在覆盖鳍部FA的上表面的部分中比在覆盖鳍部FA的侧表面的部分中大。
半导体器件的操作
现在主要参考图32来描述第一实施例的半导体器件中的非易失性存储器的操作。图32是说明分栅存储单元的操作电压的表。
第一实施例的存储单元具有MISFET结构，并且使用MISFET的栅电极中的捕获绝缘膜的电荷存储状态作为存储器信息，并且读取电荷存储状态作为晶体管的阈值。捕获绝缘膜是指电荷可存储的绝缘膜，并且包括例如氮化硅膜。向这样的电荷存储区域注入或从这样的电荷存储区域发射电荷以移位MISFET的阈值电压，并且因此允许MISFET作为存储元件进行操作。使用捕获绝缘膜的非易失性半导体存储器件包括分栅MONOS存储器，诸如第一实施例的存储单元。
图32是示出在“写入”、“擦除”和“读取”中对所选择的存储单元的每个部分施加电压的条件的示例的表。图32示出了施加到存储栅电极MG的电压Vmg、施加到源极区域的电压Vs、施加到控制栅电极CG的电压Vcg、以及施加到存储单元MC的漏极区域的电压Vd，如图2所示，并且示出了在“写入”、“擦除”和“读取”中的每个中施加到半导体衬底SB的上表面(鳍部FA的表面)中的未示出的p型阱的基极电压Vb。本文中提到的所选择的存储单元是指被选择作为“写入”、“擦除”或“读取”的对象的存储单元。
在图2所示的非易失性存储器的示例中，存储栅电极MG侧的半导体区域是源极区域，并且控制栅电极CG侧的半导体区域是漏极区域。图32的表所示的条件是电压施加条件的优选示例并且不是限制性的，并且可以根据需要进行各种修改或改变。在第一实施例中，到作为存储晶体管的ONO膜ON的电荷存储部分的氮化硅膜N1中的电子的注入和空穴的注入分别被定义为“写入”和“擦除”。
在写入方法是SSI方法并且擦除方法是BTBT方法的情况下描述该操作。SSI方法被认为是通过将热电子注入氮化硅膜N1(参见图2)中来写入存储单元的操作方法。BTBT方法被认为是通过将热空穴注入氮化硅膜N1中来擦除存储单元的操作方法。这些在下面具体描述。
本文中的写入方法使用如下写入方法(热电子注入写入方法)：其中由通过源极侧注入的热电子注入执行写入，即所谓的源极侧注入(SSI)方法。在SSI方法的情况下，例如，图32的表中的“写入操作电压”中示出的电压(Vmg＝10V，Vs＝5V，Vcg＝1V，Vd＝0.5V，Vb＝0V)被施加到待写入的所选择的存储单元的每个部分，从而将电子注入所选择的存储单元的ONO膜ON中的氮化硅膜N1中，从而执行写入。
此时，在两个栅电极(存储栅电极MG和控制栅电极CG)之间下方的沟道区域(在源极与漏极之间)中生成热电子，并且热电子被注入到氮化硅膜N1中作为存储栅电极MG下方的ONO膜ON中的电荷存储部分。注入的热电子(电子)被构成ONO膜ON的氮化硅膜N1中的陷阱能级捕获，导致存储晶体管的阈值电压增加。也就是说，存储晶体管进入写入状态。
在写入操作中，施加到与所选择的存储单元相邻并且耦合到与所选择的存储单元相同的字线的未选择的存储单元之一的每个部分的电压等于施加到所选择的存储单元的每个部分的电压，除了施加到漏极区域的电压Vd是1.5V。具体地，在写入操作中，施加到未选择的单元的电压条件(其中与所选择的单元的电压相同的电压被施加到控制栅电极CG)包括Vmg为10V，Vs为5V，Vcg为1V，Vd为1.5V，并且Vb为0V。也就是说，Vdd电压被施加到未选择的单元的漏极区域。
本文中使用被称为BTBT方法的擦除方法(热空穴注入擦除方法)，在该擦除方法中，由通过带间隧穿(BTBT)的热空穴注入来执行擦除。在BTBT方法的情况下，由BTBT生成的空穴被注入电荷存储部分(ONO膜ON中的氮化硅膜N1)中，从而执行擦除。例如，在图32的表的栏A中的“擦除操作电压”中示出的电压(Vmg＝-6V，Vs＝6V，Vcg＝0V，Vd＝开路，Vb＝0V)被施加到待擦除的所选择的存储单元的每个部分。因此，空穴通过BTBT现象而被生成并且通过电场而被加速，从而将空穴注入构成所选择的存储单元的ONO膜ON的氮化硅膜N1中，使得降低存储晶体管的阈值电压。也就是说，存储晶体管进入擦除状态。
为了读取，例如，在图32中的“读取操作电压”中示出的电压(Vmg＝0V，Vs＝0V，Vcg＝1.5V，Vd＝1.5V，Vb＝0V)被施加到待读取的所选择的存储单元的每个部分。施加到存储栅电极MG以用于读取的电压Vmg被设置为写入状态下的阈值电压与存储器晶体管的擦除状态下的阈值电压之间的中间值，使得可以在写入状态和擦除状态之间进行区分。
制造半导体器件的方法
参考图4至图20描述制造第一实施例的半导体器件的方法。图4至图20每个是说明制造第一实施例的半导体器件的方法的截面视图。图4至图20每个从左侧开始依次示出了存储单元区域1A的截面、外围区域(逻辑区域)1B的截面、沿着线A-A的截面(参见图2)、沿着线B-B的截面(参见图2)和沿着线C-C的截面(参见图2)。这些部分对应于图2的部分。
也就是说，虽然五个截面布置在图4至图20中的每个中，但是左起第一截面是沿着在制造过程中形成的鳍部的纵向方向的存储单元区域1A的截面。左起第二截面是沿着在制造过程中形成的鳍部的纵向方向的外围区域1B的截面。左起第三到第五截面每个沿着鳍部的短边方向。在图4至图20中的每个中布置的五个截面中，左起第三部分是包括在存储单元区域1A中形成有控制栅电极的区域的截面。左起第四部分是包括在存储单元区域1A中形成有存储栅电极的区域的部分。左起第五部分是包括在外围区域1B中形成有栅电极的区域的部分。
首先，如图4所示，提供p型半导体衬底SB，并且通过热氧化工艺等在半导体衬底SB的上表面中形成包括薄氧化硅膜的绝缘膜IF1。绝缘膜IF1的厚度例如为10nm。随后，例如，使用化学气相沉积(CVD)工艺在绝缘膜IF1上形成绝缘膜IF2。绝缘膜IF2例如包括氮化硅膜。绝缘膜IF2的厚度例如为100nm。
随后，如图5所示，使用光刻技术和干法蚀刻工艺来蚀刻绝缘膜IF2和IF1以及半导体衬底SB，从而部分地处理绝缘膜IF2和IF1以及半导体衬底SB的上表面。结果，鳍部FA和FB每个由半导体衬底SB的、包括上表面的部分形成，并且沟槽D1围绕鳍部FA和FB中的每个形成。
也就是说，板状鳍部FA和FB被形成为在半导体衬底SB的上表面上向上突出。作为存储单元区域1A中的半导体衬底SB的上表面的一部分的板状图案构成在X方向上延伸的鳍部FA，并且作为外围区域1B中的半导体衬底SB的上表面的一部分的板状图案构成在X方向上延伸的鳍部FB。沟槽D1形成在半导体衬底SB的上表面中。从沟槽D1的底表面(半导体衬底SB的上表面)到绝缘膜IF2的上表面的高度例如是400nm。
随后，如图6所示，例如，使用CVD工艺在沟槽D1的内部填充绝缘膜IF3。该绝缘膜IF3包括例如氧化硅膜，并且具有例如1000μm的厚度。随后，例如，使用化学机械抛光(CMP)工艺抛光绝缘膜IF3。结果，绝缘膜IF2的上表面被暴露，并且绝缘膜IF2的上表面和完全掩埋在沟槽D1中的绝缘膜IF3的上表面被平坦化。
随后，如图7所示，回蚀绝缘膜IF3的上表面，以使绝缘膜IF3的上表面缩回到鳍部FA和FB中的每个的上表面下方约50nm的位置。结果，鳍部FA和FB的每个侧表面的一部分被暴露。覆盖沟槽D1的底表面以及鳍部FA和FB的侧表面中的每个侧表面的一部分的绝缘膜IF3构成元件隔离区域EI。随后，使用蚀刻工艺去除绝缘膜IF2和IF1。因此，鳍部FA和FB的相应上表面被暴露。
随后，如图8所示，例如，使用CVD工艺在半导体衬底SB上依次形成绝缘膜IF4和IF5。绝缘膜IF4和IF5覆盖元件隔离区域EI的上表面和从元件隔离区域EI暴露的鳍部FA和FB中的每个鳍部的表面。绝缘膜IF4例如包括氧化硅膜，并且具有例如约5nm的厚度。绝缘膜IF5例如包括氮化硅膜，并且具有例如约5nm的厚度。
随后，如图9所示，形成光致抗蚀剂膜PR1以覆盖外围区域1B中的半导体衬底SB的主表面，并且然后使用光致抗蚀剂膜PR1作为掩模进行干法蚀刻以去除覆盖鳍部FA的上表面的绝缘膜IF4以及覆盖元件隔离区域EI的上表面的绝缘膜IF4和IF5。结果，鳍部FA和存储单元区域1A中的元件隔离区域EI的相应上表面被暴露。鳍部FA的侧表面以及鳍部FB的上表面和侧表面被包括绝缘膜IF4和IF5的堆叠膜覆盖。
随后，如图10所示，去除光致抗蚀剂膜PR1，并且然后通过干法氧化工艺(热氧化工艺)氧化从绝缘膜IF4和IF5以及元件隔离区域EI暴露的鳍部FA的上表面。通过在氧气气氛中向半导体衬底SB施加900至1000℃的热量来执行这种干法氧化。因此，在鳍部FA的上表面上形成包括氧化硅膜的绝缘膜IF6。在该氧化步骤中，使用干法氧化工艺而不是湿法氧化工艺来防止被包括氮化硅膜的绝缘膜IF5覆盖的区域中的鳍部FA和FB的氧化。
当通过现场蒸汽生成(ISSG)氧化工艺执行氧化步骤时，通过在含有氢气和氧气的气氛中向半导体衬底SB施加900至1100℃的热量来氧化鳍部FA的上表面。
在氧化步骤中，被包括绝缘膜IF4和IF5的堆叠膜覆盖的元件隔离区域EI和鳍部FA的侧表面基本上不被氧化。因此，绝缘膜IF6没有形成在被元件隔离区域EI覆盖的鳍部FA的侧表面部分上以及没有形成在被包括绝缘膜IF4和IF5的堆叠膜覆盖的鳍部FA的大部分侧表面上。
然而，在鳍部FA的上表面的每个端部部分(角部)中，由于氧气不仅从上方而且在倾斜方向上被供应到鳍部FA的表面上，与在鳍部FA的上表面的中央部分中相比，氧化增加。也就是说，在鳍部FA的角部中形成向下延伸的鸟喙。鸟喙与在绝缘膜IF6的每个横向端部部分中形成的具有大厚度的部分相对应，并且通过氧化被包括绝缘膜IF4和IF5的堆叠膜覆盖的鳍部FA的侧表面的上端而形成。
绝缘膜IF6的横向端部部分(鸟喙)的垂直方向上的厚度大于绝缘膜IF6的横向中央部分在垂直方向上的厚度。随着接近元件隔离区域EI的上表面，鸟喙的横向宽度逐渐减小。换言之，绝缘膜IF6的端部部分的、向下延伸的部分的横向宽度向下逐渐减小。与没有形成绝缘膜IF6的情况相比，这种鸟喙的形成允许鳍部FA的角部是圆形的。换言之，由于绝缘膜IF6的形成，鳍部FA的角部具有大的曲率半径。
随后，如图11所示，通过例如湿法蚀刻工艺去除绝缘膜IF5和IF4以暴露鳍部FA的侧表面、鳍部FB的上表面和侧表面、以及外围区域1B中的元件隔离区域EI的上表面。当去除包括氧化硅膜的绝缘膜IF4时，基本上不去除包括氧化硅膜的绝缘膜IF6。这是因为，通过沉积工艺(例如，CVD工艺)形成的绝缘膜IF4由于其低密度而可能被去除，而通过氧化工艺形成的绝缘膜IF6由于其高密度而不太可能被去除。
当没有形成覆盖鳍部FA的侧表面和鳍部FB的表面的绝缘膜IF4时，并且当绝缘膜IF5与鳍部FA和FB中的每个鳍部接触时，鳍部FA和FB的表面在绝缘膜IF5的去除期间不利地被粗糙化。由于绝缘膜IF4形成在绝缘膜IF5下面，所以防止了这种问题的发生。
随后，如图12所示，例如，使用热氧化工艺在半导体衬底SB上形成包括例如氧化硅膜的绝缘膜G1。绝缘膜G1覆盖相应鳍部FA和FB的侧表面和上表面，并且充当存储单元区域1A中的控制晶体管的栅极绝缘膜和外围区域1B中的晶体管的栅极绝缘膜。绝缘膜G1的厚度例如约为2至3nm。尽管在绝缘膜IF6上和在元件隔离区域EI上也形成绝缘膜G1的情况下描述该过程，但是可以认为形成在包括氧化硅膜的绝缘膜IF6上的绝缘膜G1和形成在元件隔离区域EI上的绝缘膜G1分别与绝缘膜IF6和元件隔离区域EI集成。
随后，如图12所示，在元件隔离区域EI、鳍部FA和FB以及绝缘膜IF6和G1中的每个上使用例如CVD工艺形成多晶硅膜(导体膜)SL1，并且然后通过CMP工艺等抛光多晶硅膜SL1的上表面。随后，虽然未示出，但是多晶硅膜SL1的上表面被热氧化以形成覆盖上表面的氧化硅膜。随后，使用例如CVD工艺在多晶硅膜SL1上形成绝缘膜IF7。绝缘膜IF7包括例如氮化硅膜。多晶硅膜SL1的厚度例如为100nm。绝缘膜IF7的厚度例如为80nm。每个厚度的数值仅是示例性的数值，并非是限制性的。
随后，如图13所示，使用光刻技术和干法蚀刻工艺来处理存储单元区域1A中的绝缘膜IF7、多晶硅膜SL1和绝缘膜G1。具体地，对这些膜进行图案化，同时外围区域1B被未示出的光致抗蚀剂膜覆盖。在该图案化之后去除光致抗蚀剂膜。因此，包括绝缘膜IF7、多晶硅膜SL1和绝缘膜G1的堆叠图案形成在鳍部FA正上方。通过这种图案化形成包括多晶硅膜SL1的控制栅电极CG。
包括绝缘膜IF7、控制栅电极CG和绝缘膜G1的堆叠图案在Y方向上延伸，并且被设置为跨越鳍部FA。在存储单元区域1A的除了具有该堆叠图案的部分之外的区域中，通过蚀刻去除存储单元区域1A中的绝缘膜IF7、多晶硅膜SL1和绝缘膜G1，从而暴露鳍部FA的侧表面、绝缘膜IF6的上表面和元件隔离区域EI的上表面。随后，半导体衬底SB的主表面经历清洁步骤以去除在蚀刻步骤中形成的残留物。在该步骤中，从控制栅电极CG暴露的绝缘膜IF6的上表面经受了清洁液。
随后，如图14所示，执行热氧化处理以氧化从绝缘膜G1和元件隔离区域EI暴露的鳍部FA的表面、绝缘膜IF6的表面和控制栅电极CG的侧表面。结果，形成氧化硅膜(底部氧化膜)X1以覆盖鳍部FA的表面、绝缘膜IF6的表面和控制栅电极CG的侧表面。现在描述该过程，假定元件隔离区域EI的表面和绝缘膜IF7的表面被氧化硅膜X1覆盖。
随后，使用例如CVD工艺在氧化硅膜X1上形成氮化硅膜N1。氮化硅膜N1用作捕获绝缘膜以用于在稍后形成的存储单元中存储电荷。尽管已经描述了氮化硅膜N1被形成为电荷存储膜，但是可以形成由例如硅酸铪(HfSiO)制成的绝缘膜作为电荷存储膜的材料而不限于氮化硅膜。随后，使用例如CVD工艺在氮化硅膜N1上形成氧化硅膜(顶部氧化膜)X2。
包括依次形成在半导体衬底SB上的氧化硅膜X1、氮化硅膜N1和氧化硅膜X2的堆叠膜构成ONO膜ON。与控制栅电极CG的侧表面接触的ONO膜ON包括从控制栅电极CG侧依次在X方向上形成的氧化硅膜X1、氮化硅膜N1和氧化硅膜X2。作为ONO膜ON的最上层的顶部氧化物膜的材料不限于氧化硅，并且可以是例如氧化铝(Al2O3)。在外围区域1B中，ONO膜ON形成在绝缘膜IF7上。ONO膜ON的厚度例如约为20nm。
随后，使用例如CVD工艺在ONO膜ON上形成多晶硅膜SL2。随后，执行回蚀以从多晶硅膜SL2暴露绝缘膜IF7的上表面。结果，多晶硅膜SL2在控制栅电极CG的两侧横向地以侧壁间隔物形状被留下。因此，包括多晶硅膜SL2的图案的存储栅电极MG在与控制栅电极CG的X方向上的一个侧表面相邻的区域中形成在ONO膜ON上。与控制栅电极CG的另一侧表面相邻的多晶硅膜SL2对应于在后面的步骤中要去除的图案，并且因此不会保留在完成后的半导体器件中。
随后，如图15所示，使用光刻技术和蚀刻工艺去除与包括控制栅电极CG和绝缘膜IF7的堆叠膜的一个侧表面相邻的多晶硅膜SL2。结果，与控制栅电极CG的另一侧表面相邻的存储栅电极MG被保留。随后，去除从控制栅电极CG和从存储栅电极MG暴露的ONO膜ON。
具体地，ONO膜ON仅保留在存储栅电极MG与鳍部FA之间以及存储栅电极MG与控制栅电极CG之间。因此，在存储单元区域1A中，在从控制栅电极CG和存储栅电极MG暴露的区域中，鳍部FA的侧表面、绝缘膜IF6的表面和元件隔离区域EI的表面从ONO膜ON暴露。绝缘膜IF7的上表面在外围区域1B中暴露。
沿着鳍部FA的表面延伸的ONO膜ON和沿着控制栅电极CG的侧表面延伸的ONO膜ON连续地形成，并且具有L形截面。虽然部分省略了图示，但是在鳍部FA上形成一对图案，使得每个图案包括彼此相邻的控制栅电极CG和存储栅电极MG，其中控制栅电极CG与存储栅电极MG之间具有ONO膜ON，并且一对存储栅电极MG在一对控制栅电极CG之间彼此相对。
随后，如图16所示，使用蚀刻工艺去除从控制栅电极CG、ONO膜ON和存储栅电极MG暴露的绝缘膜IF6。结果，鳍部FA的上表面和角部被暴露。
随后，如图17所示，使用光刻技术和干法蚀刻工艺来处理外围区域1B中的绝缘膜IF7，并且然后处理多晶硅膜SL1和绝缘膜G1。结果，在鳍部FB上形成包括栅电极GE和上覆绝缘膜IF7的堆叠膜，栅电极GE包括多晶硅膜SL1。堆叠膜在Y方向上延伸。鳍部FB在栅电极GE旁边的区域中暴露。
随后，如图18所示，使用绝缘膜IF7、存储栅电极MG和ONO膜ON作为掩模执行离子注入步骤以向鳍部FA和FB的每个上表面中注入n型杂质(例如，磷(P)或砷(As))。因此，形成多个延伸区域EX，每个延伸区域EX是具有相对较低杂质浓度的n型半导体区域。存储单元区域1A中的延伸区域EX形成在包括彼此相邻的控制栅电极CG和存储栅电极MG的图案旁边的鳍部FA的上表面中，其中在控制栅电极CG与存储栅电极MG之间具有ONO膜ON。外围区域1B中的延伸区域EX形成在栅电极GE旁边的每个鳍部FB部分的上表面中。p型杂质(例如，硼(B))可以根据需要作为晕环注入(halo implantation)而被注入到鳍部FA和FB中。
随后，使用光刻技术和蚀刻工艺去除外围区域1B中的栅电极GE上的绝缘膜IF7。结果，栅电极GE的上表面被暴露。
随后，如图19所示，使用例如CVD工艺在半导体衬底SB上形成绝缘膜。该绝缘膜包括例如氧化硅膜、氮化硅膜或其堆叠膜。随后，执行干法蚀刻以从该绝缘膜暴露鳍部FA和FB的上表面以及绝缘膜IF7。结果，在存储单元区域1A中，包括绝缘膜的侧壁间隔物SW被形成在包括控制栅电极CG、存储栅电极MG、ONO膜ON以及绝缘膜IF6和IF7的图案的两侧的相应侧表面上。在外围区域1B中，包括绝缘膜的侧壁SW形成在栅电极GE的两侧的相应侧表面上。
随后，使用绝缘膜IF7、存储栅电极MG、侧壁间隔物SW和ONO膜ON作为掩模执行离子注入步骤以向鳍部FA和FB的每个上表面中注入n型杂质(例如，磷(P)或砷(As))。因此，形成多个扩散层DF，每个扩散层DF是具有相对较高杂质浓度的n型半导体区域。存储单元区域1A中的扩散层DF形成在包括彼此相邻的控制栅电极CG和存储栅电极MG的图案旁边的鳍部FA的上表面中，其中在控制栅电极CG与存储栅电极MG之间具有ONO膜ON。外围区域1B中的扩散层DF形成在栅电极GE旁边的每个鳍部FB部分的上表面中。
与同扩散层DF接触的延伸区域EX相比，扩散层DF形成在x方向上远离控制栅电极CG、存储栅电极MG或栅电极GE的位置处。扩散层DF具有比延伸区域EX更大的深度和更高的杂质浓度。延伸区域EX和扩散层DF在鳍部FA和FB中的每个鳍部的上表面和每个侧表面中。彼此接触的延伸区域EX和扩散层DF构成晶体管的源极-漏极区域。随后，根据需要执行热处理以激活延伸区域EX和扩散层DF中的每个中的杂质。
尽管已经描述了存储单元区域1A和外围区域1B中的每个中的源极-漏极区域在同一步骤中形成，但是相应区域中的延伸区域EX和扩散层DF可以在不同的步骤中形成。尽管已经描述了通过离子注入形成源极-漏极区域，但是，代替离子注入，可以使用外延生长工艺而在每个栅电极旁边的鳍部的表面上形成包含引入其中的杂质的外延层。
在存储单元区域1A中，分栅存储单元MC由控制栅电极CG、存储栅电极MG和源极-漏极区域构成，每个源极-漏极区域包括形成在包括控制栅电极CG和存储栅电极MG的图案的任一侧上的延伸区域EX和扩散层DF。具体地，存储单元MC构成包括第一晶体管(控制晶体管)和第二晶体管(存储晶体管)的MONOS非易失性存储器，第一晶体管(控制晶体管)包括控制栅电极CG，第二晶体管(存储晶体管)包括存储栅电极MG。在外围区域1B中，形成在栅电极GE的两侧上的栅电极GE和源极-漏极区域(每个源极-漏极区域包括延伸区域EX和扩散层DF)构成低耐受电压晶体管Q1。
随后，如图20所示，形成硅化物层S1以覆盖控制栅电极CG、存储栅电极MG、栅电极GE以及鳍部FA和FB的上表面。然而，图20未示出形成在控制栅电极CG上的硅化物层。控制栅电极CG的上表面在未示出的区域中从绝缘膜IF7暴露，并且硅化物层形成在该区域中以覆盖控制栅电极CG。
使用例如溅射工艺在暴露的控制栅电极CG、存储栅电极MG、栅电极GE以及鳍部FA和FB上形成包括镍(Ni)膜或钴(Co)膜的金属膜，并且然后对金属膜进行热处理以使金属膜与控制栅电极CG、存储栅电极MG、栅电极GE以及鳍部FA和FB中的每个进行反应。
因此，形成包括硅化镍(NiSi)层或硅化钴(CoSi)层的硅化物层S1以覆盖控制栅电极CG、存储栅电极MG、栅电极GE以及鳍部FA和FB的上表面，并且然后通过湿法蚀刻等去除未反应的金属膜。
随后，使用例如CVD工艺依次形成包括例如厚度为5至20nm的氮化硅膜的未示出的绝缘膜、以及包括例如氧化硅膜的层间绝缘膜IL。在本文中，层间绝缘膜IL具有至少比控制栅电极CG更大的厚度，并且具有比包括绝缘膜G1、控制栅电极CG和绝缘膜IF7的堆叠膜更大的厚度。形成层间绝缘膜IL以填充元件隔离区域EI上的沟槽D1的内部。随后，例如，通过使用CMP工艺的抛光来对层间绝缘膜IL的上表面进行平坦化。
随后，形成多个接触插塞(导电耦合部分)以穿透层间绝缘膜IL并且耦合到控制栅电极CG、存储栅电极MG、源极区域、漏极区域或栅电极GE，由此完成了第一实施例的半导体器件。
具体地，使用光刻技术和干法蚀刻工艺来形成多个接触孔，这些多个接触孔穿透层间绝缘膜，该层间绝缘膜包括层间绝缘膜IL和上覆层间绝缘膜。接触孔是暴露构成存储单元MC的源极-漏极区域的扩散层DF、构成晶体管Q1的源极-漏极区域的扩散层DF、控制栅电极CG、存储栅电极MG和栅电极GE的相应上表面的开口。硅化物层S1的上表面在控制栅电极CG和存储栅电极MG中的每个栅电极正上方的接触孔的底表面处暴露。
随后，使用例如溅射工艺以完全填充每个接触孔的内部来形成主要包括例如钨(W)的金属膜作为导电膜，该导电膜用于在包括接触孔的内部的层间绝缘膜上进行耦合。在该工艺中，形成包括例如钛(Ti)膜、氮化钛(TiN)膜或这些膜的堆叠膜的阻挡导体膜，并且然后在阻挡导体膜上形成包括钨膜的主导体膜，从而形成包括阻挡导体膜和主导体膜的金属膜。随后，通过CMP工艺等去除层间绝缘膜上的不需要的金属膜以形成掩埋在每个接触孔中的接触插塞PG。接触插塞PG电耦合到控制栅电极CG、存储栅电极MG、源极区域、漏极区域或栅电极GE。随后，在层间绝缘膜IL上形成包括耦合到接触插塞PG的互连的堆叠互连层。
半导体器件以及制造半导体器件的方法的效果
下面参考示出了比较示例的图33描述第一实施例的半导体器件以及制造半导体器件的方法的效果。图33包括示出比较示例的半导体器件的截面视图，每个截面视图包括存储单元，该存储单元包括FINFET。图33所示的截面每个示出了与图2所示的截面相对应的存储单元区域1A或外围区域1B。
图33所示的比较示例的半导体器件包括形成在存储单元区域1A中的鳍部FAA上的存储单元MCA和形成在外围区域1B中的鳍部FB上的晶体管Q1。然而，比较示例的半导体器件具有与参考图1和图2描述的第一实施例的半导体器件类似的结构，除了在鳍部FAA的上表面上没有形成绝缘膜IF6。由于在比较示例的半导体器件中没有形成绝缘膜IF6，所以鳍部FAA的上表面的高度类似于鳍部FB的高度。如鳍部FB的角部，鳍部FAA的角部是有角的。控制栅电极CG形成在鳍部FAA上，其中绝缘膜G1作为鳍部FAA与控制栅电极CG之间的栅极绝缘膜。存储栅电极MG形成在鳍部FAA上，其中ONO膜ON作为鳍部FAA与存储栅电极MG之间的栅极绝缘膜。
在包括FINFET的存储单元MCA中，除了其上表面，鳍部FAA的侧表面也可以用作沟道。因此，与由形成在扁平体硅衬底的上表面上的晶体管构成的存储单元相比，可以减小器件尺寸和制造成本，并且改善器件性能。
重要的是，MONOS存储器在靠近用于写入的目标位的位处具有抗干扰(错误写入)性。干扰的影响根据受到干扰的位的存储栅电极、控制栅电极、源极区域和漏极区域的相应电位而变化。当施加到非目标位(未选择单元)的电压中仅有漏极电压与施加到目标位(所选择的单元)的漏极电压不同时，干扰的影响最强。
也就是说，例如，在写入操作期间，当图33所示的存储单元MCA是未选择的单元时，施加到作为未选择的单元的存储单元MCA的各个部分的电压为Vmg＝10V，Vs＝5V，Vcg＝1V，Vd＝1.5V，并且Vb＝0V。由于10V被施加到存储栅电极MG，从源极区域延伸的反型层形成在存储栅电极MG正下方的鳍部FAA的上表面中，并且反型层具有与施加到源极区域的电压相对应的5V的电位。
在这种情况下，由于在存储栅电极MG正下方的鳍部FAA的上表面(5V)与控制栅电极CG(1V)之间的大的电位差，在存储栅电极MG与控制栅电极CG之间的沟道区域中发生栅极诱导漏极泄漏(GIDL)。此时，一些电子从存储栅电极MG正下方的鳍部内被捕获在ONO膜ON中，导致错误写入。GIDL表示由于在存储栅电极MG正下方的鳍部FAA的上表面与控制栅电极CG之间的电场差异，电子从源极区域流入半导体衬底SB。这样的电子中的一些电子以相对较高的概率被捕获在ONO膜ON中，从而导致了干扰。
在鳍部MONOS存储器中，由于在干扰时电场集中在鳍部FAA的上端处，因此特别容易发生GIDL，并且抗干扰性被劣化。由于鳍部FAA的上端的横向端部部分(角部)是有角的，因此电场特别倾向于集中在端部部分处。因此，GIDL显著发生在鳍部FAA的角部处。另外，由于鳍部FAA的角部处的电场集中，栅极耐受电压不利地降低。
如果施加到控制栅电极CG的电压高于1V以减小电位差(电场差)并且抑制GIDL，则源极区域与漏极区域之间的泄漏电流增加。相反，如果施加到控制栅电极CG的电压低于1V，则电位差增加，并且因此在鳍部FAA的上端处电场增加，以及因此容易发生GIDL，导致半导体器件的短的干扰寿命。
另一方面，在第一实施例中，如图2所示，比绝缘膜G1厚的绝缘膜IF6形成在控制栅电极CG和存储栅电极MG中的每个栅电极下方。也就是说，与在覆盖鳍部FA的侧表面的部分中相比，在电场趋于集中的、覆盖鳍部FA的上表面的部分中，控制晶体管和存储晶体管中的每个晶体管的厚度较大。这使得可以增加在存储栅电极MG与存储栅电极MG正下方的鳍部FA的上表面之间的距离。因此可以减小鳍部FA的上端处的电场。特别地，可以减小在存储栅电极MG正下方的垂直方向上的电场。
这使得可以防止出现GPDL。即使电子由于未选择的单元中的GIDL而从源极区域朝向半导体衬底SB流动，存储栅电极MG与在存储栅电极MG正下方的鳍部FA的上表面之间的大距离使得可以降低ONO薄膜ON捕获电子的概率。因此，可以防止在写入期间发生由未选择的单元中的ONO膜ON捕获电子的错误写入现象。
由于包括绝缘膜IF6的端部部分的鸟喙的形成，鳍部FA的角部是圆形的，这使得可以减小控制栅电极CG和存储栅电极MG中的每个栅电极下方的鳍部FA的角部处的电场。因此，可以增加栅极耐受电压，并且防止GIDL的发生。因此可以防止错误写入的发生。以这种方式，可以提高半导体器件的可靠性。
现在参考图21和图22描述第一实施例的半导体器件的示例性形状。图21包括第一实施例的半导体器件的截面视图，示出了与图2相同的区域。图22是示出与图3相同的区域的放大截面视图。图22未示出鳍部FA上的、除了绝缘膜G1和IF6之外的结构(例如，控制栅电极)。
如图21所示，在存储栅电极MG正下方的绝缘膜IF6的厚度被认为小于在控制栅电极CG正下方的绝缘膜IF6的厚度。这是因为，绝缘膜IF6的、与包括控制栅电极CG和绝缘膜G1的堆叠图案相邻的上表面通过控制栅电极CG和绝缘膜G1的处理步骤和如参考图13所述的后续清洁步骤而缩回，并且存储栅电极MG形成在缩回的上表面上方。因此，认为绝缘膜IF6的上表面在控制栅电极CG与存储栅电极MG之间的区域附近具有水平差，并且在存储栅电极MG正下方的绝缘膜IF6的上表面的位置低于在控制栅电极CG正下方的绝缘膜IF6的上表面的位置。
如上所述，当存储栅电极MG正下方的厚度较小时，可以防止作为非易失性存储元件的存储单元MC的擦除速度由于绝缘膜IF6的形成而被降低。因此，可以在保持存储单元MC的性能的同时防止错误写入。
如图22所示，鳍部FA的上端(尖端)被认为是圆形的。这是因为，即使鳍部FA被设计以形成为矩形棱柱，鳍部FA的角部实际上也倾向于在处理过程中被刨光(shaved)和倒圆(rounded)。特别地，当进行了半导体器件的尺寸减小并且因此鳍部FA在短边方向上具有较小宽度时，鳍部FA的上表面可以基本上没有水平平面，如图22所示。
如上所述，即使鳍部FA的角部相对较圆，由于电场趋向于集中在角部处，因此通过形成覆盖鳍部FA的上表面和角部的绝缘膜IF6，可以进一步将鳍部FA的角部倒圆。即使在这种情况下，鸟喙形成在绝缘膜IF6的端部部分处，并且鳍部FA的侧表面被部分氧化，从而与在绝缘膜IF6的Y方向上的中央部分中相比，绝缘膜IF6在垂直于半导体衬底SB的主表面的方向上的厚度在绝缘膜IF6的Y方向上的端部部分中更大。结果，可以提供与参考图1至图20描述的半导体器件和制造半导体器件的方法类似的效果。图3和图22所示的绝缘膜IF6连续地覆盖鳍部FA的上表面和鳍部FA的每个侧表面的上端。换言之，绝缘膜IF6连续地覆盖鳍部FA的上端的上表面和侧表面。
如下以其他表达来说明如图22所示的结构。也就是说，鳍部FA的侧表面包括第一侧表面和第二侧表面作为X方向(栅极长度方向)上的两个侧表面。在这种情况下，绝缘膜IF6的一部分(鸟喙部分)被包含在由第一线、第二线、第三线和第四线包围的区域中，第一线沿着第一侧表面并且与X方向正交，第二线沿着第二侧表面并且与X方向正交，第三线在鳍部FA的最上表面上经过并且平行于Y方向，第四线沿着半导体衬底SB的上表面并且沿着Y方向。本文中提到的半导体衬底SB的上表面是鳍部FA旁边的元件隔离区域EI正下方的半导体衬底SB的上表面。也就是说，第四线沿着元件隔离区域EI的底表面，并且在鳍部FA的下端上经过。绝缘膜IF6的部分(鸟喙部分)被包含在由第一至第四线包围的区域中。这表示绝缘膜IF6的部分(鸟喙部分)被形成为在鳍部FA的最上表面下方的区域中侵蚀鳍部FA的第一侧表面和第二侧表面中的每个侧表面的一部分。
包括如图3和图22所示的绝缘膜IF6和G1的栅极绝缘膜在覆盖整个侧表面的区域中在覆盖每个侧表面的上端的部分中的厚度大于覆盖该上端下方的侧表面部分的部分中的厚度。这种结构使得可以将鳍部FA的角部倒圆并且因此减小鳍部FA的角部处的电场。
第二实施例
在下面的情况中，厚的绝缘膜仅形成在控制栅电极下方，而不形成在存储栅电极下方。
图23示出了第二实施例的半导体器件的截面视图。图23包括示出与图2的区域相对应的区域的截面视图。图23所示的结构与图2所示的结构相同，除了在存储栅电极MG正下方没有形成绝缘膜IF6。也就是说，存储栅电极MG形成在包括绝缘膜IF6、绝缘膜G1、控制栅电极CG和绝缘膜IF7的堆叠图案的侧表面上，其中在该堆叠图案的侧表面与存储栅电极MG之间具有ONO膜ON，并且ONO膜ON的底表面与存储栅电极MG正下方的鳍部FA的上表面接触。ONO膜ON的侧表面与绝缘膜IF6的侧表面接触。
参考图24和图25描述用于形成这种结构的制造过程。图24和图25每个包括说明第二实施例的半导体器件的制造过程的截面视图。图24和图25每个包括示出与图23的区域相同的区域的截面视图。
首先，执行类似于参考图4至图13描述的步骤的步骤。随后，如图24所示，使用包括绝缘膜G1、控制栅电极CG和绝缘膜IF7的堆叠图案作为掩模以进行蚀刻，从而去除绝缘膜IF6并且从而暴露鳍部FA的上表面。也就是说，绝缘膜IF6仅保留在控制栅电极CG正下方。
随后，如图25所示，执行类似于参考图14和图15描述的步骤的步骤以形成与控制栅电极CG的一个侧表面相邻的存储栅电极MG，其中在控制栅电极CG的该一个侧表面与存储栅电极MG之间具有ONO膜ON。随后，执行类似于参考图17至图20描述的步骤的步骤以完成图23所示的半导体器件。
在存储栅电极MG正下方的鳍部FA的上表面未被绝缘膜IF6覆盖。也就是说，在制造过程中，在首先形成绝缘膜IF6以覆盖鳍部FA的上表面的同时，从存储栅电极MG正下方的上表面移除绝缘膜IF6，并且然后在上表面上形成存储栅电极MG。因此，在存储栅电极MG正下方的鳍部FA的上表面的高度低于鳍部FB的高度，并且鳍部FA的Y方向上的端部部分(角部)是圆形的。
下面描述第二实施例的效果。
在第二实施例中，如图23所示，在鳍部FA的上表面与控制栅电极CG之间形成有包括绝缘膜G1和比绝缘膜G1厚的绝缘膜IF6的栅极绝缘膜。这使得可以增加控制栅电极CG与控制栅电极CG正下方的鳍部FA的上表面之间的距离。因此可以减小鳍部FA的上端处的电场。这使得可以防止发生GPDL。因此，可以防止在写入期间发生由在未选择的单元中的ONO膜ON捕获电子的错误写入现象。
由于包括绝缘膜IF6的端部部分的鸟喙的形成，在控制栅电极CG正下方的鳍部FA的角部是圆形的。在存储栅电极MG正下方的鳍部FA的角部暂时被绝缘膜IF6覆盖，并且随后在制造过程中去除绝缘膜IF6。这允许在存储栅电极MG正下方的鳍部FA的角部是圆形的。结果，可以减小控制栅电极CG和存储栅电极MG中的每个栅电极下方的鳍部FA的角部处的电场。因此，可以增加栅极耐受电压，并且防止GIDL的发生。因此，可以防止发生错误写入。
在鳍部FA的上表面与存储栅电极MG之间没有形成厚的绝缘膜IF6。这使得可以防止由于存储晶体管的栅极绝缘膜的厚度增加而导致的擦除速度的降低。以这种方式，可以提高半导体器件的可靠性，同时防止半导体器件的性能降低。
第三实施例
在下面的情况中，厚的绝缘膜仅形成在存储栅电极下方，而不形成在控制栅电极下方。
图26示出了第三实施例的半导体器件的截面视图。图26包括示出了与图2的区域相对应的区域的截面视图。图26所示的结构与图2所示的结构相同，除了在控制栅电极CG正下方没有形成绝缘膜IF6，并且控制栅电极CG正下方的鳍部FA的上表面的位置高于任何其他区域中鳍部FA的上表面的位置。
参考图27至图31描述用于形成这种结构的制造过程。图27至图31每个包括说明第三实施例的半导体器件的制造过程的截面视图。图27至图31每个包括示出与图26的区域相同的区域的截面视图。
如图27所示，首先，执行类似于参考图4至图7描述的步骤的步骤。随后，执行参考图12和图13描述的步骤，同时不执行参考图8至图11描述的步骤，从而在鳍部FA上堆叠控制栅电极CG和绝缘膜IF7，其中绝缘膜G1作为控制栅电极CG和绝缘膜IF7与鳍部FA之间的栅极绝缘膜。鳍部FA的上表面被暴露在包括绝缘膜G1、控制栅电极CG和绝缘膜IF7的图案旁边。在外围区域1B中，包括绝缘膜G1、多晶硅膜SL1和绝缘膜IF7的堆叠膜覆盖在鳍部FB和元件隔离区域EI上。
随后，如图28所示，执行类似于参考图8描述的步骤的步骤以在半导体衬底SB上依次堆叠绝缘膜IF4和IF5。随后，执行干法蚀刻以去除覆盖鳍部FA、绝缘膜IF7和元件隔离区域EI的相应上表面的绝缘膜IF4和IF5。结果，鳍部FA的上表面暴露在存储单元区域1A中，并且存储单元区域1A和外围区域1B中的每个中的绝缘膜IF7和元件隔离区域EI的相应上表面被暴露。也就是说，包括绝缘膜IF4和IF5的堆叠膜保留以覆盖包括绝缘膜G1、控制栅电极CG和绝缘膜IF7的图案的侧表面并且覆盖鳍部FA的侧表面。
随后，如图29所示，与参考图10描述的步骤一样，执行干法氧化，由此，绝缘膜IF6形成在从包括控制栅电极CG的图案以及从包括绝缘膜IF4和IF5的堆叠膜暴露的鳍部FA的上表面中。绝缘膜IF6覆盖鳍部FA的上表面。绝缘膜IF6的端部部分包括鸟喙，该鸟喙通过氧化覆盖有包括绝缘膜IF4和IF5的堆叠膜的鳍部FA的侧表面的上端而形成。也就是说，通过这样的氧化步骤将鳍部FA的角部倒圆。
由于控制栅电极CG正下方的鳍部FA未被氧化，所以绝缘膜IF6不形成在控制栅电极CG正下方。部分绝缘膜IF6也可以形成在堆叠膜正下方，该堆叠膜包括覆盖包括控制栅电极CG的图案的每个侧表面的绝缘膜IF4和IF5。由于外围区域1B中的鳍部FB被绝缘膜G1、多晶硅膜SL1和绝缘膜IF7覆盖，所以不形成与鳍部FB接触的绝缘膜IF6。
随后，如图30所示，例如，通过蚀刻去除绝缘膜IF4和IF5。结果，控制栅电极CG、绝缘膜IF7和鳍部FA的相应侧表面被暴露。
随后，如图31所示，执行类似于参考图14和图15描述的步骤的步骤以形成与控制栅电极CG的一个侧表面相邻的存储栅电极MG，其中在控制栅电极CG的该侧表面与存储栅电极MG之间具有ONO膜ON。在鳍部FA的上表面上形成存储栅电极MG，其中在鳍部FA的上表面与存储栅电极MG之间具有绝缘膜IF6和ONO膜ON。随后，例如，执行蚀刻以去除从存储栅电极MG和ONO膜ON暴露的绝缘膜IF6。结果，鳍部FA的上表面被暴露。随后，去除从存储栅电极MG和ONO膜ON暴露的绝缘膜IF6。结果，鳍部FA的上表面被暴露，并且绝缘膜IF6仅保留在鳍部FA的上表面与存储栅电极MG和ONO膜ON的堆叠体之间。
随后，执行类似于参考图17至图20描述的步骤的步骤以完成图26所示的半导体器件。在整个制造过程中，绝缘膜IF6从未形成在控制栅电极CG正下方的鳍部FA的上表面上。因此，在控制栅电极CG正下方的鳍部FA的上表面位于比从控制栅电极CG暴露的区域中的鳍部FA的上表面高的区域中。换言之，在控制栅电极CG正下方的鳍部FA的上表面相对于从控制栅电极CG暴露的区域中的鳍部FA的上表面向上突出。控制栅电极CG正下方的鳍部FA的角部不是圆形的，即是有角的，如鳍部FB的角部。也就是说，与控制栅电极CG正下方的鳍部FA的角部相比，从存储栅电极MG暴露的鳍部FA的角部是圆形的。
下面描述第三实施例的效果。
在第三实施例中，如图26所示，厚的绝缘膜IF6形成在存储栅电极MG正下方的鳍部FA的上表面上。这使得可以减小鳍部FA的上端处的电场。也就是说，可以防止在存储栅电极MG正下方的鳍部FA的上端处的电场集中。结果，可以防止GPDL的发生。即使电子由于未选择的单元中的GIDL而从源极区域朝向半导体衬底SB流动，存储栅电极MG与存储栅电极MG正下方的鳍部FA的上表面之间的大距离使得可以降低由ONO膜ON捕获电子的概率。因此，可以防止在写入期间发生由在未选择的单元中的ONO膜ON捕获电子的错误写入现象。
由于包括绝缘膜IF6的端部部分的鸟喙的形成，鳍部FA的角部是圆形的，这使得可以减小在存储栅电极MG下方的鳍部FA的角部处的电场。因此，可以增加栅极耐受电压，并且防止GIDL的发生。因此，可以防止发生错误写入。以这种方式，可以提高半导体器件的可靠性。
绝缘膜IF6没有形成在控制栅电极CG正下方的鳍部FA的上表面上，使得可以防止在源极区域与漏极区域之间流动的单元电流的减小。因此，可以实现半导体器件的省电，并且通过防止错误写入来提高半导体器件的可靠性。
尽管已经根据上文中的实施例详细描述了发明人实现的发明，但是本发明不应当限于此，并且应当理解，在不脱离本发明的主旨的情况下，可以在该范围内对本发明进行各种修改或改变。
下面描述实施例的一些描述内容。
补充说明1
一种半导体器件，包括：
半导体衬底；
第一突出部，是半导体衬底的一部分，从半导体衬底的上表面向上突出，并且沿着半导体衬底的上表面在第一方向上延伸；
第一栅电极，覆盖第一突出部的上表面和侧表面，并且在与第一方向正交的第二方向上延伸，其中在第一突出部的上表面和侧表面与第一栅电极之间具有第一栅极绝缘膜；
第二栅电极，覆盖第一突出部的上表面和侧表面，并且与第一栅电极一起在第二方向上延伸，其中在第一突出部的上表面和侧表面与第二栅电极之间具有包括电荷存储部分的第二栅极绝缘膜；以及
第一源极-漏极区域，形成在第一突出部的上表面中，
其中第二栅极绝缘膜包括：
第一绝缘膜，形成在第一突出部的上表面与第二栅电极之间，并且暴露第一突出部的侧表面；以及
第二绝缘膜，覆盖第一绝缘膜的上表面和第一突出部的侧表面，并且包括电荷存储部分，
其中第一栅电极、第二栅电极和第一源极-漏极区域构成非易失性存储元件，以及
其中第一绝缘膜的第二方向上的端部部分的第二厚度大于第一绝缘膜的第二方向上的中央部分的第一厚度。
补充说明2
一种制造半导体器件的方法，包括以下步骤：
(a)提供半导体衬底；
(b)在半导体衬底的上表面中形成第一沟槽以形成第一突出部，第一突出部是半导体衬底的一部分，从半导体衬底的上表面突出，并且沿着半导体衬底的上表面在第一方向上延伸；
(c)形成第一栅电极，第一栅电极覆盖第一突出部的上表面和侧表面，并且在与第一方向正交的第二方向上延伸，其中在第一突出部的上表面和侧表面与第一栅电极之间具有第一栅极绝缘膜；
(d)在步骤(c)之后，形成覆盖第一突出部的侧表面的第四绝缘膜；
(e)在步骤(d)之后，氧化从第一栅电极和第四绝缘膜暴露的第一突出部以形成覆盖第一突出部的上表面的第一绝缘膜；
(f)在步骤(e)之后，去除第四绝缘膜；
(g)在步骤(f)之后，形成第二栅电极，第二栅电极覆盖第一绝缘膜的上表面和第一突出部的侧表面，并且与第一栅电极一起在第二方向上延伸，其中在第一绝缘膜的上表面和第一突出部的侧表面与第二栅电极之间具有包括电荷存储部分的第二栅极绝缘膜；
(h)去除从第二栅电极暴露的第一绝缘膜；以及
(i)在第一突出部的上表面中形成第一源极-漏极区域，
其中第一栅电极、第二栅电极和第一源极-漏极区域构成非易失性存储元件。

Claims (18)

1.一种半导体器件，包括：
半导体衬底；
第一突出部，其是所述半导体衬底的一部分，从所述半导体衬底的第一区域的上表面突出，并且沿着所述半导体衬底的所述上表面在第一方向上延伸；以及
第一栅电极，经由第一栅极绝缘膜覆盖所述第一突出部的上表面和侧表面，并且沿着所述半导体衬底的所述上表面、并且在与所述第一方向正交的第二方向上延伸；
其中所述第一栅极绝缘膜包括：
第一绝缘膜，形成在所述第一突出部的所述上表面与所述第一栅电极之间，并且暴露所述第一突出部的所述侧表面，以及
第二绝缘膜，覆盖所述第一突出部的所述侧表面和所述第一绝缘膜，
其中所述第一栅电极构成非易失性存储元件，并且
其中所述第一绝缘膜的所述第二方向上的端部部分的第二厚度大于所述第一绝缘膜的所述第二方向上的中央部分的第一厚度。
2.根据权利要求1所述的半导体器件，其中所述第一厚度为5至10nm。
3.根据权利要求1所述的半导体器件，还包括：
第二栅电极，经由包括电荷存储部分的第二栅极绝缘膜覆盖所述第一突出部的所述上表面和所述侧表面，并且与所述第一栅电极一起在所述第二方向上延伸。
4.根据权利要求3所述的半导体器件，
其中所述第二栅极绝缘膜包括：
所述第一绝缘膜，从所述第一突出部的所述上表面与所述第一栅电极之间到所述第一突出部的所述上表面与所述第二栅电极之间而形成；以及
第三绝缘膜，覆盖所述第一绝缘膜的上表面和所述第一突出部的所述侧表面，并且包括所述电荷存储部分，
其中覆盖所述第一突出部的所述上表面的所述第二栅极绝缘膜的厚度大于覆盖所述第一突出部的所述侧表面的所述第二栅极绝缘膜的厚度。
5.根据权利要求3所述的半导体器件，其中在所述第二栅电极正下方的所述第一突出部的所述上表面从所述第一绝缘膜暴露。
6.根据权利要求3所述的半导体器件，还包括：
多个第二突出部，每个第二突出部是所述半导体衬底的第二区域的一部分，从所述半导体衬底的所述上表面突出，并且沿着所述半导体衬底的所述上表面在第三方向上延伸；以及
晶体管，包括形成在所述第二突出部的上表面上并且在所述第二方向上延伸的第三栅电极、以及形成在所述第二突出部的所述上表面中的第二源极-漏极区域，其中在所述第二突出部的所述上表面与所述第三栅电极之间具有第三栅极绝缘膜，
其中所述第一绝缘膜的所述第一厚度大于覆盖所述第二突出部的所述上表面的所述第三栅极绝缘膜的第三厚度。
7.根据权利要求6所述的半导体器件，其中所述第一突出部的最上表面低于所述第二突出部的最上表面。
8.根据权利要求6所述的半导体器件，其中所述第一突出部的角部的曲率半径大于所述第二突出部的角部的曲率半径。
9.一种半导体器件，包括：
半导体衬底；
第一突出部，其是所述半导体衬底的一部分，从所述半导体衬底的第一区域的上表面向上突出，并且沿着所述半导体衬底的所述上表面在第一方向上延伸；
第一栅电极，覆盖所述第一突出部的上表面和侧表面，并且沿着所述半导体衬底的所述上表面、并且在与所述第一方向正交的第二方向上延伸，其中在所述第一突出部的所述上表面和所述侧表面与所述第一栅电极之间具有第一栅极绝缘膜；
第一栅极绝缘膜，形成在所述第一突出部与所述第一栅电极之间，并且覆盖所述第一突出部的所述上表面和所述第一突出部的所述侧表面；
第二栅电极，覆盖所述第一突出部的所述上表面和所述侧表面，并且与所述第一栅电极一起在所述第二方向上延伸，其中在所述第一突出部的所述上表面和所述侧表面与所述第二栅电极之间具有包括电荷存储部分的第二栅极绝缘膜；以及
第一源极-漏极区域，形成在所述第一突出部的所述上表面中，
其中所述第一栅电极、所述第二栅电极和所述第一源极-漏极区域构成非易失性存储元件，以及
其中覆盖所述第一突出部的所述上表面的所述第一栅极绝缘膜的厚度大于覆盖所述第一突出部的所述侧表面的所述第一栅极绝缘膜的厚度。
10.根据权利要求9所述的半导体器件，其中所述第一绝缘膜的一部分被包含在由第一线、第二线、第三线和第四线包围的区域中，所述第一线沿着作为所述第一突出部的所述侧表面的两个侧表面中的一个侧表面、并且与所述第一方向正交，所述第二线沿着所述第一突出部的所述两个侧表面中的另一侧表面、并且与所述第一方向正交，所述第三线经过所述第一突出部的最上表面、并且沿着所述第二方向，所述第四线沿着所述半导体衬底的所述上表面、并且沿着所述第二方向。
11.一种制造半导体器件的方法，所述方法包括以下步骤：
(a)提供半导体衬底；
(b)在所述半导体衬底的上表面中形成第一沟槽以形成第一突出部，所述第一突出部是所述半导体衬底的一部分，从所述半导体衬底的所述上表面突出，并且沿着所述半导体衬底的所述上表面在第一方向上延伸；
(c)形成覆盖所述第一突出部的侧表面的第四绝缘膜；
(d)在步骤(c)之后，氧化从所述第四绝缘膜暴露的所述第一突出部，以形成覆盖所述第一突出部的上表面的第一绝缘膜；
(e)在步骤(d)之后，去除所述第四绝缘膜；
(f)在步骤(e)之后，形成第一栅电极，所述第一栅电极覆盖所述第一突出部的所述上表面和所述侧表面、并且在所述第二方向上延伸，其中在所述第一突出部的所述上表面和所述侧表面与所述第一栅电极之间具有第一栅极绝缘膜，所述第一栅极绝缘膜包括第二绝缘膜和所述第一绝缘膜，所述第二绝缘膜的厚度小于所述第一绝缘膜的厚度、并且所述第二绝缘膜在与所述第一方向正交的第二方向上覆盖所述第一突出部的所述侧表面；
(g)形成第二栅电极，所述第二栅电极覆盖所述第一突出部的所述上表面和所述侧表面，并且与所述第一栅电极一起在所述第二方向上延伸，其中在所述第一突出部的所述上表面和所述侧表面与所述第二栅电极之间具有包括电荷存储部分的第二栅极绝缘膜；
(h)去除从所述第一栅电极暴露的所述第一绝缘膜；以及
(i)在所述第一突出部的所述上表面中形成第一源极-漏极区域；
其中所述第一栅电极、所述第二栅电极和所述第一源极-漏极区域构成非易失性存储元件。
12.根据权利要求11所述的方法，其中在步骤(d)中，所述第一突出部被形成使得所述第一突出部的所述第二方向上的端部部分的第二厚度大于所述第一突出部的所述第二方向上的中央部分的第一厚度。
13.根据权利要求12所述的方法，其中所述第一厚度为5至10nm。
14.根据权利要求11所述的方法，
其中步骤(h)在步骤(g)之后被执行，以及
其中在步骤(h)中，从所述第一栅电极和所述第二栅电极暴露的所述第一绝缘膜被去除。
15.根据权利要求11所述的方法，
其中步骤(h)在步骤(g)之前被执行，以及
其中在步骤(g)中，所述第二栅极绝缘膜和所述第二栅电极被形成以覆盖从所述第一绝缘膜暴露的所述第一突出部的所述上表面和所述侧表面。
16.根据权利要求11所述的方法，
其中在步骤(b)中，所述第一沟槽被形成以形成所述第一突出部和第二突出部，所述第二突出部是所述半导体衬底的一部分，从所述半导体衬底的所述上表面突出，并且沿着所述半导体衬底的所述上表面在第三方向上延伸；以及
其中所述方法还包括以下步骤：
(j)形成第三栅电极，所述第三栅电极覆盖所述第二突出部的上表面和侧表面，并且在与所述第三方向正交的第四方向上延伸，其中在所述第二突出部的所述上表面和所述侧表面与所述第三栅电极之间具有第三绝缘膜，所述第三绝缘膜的厚度小于所述第一绝缘膜的厚度；以及
(k)在所述第二突出部的所述上表面中形成第一源极-漏极区域。
17.根据权利要求16所述的方法，其中所述第一突出部的最上表面低于所述第二突出部的最上表面。
18.根据权利要求16所述的方法，其中所述第一突出部的角部的曲率半径大于所述第二突出部的角部的曲率半径。
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