CN115249713A - 半导体结构及其形成方法、以及存储器 - Google Patents

半导体结构及其形成方法、以及存储器 Download PDF

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CN115249713A CN202110452450.4A CN202110452450A CN115249713A CN 115249713 A CN115249713 A CN 115249713A CN 202110452450 A CN202110452450 A CN 202110452450A CN 115249713 A CN115249713 A CN 115249713A
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Abstract

一种半导体结构及其形成方法、以及存储器，半导体结构包括：基底，包括多个分立的单元阵列区，用于形成存储单元；多条沿列向延伸且沿行向排布的隔离结构，位于基底中，单元阵列区的隔离结构的顶面低于基底的顶面；第一漏掺杂层，位于隔离结构沿行向第二侧露出的基底侧壁上；第二漏掺杂层，位于隔离结构沿行向第一侧露出的基底侧壁上；浮栅，位于单元阵列区的相邻隔离结构之间的部分基底上，且浮栅沿列向分立间隔排布；沿列向的源区，位于单元阵列区的相邻浮栅之间的基底内。本发明实施例使得第一漏掺杂层和二漏掺杂层的形成工艺免受离子注入工艺的限制，提高第一漏掺杂层和第二漏掺杂层的形成质量，优化半导体结构的性能。

Description

半导体结构及其形成方法、以及存储器
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、以及存储器。
背景技术
随着半导体制程技术的发展，在存储装置方面己开发出存取速度较快的快闪存储器(Flash Memory)。快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和读写等优点，因此成为非易失性存储器(NVM，Non-volatile memory)的主流存储器。
根据结构的不同，闪存分为或非门闪存(NOR Flash Memory)和与非门闪存(NANDFlash Memory)。NOR快闪采用内存随机读取技术，各单元之间是并联的，对存储单元进行统一编址(有独立地址线)，所以可以随机访问任意一个字。在NOR快闪阵列中，当一字元线被选择时，和该字原先相连的M个NVM 单元皆被启动(Activated)。另一方面，和未被选择的多条字元线相连的其他 NVM单元则和M条位线电分离。而透过相连的M条位线，可以检测到M个被选择NVM单元漏极的电流变化。因为在NOR快闪阵列中偏压(Bias)及信号都直接施加至该些被选择NVM单元的电极上，所以，一般来说，相较于 NAND快闪阵列，NOR快闪阵列有较快的读取(Read)存取速度以及较低的操作电压，且因为NOR快闪阵列具有专用的地址引脚来寻址，较容易和其他芯片连接，还支持本地执行。
目前提出了一种NOR快闪阵列，其包括多个NOR型单元，多个NOR型单元配对的漏极形成多条扩散次位线，这些扩散次位线被沟槽场隔离区所分隔。沿着沟槽场隔离区的延伸方向以小于或等于一个列间距的方式，扭转这些扩散次位线，使这些扩散次位线可以将其次特征尺寸的扩散线(其特征尺寸小于该最小特征尺寸F)连接至多个全特征尺寸(Fullfeature)的扩散区，并且多个全特征尺寸的接点可以设置于该全特征尺寸的扩散区上。在这种NOR型快闪阵列中，NVM单元的面积可以仅为4F2(其中F为最小特征尺寸feature)，有利于提高存储单元面密度。
但是，目前NOR存储器仍存在性能不佳的问题。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法、以及存储器，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括多个分立的单元阵列区，用于形成存储单元；多条沿列向延伸且沿行向排布的隔离结构，位于所述基底中，所述单元阵列区的隔离结构的顶面低于所述基底的顶面；第一漏掺杂层，位于所述隔离结构沿行向第二侧露出的所述基底侧壁上；第二漏掺杂层，位于所述隔离结构沿行向第一侧露出的所述基底侧壁上；浮栅，位于所述单元阵列区的相邻隔离结构之间的部分基底上，且所述浮栅沿列向分立间隔排布；沿列向的源区，位于所述单元阵列区的相邻浮栅之间的基底内。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括多个分立的单元阵列区，用于形成存储单元；形成多条贯穿部分厚度所述基底的沟槽，所述沟槽沿沿列向延伸且沿行向排布；在所述沟槽中形成隔离结构，所述单元阵列区的隔离结构的顶面低于所述基底的顶面；采用外延工艺，在所述隔离结构沿行向第二侧露出的基底侧壁形成第一漏掺杂层，且在所述隔离结构沿行向第一侧露出的基底侧壁形成第二漏掺杂层；在所述隔离结构之间的基底上形成浮栅材料层；在所述浮栅材料层中形成沿列向的源区开口，所述源区开口沿列向贯穿所述单元阵列区，且所述源区开口的两侧还保留有部分宽度的浮栅材料层；在所述源区开口底部的基底内形成源区。
相应的，本发明实施例还提供一种存储器，包括：本发明实施例提供的半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在形成隔离结构的步骤中，所述单元阵列区的隔离结构的顶面低于所述基底的顶面，之后采用外延工艺，在所述隔离结构沿行向第二侧露出的基底侧壁形成第一漏掺杂层，且在所述隔离结构沿行向第一侧露出的基底侧壁形成第二漏掺杂层，与采用离子注入的方式形成漏区的方案相比，本发明实施例采用外延工艺有利于避免第一漏掺杂层和第二漏掺杂层的形成受到离子注入工艺的限制(例如：离子注入角度的限制)，并且外延工艺使得第一漏掺杂层和第二漏掺杂层能够选择性地形成在隔离结构露出的基底侧壁上，从而实现第一漏掺杂层和第二漏掺杂层的形成位置的自对准，提高了第一漏掺杂层和第二漏掺杂层的位置精确度；而且，通过在同一步骤中采用外延工艺形成第一漏掺杂层和第二漏掺杂层，有利于提高第一漏掺杂层和第二漏掺杂层的离子掺杂均匀性、膜层生长均匀性，相应提高存储单元之间的性能一致性；此外，进行外延工艺的过程中，掺杂原子能够原位生长在晶格中，无需额外的激活步骤，有利于降低第一漏掺杂层和第二漏掺杂层的电阻；综上，本发明实施例有利于提高半导体结构的性能。
附图说明
图1至图2是一种半导体结构的结构示意图；
图3至图4是图1至图2所示的半导体结构的形成步骤中对应的结构示意图；
图5是本发明半导体结构一实施例的结构示意图；
图6至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前NOR存储器仍存在性能不佳的问题。现以4F2型 NOR存储器为示例，结合一种半导体结构及其形成方法分析NOR存储器仍存在性能不佳问题的原因。
参考图1至图2，图1为在单元阵列区的俯视图，图2是图1中沿a-a1割线的剖面图，示出了一种半导体结构的结构示意图。
所述半导体结构包括：基底1，包括多个分立的单元阵列区1c，用于形成存储单元(Cell)；多条沿列向(如图1中y方向所示)延伸且沿行向(如图1 中x方向所示)排布的隔离结构，位于所述基底1中；所述隔离结构包括位于所述单元阵列区1c的主延伸部3，所述主延伸部3沿列向延伸；多条沿行向延伸且沿列向排布的栅极结构4，位于所述单元阵列区的基底1上，所述栅极结构包括：位于所述隔离结构两侧部分基底1上的浮栅2，位于每条所述栅极结构4中的所述浮栅2沿行向间隔排布；控制栅5，沿行向覆盖所述浮栅2、以及所述浮栅2之间的基底1和隔离结构；沿列向的源掺杂区7，位于所述单元阵列区1c的相邻浮栅2之间的基底1中；第一漏掺杂区81，位于所述主延伸部3 沿行向第二侧侧壁的基底1内；第二漏掺杂区82，位于所述主延伸部3沿行向第一侧侧壁的基底1内。
为方便示意和说明，仅在剖面图中示意出所述栅极结构。
上述半导体结构中，如图1和图2所示，存储单元的源掺杂区(Common source)7位于相邻两个浮栅2之间的有源区(Active Area，AA)中，第一漏掺杂区81和第二漏掺杂区82沿着列向(如图1中y方向所示)延伸，用于作为漏极次位线(Drain sub-bitline)，分别位于所述主延伸部3两侧有限的有源区内，并且位于所述浮栅2底部。
结合参考图3和图4，示出了图1和图2的半导体结构的形成过程中对应的剖面示意图。图3为在单元阵列区的俯视图，图4为图3沿a-a1割线的剖面图。
如图3和图4所示，提供基底1、位于基底1上的浮栅材料层6，所述基底内形成有多条沿列向延伸且沿行向排布的隔离结构，所述隔离结构的顶面与所述基底1的顶面相齐平；所述隔离结构包括位于所述单元阵列区1c的主延伸部3，所述主延伸部3沿列向延伸。
如图3和图4所示，对所述主延伸部3沿行向第二侧侧壁的基底1进行第一离子注入61，形成所述第一漏掺杂区81。
如图3和图4所示，对所述主延伸部3沿行向第一侧侧壁的基底1进行第二离子注入62，形成所述第二漏掺杂区82。
所述第一漏掺杂区81和第二漏掺杂区82通过离子注入形成，在形成第一漏掺杂区81和第二漏掺杂区82时，离子注入需要一定的注入角度，才能够将离子注入到隔离结构两侧的基底1内，而位于隔离结构上方的开口9的深宽比限制了离子注入的角度。所述开口9的深宽比越高，离子注入的角度越小，越难以将离子注入至隔离结构两侧的基底1内，离子注入沿着横向朝浮栅材料层 6底部基底1内推进的深度越浅，导致第一漏掺杂区81和第二漏掺杂区82的电阻越大。
而且，离子注入需要穿过隔离结构注入到浮栅材料层6底部的基底1内，离子注入需要穿过的隔离结构的厚度需要精确控制，否则无法保证离子注入的深度和注入剂量，这也增加了形成第一漏掺杂区81和第二漏掺杂区82的难度。
此外，第一漏掺杂区81通过第一离子注入61形成，第二漏掺杂区82通过第二离子注入62形成，所述第一漏掺杂区81和第二漏掺杂区82分别形成于不同的离子注入步骤，无法保证两次离子注入的注入剂量和注入深度的一致性，从而导致器件的一致性不佳，器件的性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构，所述单元阵列区的隔离结构的顶面低于所述基底的顶面，第一漏掺杂层位于所述隔离结构沿行向第二侧露出的所述基底侧壁上，第二漏掺杂层位于所述隔离结构沿行向第一侧露出的所述基底侧壁上，第一漏掺杂层和第二漏掺杂层通过外延工艺在隔离结构露出的基底侧壁上形成，本发明实施例第一漏掺杂层和第二漏掺杂层的形成工艺避免受到离子注入工艺的限制(例如：离子注入角度的限制)，并且外延工艺使得第一漏掺杂层和第二漏掺杂层能够选择性地形成在隔离结构露出的基底侧壁上，从而实现第一漏掺杂层和第二漏掺杂层的形成位置的自对准，提高了第一漏掺杂层和第二漏掺杂层的位置精确度；而且，第一漏掺杂层和第二漏掺杂层能够在同一步骤中通过外延工艺形成，有利于提高第一漏掺杂层和第二漏掺杂层的离子掺杂均匀性、膜层生长均匀性，相应提高存储单元之间的性能一致性；此外，在形成第一漏掺杂层和第二漏掺杂层所进行的外延工艺的过程中，掺杂原子能够原位生长在晶格中，无需额外的激活步骤，有利于降低第一漏掺杂层和第二漏掺杂层的电阻；综上，本发明实施例有利于提高半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图5，示出了本发明半导体结构一实施例的结构示意图。其中，图5(a)为俯视图，图5(b)为图5(a)沿1-1’割线的剖面图。
如图5所示，本实施例中，所述半导体结构包括：基底100，包括多个分立的单元阵列区C，用于形成存储单元；多条沿列向延伸且沿行向排布的隔离结构，位于所述基底100中，所述单元阵列区C的隔离结构的顶面低于所述基底100的顶面；第一漏掺杂层210，位于所述隔离结构沿行向第二侧露出的所述基底100侧壁上；第二漏掺杂层220，位于所述隔离结构沿行向第一侧露出的所述基底100侧壁上；浮栅510，位于所述单元阵列区C的相邻隔离结构之间的部分基底100上，且所述浮栅510沿列向分立间隔排布；沿列向的源区240，位于所述单元阵列区C的相邻浮栅510之间的基底100内。
基底100为形成或非门快闪存储器(NOR Flash Memory)提供工艺平台。
具体地，本实施例中，所述半导体结构用于形成4F2型NOR快闪阵列。在这种NOR快闪阵列中，NVM单元的面积可以仅为4F2(其中F为最小特征尺寸feature)，有利于提高存储单元面密度。
本实施例中，基底100包括衬底。具体地，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
单元阵列区C用于形成存储单元。
本实施例中，所述基底100还包括沿列向位于所述单元阵列区C之间的选择栅区S、沿列向位于所述单元阵列区C和所述单元阵列区C相邻一侧选择栅区S之间的第一过渡区I、以及沿列向位于所述单元阵列区C和所述单元阵列区C相邻另一侧选择栅区S之间的第二过渡区II。
选择栅区S沿列向位于单元阵列区C之间，用于形成选择栅(Select Gate， SG)。第一过渡区I用于连接所述单元阵列区C和相邻一侧选择栅区S，第二过渡区II用于连接所述单元阵列区C相邻另一侧选择栅区S。
所述隔离结构用于在沿行向上隔离相邻器件。
本实施例中，隔离结构为浅沟槽隔离结构(Shallow Trench Isolation，STI)，隔离结构的材料为氧化硅。在其他实施例中，隔离结构的材料还可以为氮化硅或氮氧化硅等其他介电材料。
本实施例中，所述单元阵列区C的隔离结构的顶面低于所述基底100的顶面，以便采用外延工艺，在所述隔离结构沿行向第二侧露出的基底100侧壁形成第一漏掺杂层210，以及在所述隔离结构沿行向第一侧露出的基底100侧壁形成第二漏掺杂层220。
结合参考图7，本实施例中，所述基底100内形成有多条贯穿部分厚度所述基底100的沟槽，所述沟槽沿沿列向(如图7(a)中y方向所示)延伸且沿行向(如图7(a)中x方向所示)排布。
沟槽用于为形成隔离结构提供空间位置，沟槽还用于定义有源区(Active area，AA)的区域和位置。
本实施例中，沟槽包括位于单元阵列区C的主沟槽130，位于单元阵列区 C相邻一侧选择栅区S的第一偏移槽131、以及位于单元阵列区C相邻另一侧选择栅区S的第二偏移槽132，主沟槽130、第一偏移槽131和第二偏移槽132 沿列向延伸，第一偏移槽131相对于主沟槽130沿行向朝第一侧(如图7(a)中 x1方向所示)偏移，第二偏移槽132相对于主沟槽130沿行向朝第二侧(如图 7(a)中x2方向所示)偏移；沟槽还包括位于第一偏移槽131和主沟槽130之间的第一过渡槽1311、以及位于第二偏移槽132和主沟槽130之间的第二过渡槽1312；沟槽还包括位于选择栅区S、沿列向延伸的次沟槽133，次沟槽133沿行向分别与第一偏移槽131间隔排布、与第二偏移槽132间隔排布，次沟槽133 沿列向还分别延伸至第一过渡区I和第二过渡区II。
其中，所述第一过渡槽1311用于连接所述第一偏移槽131和主沟槽130，所述第二过渡槽1312用于连接所述第二偏移槽132和主沟槽130。
作为一实施例，所述第一过渡槽1311和第二过渡槽1312为带有直角转折的沟槽，以便能够将对应的偏移槽和主沟槽130相连，并且，第一过渡槽1311 和第二过渡槽1312为带有直角转折的图形，还便于版图的设计。
在其他实施例中，所述第一过渡槽和第二过渡槽还可以是其他形状的沟槽，只要第一过渡槽能够连接主沟槽和相对主沟槽沿行向朝第一侧偏移的第一偏移槽，第二过渡槽能够连接主沟槽和相对主沟槽沿行向朝第二侧偏移的第二偏移槽即可。
相应地，单元阵列区C相邻一侧选择栅区S的有源区(Active Area，AA) 相对于所述单元阵列区C的有源区沿行向朝第一侧(如图7(a)中x1方向所示) 偏移，单元阵列区C相邻另一侧选择栅区S的有源区相对于所述单元阵列区C 的有源区沿行向朝第二侧(如图7(a)中x2方向所示)偏移。
结合参考图10，本实施例中，所述隔离结构包括位于所述单元阵列区C的主延伸部300、位于所述单元阵列区C相邻一侧选择栅区S的第一偏移延伸部 310、以及位于所述单元阵列区C相邻另一侧选择栅区S的第二偏移延伸部320；所述主延伸部300、第一偏移延伸部310和第二偏移延伸部320沿列向延伸，所述第一偏移延伸部310相对于所述主延伸部300沿行向朝第一侧(如图10(a) 中x1方向所示)偏移，所述第二偏移延伸部320相对于所述主延伸部300沿行向朝第二侧(如图10(a)中x2方向所示)偏移。
本实施例中，所述隔离结构还包括位于所述第一偏移延伸部310与主延伸部300之间的第一过渡延伸部330、以及位于所述第二偏移延伸部320与主延伸部300之间的第二过渡延伸部340，所述第一过渡延伸部330形成在所述第一过渡区I上，所述第二过渡延伸部340形成在所述第二过渡区II上。
具体地，所述主延伸部300位于所述主沟槽130中，所述第一偏移延伸部 310位于所述第一偏移槽131中，所述第二偏移延伸部320位于所述第二偏移槽132中，所述第一过渡延伸部330位于所述第一过渡槽1311中，所述第二过渡延伸部340位于所述第二过渡槽1312中。
本实施例中，所述第一过渡延伸部330和相邻的部分第一偏移延伸部310 还暴露出沿行向第二侧(如图10(a)中x2方向所示)的基底100的部分高度侧壁，且覆盖沿行向第一侧(如图10(a)中x1方向所示)的基底100的侧壁，以便采用外延工艺形成第一漏掺杂层210的过程中，所述第一漏掺杂层210还能够延伸至所述第一过渡区I和相邻的部分选择栅区S，以便能够在所述选择栅区S上将所述第一漏掺杂层210的电性连接出去。
本实施例中，所述第二过渡延伸部340和相邻的部分第二偏移延伸部320 还暴露出沿行向第一侧(如图10(a)中x1方向所示)的基底100的部分高度侧壁，且覆盖沿行向第二侧(如图10(a)中x2方向所示)的基底100的侧壁，以便采用外延工艺形成第二漏掺杂层220的过程中，所述第二漏掺杂层220还能够延伸至所述第二过渡区II和相邻的部分选择栅区S，以便能够在所述选择栅区S上将所述第二漏掺杂层220的电性连接出去。
本实施例中，所述隔离结构还包括位于选择栅区S的次延伸部350，沿所述列向(如图10(a)中y方向所示)延伸，且与所述第一偏移延伸部310或第二偏移延伸部320沿行向间隔排布，所述次延伸部350覆盖所述基底100的侧壁。
本实施例中，位于所述选择栅区S、第一过渡区I和第二过渡区II的隔离结构的部分顶面较高。如图10(a)所示，用虚线框示出的隔离结构的顶面较高，剩余的隔离结构的顶面均低于所述基底100的顶面。
需要说明的是，沿垂直于所述基底100顶面的方向，所述单元阵列区C的隔离结构的顶面与所述基底100顶面之间的距离D(结合参考图10)不宜过小，也不宜过大。如果所述距离D过小，则所述隔离结构露出的基底100的侧壁的高度过小，容易导致采用外延工艺在隔离结构露出的基底100侧壁形成的第一漏掺杂层210或第二漏掺杂层220的高度过小，相应容易导致第一漏掺杂层210 或第二漏掺杂层220的体积过小，进而容易导致第一漏掺杂层210和第二漏掺杂层220的电阻较大；如果所述距离D过大，则所述隔离结构露出的基底100 的侧壁高度过大，容易导致第一漏掺杂层210和第二漏掺杂层220的深度过深，进而容易增加漏电的风险。为此，本实施例中，沿垂直于所述基底100顶面的方向，所述单元阵列区C的隔离结构的顶面与所述基底100顶面之间的距离D 为2nm至20nm。
第一漏掺杂层210用于形成第一漏极次位线(Drain sub-Bitline)。
本实施例中，第一漏掺杂层210位于主延伸部300、第一过渡延伸部330 和相邻的部分第一偏移延伸部310沿行向第二侧露出的基底100侧壁上。第一漏掺杂层210沿着主延伸部300和第一过渡延伸部330沿行向第二侧的基底100 侧壁延伸，第一漏掺杂层210还延伸至与相邻的第一偏移延伸部310沿行向第二侧侧壁的部分基底100侧壁上，从而使第一漏掺杂层210延伸至与第一过渡区I相邻的部分选择栅区S中，进而使与第一漏极次位线对应的存储单元与选择栅相连。
第二漏掺杂层220用于形成第二漏极次位线(Drain sub-Bitline)。
本实施例中，第二漏掺杂层210位于所述主延伸部300、第二过渡延伸部 340以及相邻的部分第二偏移延伸部320沿行向第一侧露出的基底100侧壁上。第二漏掺杂层220沿着主延伸部300以及第二过渡延伸部340沿行向第一侧的侧壁延伸，第二漏掺杂层220还延伸至与相邻的第二偏移延伸部320沿行向第一侧侧壁的部分基底100中，从而使第二漏掺杂层220延伸至与第二过渡区II 相邻的部分选择栅区S中，进而使与第二漏极次位线对应的存储单元与选择栅相连。
本实施例中，所述第一漏掺杂层210和第二漏掺杂层220包括掺杂有离子的外延层，所述第一漏掺杂层210和第二漏掺杂层220通过外延工艺形成。
其中，所述外延层还能够用于作为应力层，从而为沟道区提供应力，进而提高载流子的迁移率。
本实施例中，当形成PMOS晶体管时，第一漏掺杂层210和第二漏掺杂层 220包括掺杂有P型离子的外延层，外延层的材料为Si或SiGe；当形成NMOS 晶体管时，第一漏掺杂层210和第二漏掺杂层220包括掺杂有N型离子的外延层，外延层的材料为Si或SiC。
本实施例中，所述第一漏掺杂层210凹陷于所述基底的侧壁内，所述第二漏掺杂层220凹陷于所述基底100的侧壁内，从而使得第一漏掺杂层210和第二漏掺杂层220相应还沿沟道延伸方向朝浮栅510底部的基底100内部延伸，有利于在第一漏掺杂层210和沟道之间、以及在第二漏掺杂层220和沟道之间形成缓变结，从而有利于降低第一漏掺杂层210和第二漏掺杂层220附近的峰值电场，进而有利于削弱热载流子注入效应，优化了半导体结构的性能。
需要说明的是，沿垂直于所述基底100侧壁的方向，所述第一漏掺杂层210 或第二漏掺杂层220凹陷于基底100侧壁内的深度不宜过小，也不宜过大。如果所述第一漏掺杂层210或第二漏掺杂层220凹陷于基底100侧壁内的深度过小，则第一漏掺杂层210和第二漏掺杂层220沿沟道延伸方向朝浮栅510底部基底100内延伸的深度过小，对热载流子注入效应的削弱效果不明显；如果所述第一漏掺杂层210或第二漏掺杂层220凹陷于基底100侧壁内的深度过大，则第一漏掺杂层210和第二漏掺杂层220沿沟道延伸方向朝浮栅510底部基底100内延伸的深度过大，容易导致第一漏掺杂层210与源区240之间、以及第二漏掺杂层220与源区240之间的距离过近。为此，本实施例中，沿垂直于所述基底100侧壁的方向，所述第一漏掺杂层210或第二漏掺杂层220凹陷于基底100侧壁内的深度为1nm至10nm。
本实施例中，所述半导体结构还包括：填充介质层180，位于所述隔离结构上且覆盖所述第一漏掺杂层210和第二漏掺杂层220的侧壁，所述填充介质层180的顶面与所述基底100的顶面相齐平。
填充介质层180用于使得基底100的顶面、隔离结构的顶面为齐平的顶面。
本实施例中，填充介质层180和隔离结构构成隔离部，所述隔离部的整体表面与基底100的顶面相齐平。
本实施例中，为了提高工艺兼容性，所述填充介质层180的材料与所述隔离结构的材料相同，所述填充介质层180的材料为氧化硅。在其他实施例中，所述填充介质层的材料与隔离结构的材料还可以不同，所述填充介质层还可以选用其他材料。
在NOR快闪存储器工作时，浮栅510能够捕捉电子并储存电子，并且在掉电之后，存储于浮栅510中的电子也不会流失，且浮栅510中存储的电荷量，能够改变场效应管的导通电压，而不同的导通电压能够代表不同的状态，从而实现了信息的存储。
本实施例中，浮栅510为岛状结构。
本实施例中，所述浮栅510的材料为多晶硅或非晶硅。
所述半导体结构还包括：隧穿氧化层410，位于浮栅510与基底100之间。
所述隧穿氧化(Tunneling Oxide，TOX)层410用于提供电子从基底100 到浮栅510的隧穿通道。所述隧穿氧化层410还用于隔离浮栅510与基底100。本实施例中，所述隧穿氧化层410的材料为氧化硅。
源区240用于作为共源区(Common Source)。源区240位于源区开口230 下方的基底100中，源区240沿列向延伸。本实施例中，源区240沿列向位于所述单元阵列区C、相邻的第一过渡区I和第二过渡区II、以及部分选择栅区S，从而源区240能够延伸至选择栅区S以与选择栅相连。
当形成NMOS器件时，源区240掺杂有N型离子；当形成PMOS器件时，源区240掺杂有P型离子。源区240的离子掺杂类型与第一漏区210以及第二漏区220的离子掺杂类型相同。
本实施例中，所述半导体结构还包括：多条沿行向延伸且沿列向间隔排布的控制栅530，沿行向覆盖所述浮栅510、以及所述浮栅510之间的基底100 和填充介质层180；栅极间介质层520，位于单元阵列区C的所述浮栅510与所述控制栅530之间。
在NOR快闪存储器工作时，通过控制栅530，改变电子注入到浮栅510或是从浮栅510上擦除，从而实现编程。
本实施例中，控制栅530为沿行向延伸的条型结构。
本实施例中，控制栅530覆盖所述浮栅510、所述基底100以及填充介质层180和隔离结构所构成的隔离部。
本实施例中，所述控制栅530的材料为多晶硅或非晶硅。
所述栅极间介质层520用于实现所述控制栅530与所述浮栅510之间的隔离，所述栅极间介质层520还用于实现所述控制栅530与基底100之间的隔离。
所述栅极间介质层520的材料为介质材料。本实施例中，栅介质材料层430 为叠层结构。作为一种示例，栅极间介质层520为ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)结构，栅极间介质层520包括自下而上依次堆叠的氧化硅层、氮化硅层和氧化硅层。
在其他实施例中，根据实际的工艺需求，所述栅极间介质层还可以为其他合适的材料，所述栅极间介质层还可以为单层结构。
本实施例中，位于所述单元阵列区C的所述浮栅510、栅极间介质层520 和控制栅530构成栅极结构500。
其中，在所述选择栅区S中，浮栅510与控制栅530之间无隔离，浮栅510 与控制栅530之间能够相接触，使得位于所述选择栅区S的所述浮栅510与控制栅530用于构成选择栅MOS的栅极。
相应的，本发明还提供一种半导体结构的形成方法。图6至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图6，提供基底100，包括多个分立的单元阵列(Cell Array)区C，用于形成存储单元。
基底100为形成或非门快闪存储器(NOR Flash Memory)提供工艺平台。具体地，本实施例中，所述基底100用于形成4F2型NOR快闪阵列。在这种 NOR快闪阵列中，NVM单元的面积可以仅为4F2(其中F为最小特征尺寸 feature)，有利于提高存储单元面密度。
本实施例中，基底100包括衬底。具体地，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
单元阵列区C用于形成存储单元。
本实施例中，所述基底100还包括沿列向位于所述单元阵列区C之间的选择栅区S、沿列向位于所述单元阵列区C和所述单元阵列区C相邻一侧选择栅区S之间的第一过渡区I、以及沿列向位于所述单元阵列区C和所述单元阵列区C相邻另一侧选择栅区S之间的第二过渡区II。
选择栅区S沿列向位于单元阵列区C之间，用于形成选择栅(Select Gate， SG)。第一过渡区I用于连接所述单元阵列区C和相邻一侧选择栅区S，第二过渡区II用于连接所述单元阵列区C相邻另一侧选择栅区S。
参考图7，图7(a)为俯视图，图7(b)为图7(a)沿1-1’割线的剖面图，形成多条贯穿部分厚度所述基底100的沟槽，所述沟槽沿沿列向(如图7(a)中x方向所示)延伸且沿行向(如图7(a)中y方向所示)排布。
沟槽用于为形成隔离结构提供空间位置，沟槽还用于定义有源区(Active area，AA)的区域和位置。
本实施例中，沟槽包括位于单元阵列区C的主沟槽130，位于单元阵列区 C相邻一侧选择栅区S的第一偏移槽131、以及位于单元阵列区C相邻另一侧选择栅区S的第二偏移槽132，主沟槽130、第一偏移槽131和第二偏移槽132 沿列向延伸，第一偏移槽131相对于主沟槽130沿行向朝第一侧(如图8(a)中 x1方向所示)偏移，第二偏移槽132相对于主沟槽130沿行向朝第二侧(如图 8(a)中x2方向所示)偏移；沟槽还包括位于第一偏移槽131和主沟槽130之间的第一过渡槽1311、以及位于第二偏移槽132和主沟槽130之间的第二过渡槽1312；沟槽还包括位于选择栅区S、沿列向延伸的次沟槽133，次沟槽133沿行向分别与第一偏移槽131间隔排布、与第二偏移槽132间隔排布，次沟槽133 沿列向还分别延伸至第一过渡区I和第二过渡区II。
其中，所述第一过渡槽1311用于连接所述第一偏移槽131和主沟槽130，所述第二过渡槽1312用于连接所述第二偏移槽132和主沟槽130。
作为一实施例，所述第一过渡槽1311和第二过渡槽1312为带有直角转折的沟槽，以便能够将对应的偏移槽和主沟槽130相连，并且，第一过渡槽1311 和第二过渡槽1312为带有直角转折的图形，还便于版图的设计。
在其他实施例中，所述第一过渡槽和第二过渡槽还可以是其他形状的沟槽，只要第一过渡槽能够连接主沟槽和相对主沟槽沿行向朝第一侧偏移的第一偏移槽，第二过渡槽能够连接主沟槽和相对主沟槽沿行向朝第二侧偏移的第二偏移槽即可。
相应地，单元阵列区C相邻一侧选择栅区S的有源区(Active Area，AA) 相对于所述单元阵列区C的有源区沿行向朝第一侧(如图7(a)中x1方向所示) 偏移，单元阵列区C相邻另一侧选择栅区S的有源区相对于所述单元阵列区C 的有源区沿行向朝第二侧(如图7(a)中x2方向所示)偏移。
本实施例中，形成所述沟槽的步骤包括：在所述基底100上形成硬掩膜层 120，所述硬掩膜层120中形成有多个掩膜开口125；以所述硬掩膜层120为掩膜，去除所述掩膜开口125露出的部分厚度的所述基底100，形成所述沟槽。
所述硬掩膜层120用于作为形成沟槽的刻蚀掩膜，所述掩膜开口125用于定义沟槽的形状和位置。此外，所述硬掩膜层120还用于在后续形成隔离结构、第一漏掺杂层和第二漏掺杂层的过程中，对所述基底100顶面起到保护的作用。
作为一实施例，所述硬掩膜层120的材料为氮化硅。
需要说明的是，在所述基底100上形成硬掩膜层120之前，所述形成方法还包括：在所述基底100上形成衬垫氧化层110。所述衬垫氧化层110用于提高所述硬掩膜层120与基底100之间的黏附性，防止硬掩膜层120直接形成在基底100上产生较大的应力而导致缺陷等问题。
本实施例中，所述衬垫氧化层110的材料为氧化硅。
参考图8至图10，在所述沟槽中形成隔离结构，所述单元阵列区C的隔离结构的顶面低于所述基底100的顶面。
所述隔离结构用于在沿行向上隔离相邻器件。
本实施例中，隔离结构为浅沟槽隔离结构(Shallow Trench Isolation，STI)，隔离结构的材料为氧化硅。在其他实施例中，隔离结构的材料还可以为氮化硅或氮氧化硅等其他介电材料。
本实施例中，所述单元阵列区C的隔离结构的顶面低于所述基底100的顶面，以便后续采用外延工艺，在所述隔离结构沿行向第二侧露出的基底100侧壁形成第一漏掺杂层，以及在所述隔离结构沿行向第一侧露出的基底100侧壁形成第二漏掺杂层。
本实施例中，所述隔离结构包括位于所述单元阵列区C的主延伸部300、位于所述单元阵列区C相邻一侧选择栅区S的第一偏移延伸部310、以及位于所述单元阵列区C相邻另一侧选择栅区S的第二偏移延伸部320；所述主延伸部300、第一偏移延伸部310和第二偏移延伸部320沿列向延伸，所述第一偏移延伸部310相对于所述主延伸部300沿行向朝第一侧(如图10(a)中x1方向所示)偏移，所述第二偏移延伸部320相对于所述主延伸部300沿行向朝第二侧(如图10(a)中x2方向所示)偏移。
本实施例中，所述隔离结构还包括位于所述第一偏移延伸部310与主延伸部300之间的第一过渡延伸部330、以及位于所述第二偏移延伸部320与主延伸部300之间的第二过渡延伸部340，所述第一过渡延伸部330形成在所述第一过渡区I上，所述第二过渡延伸部340形成在所述第二过渡区II上。
具体地，所述主延伸部300位于所述主沟槽130中，所述第一偏移延伸部 310位于所述第一偏移槽131中，所述第二偏移延伸部320位于所述第二偏移槽132中，所述第一过渡延伸部330位于所述第一过渡槽1311中，所述第二过渡延伸部340位于所述第二过渡槽1312中。
本实施例中，所述第一过渡延伸部330和相邻的部分第一偏移延伸部310 还暴露出沿行向第二侧(如图10(a)中x2方向所示)的基底100的部分高度侧壁，且覆盖沿行向第一侧(如图10(a)中x1方向所示)的基底100的侧壁，以便后续采用外延工艺形成第一漏掺杂层的过程中，所述第一漏掺杂层还能够延伸至所述第一过渡区I和相邻的部分选择栅区S，以便在后续工艺制程中，能够在所述选择栅区S上将所述第一漏掺杂层的电性连接出去。
本实施例中，所述第二过渡延伸部340和相邻的部分第二偏移延伸部320 还暴露出沿行向第一侧(如图10(a)中x1方向所示)的基底100的部分高度侧壁，且覆盖沿行向第二侧(如图10(a)中x2方向所示)的基底100的侧壁，以便后续采用外延工艺形成第二漏掺杂层的过程中，所述第二漏掺杂层还能够延伸至所述第二过渡区II和相邻的部分选择栅区S，以便在后续工艺制程中，能够在所述选择栅区S上将所述第二漏掺杂层的电性连接出去。
本实施例中，所述隔离结构还包括位于选择栅区S的次延伸部350，沿所述列向(如图10(a)中y方向所示)延伸，且与所述第一偏移延伸部310或第二偏移延伸部320沿行向间隔排布，所述次延伸部350覆盖所述基底100的侧壁。
具体地，本实施例中，所述第二过渡延伸部340和相邻的部分第二偏移延伸部320还覆盖沿行向第二侧(如图10(a)中x2方向所示)的硬掩膜层120的侧壁，所述第二过渡延伸部340和相邻的部分第二偏移延伸部320还覆盖沿行向第二侧(如图10(a)中x2方向所示)的硬掩膜层120的侧壁，所述次延伸部 350还覆盖硬掩膜层120的侧壁。
相应地，本实施例中，位于所述选择栅区S、第一过渡区I和第二过渡区 II的隔离结构的部分顶面较高。如图10(a)所示，用虚线框示出的隔离结构的顶面较高，剩余的隔离结构的顶面均低于所述基底100的顶面。
需要说明的是，沿垂直于所述基底100顶面的方向，所述单元阵列区C的隔离结构的顶面与所述基底100顶面之间的距离D不宜过小，也不宜过大。如果所述距离D过小，则所述隔离结构露出的基底100的侧壁的高度过小，容易导致后续采用外延工艺在隔离结构露出的基底100侧壁形成的第一漏掺杂层或第二漏掺杂层的高度过小，相应容易导致第一漏掺杂层或第二漏掺杂层的体积过小，进而容易导致第一漏掺杂层和第二漏掺杂层的电阻较大；如果所述距离 D过大，则所述隔离结构露出的基底100的侧壁高度过大，容易导致后续第一漏掺杂层和第二漏掺杂层的深度过深，进而容易增加漏电的风险。为此，本实施例中，沿垂直于所述基底100顶面的方向，所述单元阵列区C的隔离结构的顶面与所述基底顶面之间的距离D为2nm至20nm。
以下结合附图，对本实施例形成所述隔离结构的具体步骤进行详细地说明。
如图8所示，图8(a)是俯视图，图8(b)是图8(a)是沿1-1’割线的剖面图，在所述沟槽中填充隔离材料层140。本实施例中，所述隔离材料层140还填充于所述掩膜开口125。
所述隔离材料层140用于经后续的回刻蚀，形成隔离结构。
本实施例中，形成所述隔离材料层140的步骤包括：在所述沟槽和所述掩膜开口125中填充隔离膜(图未示)，所述隔离膜还形成在所述硬掩膜层120 上；对所述隔离膜进行平坦化处理，去除位于所述硬掩膜层120上的隔离膜，剩余的隔离膜用于作为所述隔离材料层140。
本实施例中，形成所述隔离膜的工艺包括流动式化学气相沉积工艺。
本实施例中，对隔离膜进行平坦化处理的工艺包括化学机械平坦化工艺。
如图9所示，示出了基于图8(a)的俯视图，在所述隔离材料层140上形成刻蚀掩膜层150。具体地，所述隔离材料层140还位于所述硬掩膜层120上，所述刻蚀掩膜层150暴露出需要刻蚀的隔离材料层140。本实施例中，所述刻蚀掩膜层150覆盖所述选择栅区S、第一过渡区I和第二过渡区II的隔离材料层140的部分顶面。
所述刻蚀掩膜层150可以为无机掩膜层，例如：氮化硅、氮氧化硅等材料；刻蚀掩膜层150也可以是有机掩膜层，例如：光刻胶、旋涂碳(SOC)等材料。
如图10所示，图10(a)为俯视图，图10(b)为图10(a)沿1-1’割线的剖面图，去除所述刻蚀掩膜层150露出的部分厚度隔离材料层140，刻蚀后的剩余所述隔离材料层140用于作为所述隔离结构。
作为一种示例，采用湿法刻蚀工艺，对所述刻蚀掩膜层150露出的所述隔离材料层140进行刻蚀。在其他实施例中，还可以采用干法刻蚀工艺，或者湿法刻蚀工艺和干法刻蚀工艺相结合的刻蚀工艺，刻蚀所述刻蚀掩膜层露出的所述隔离材料层。
在去除所述刻蚀掩膜层150露出的部分厚度隔离材料层140，还包括：去除所述刻蚀掩膜层150，以便于后续工艺制程的进行。
结合参考图11至图12，可选方案中，所述半导体结构的形成方法还包括：在形成所述隔离结构之后，隔离结构露出的基底100侧壁中形成侧壁凹槽170。
通过在隔离结构露出的基底100侧壁中形成侧壁凹槽170，从而在侧壁凹槽170中形成第一漏掺杂层或第二漏掺杂层后，所述第一漏掺杂层和第二漏掺杂层相应凹陷于所述基底100的侧壁内，在后续在隔离结构露出的基底100上形成浮栅后，第一漏掺杂层和第二漏掺杂层相应还沿沟道延伸方向朝浮栅底部的基底100内部延伸，有利于在第一漏掺杂层和沟道之间、以及在第二漏掺杂层和沟道之间形成缓变结，从而有利于降低第一漏掺杂层和第二漏掺杂层附近的峰值电场，进而有利于削弱热载流子注入效应。
需要说明的是，沿垂直于隔离结构露出的所述基底100侧壁的方向，所述侧壁凹槽170的深度不宜过小，也不宜过大。如果侧壁凹槽170的深度过小，则第一漏掺杂层和第二漏掺杂层沿沟道延伸方向朝浮栅底部基底100内延伸的深度过小，对热载流子注入效应的削弱效果不明显；如果所述侧壁凹槽170的深度过大，则第一漏掺杂层和第二漏掺杂层沿沟道延伸方向朝浮栅底部基底 100内延伸的深度过大，在后续形成源区后，容易导致第一漏掺杂层与源区之间、以及第二漏掺杂层与源区之间的距离过近。为此，本实施例中，沿垂直于隔离结构露出的基底100侧壁的方向，所述侧壁凹槽170的深度为1nm至10nm。
作为一实施例，在所述隔离结构露出的所述基底100侧壁中形成侧壁凹槽 170的步骤包括：
如图11所示，示出了在单元阵列区C沿行向的剖面图，对所述隔离结构露出的所述基底100侧壁进行氧化处理，使所述隔离结构露出的所述基底100 侧壁的部分厚度材料转化为牺牲氧化层160。
本实施例中，所述基底100的材料为硅，所述牺牲氧化层160的材料相应为氧化硅。
本实施例中，采用热氧化工艺，对所述隔离结构露出的所述基底100侧壁进行氧化处理。
作为一实施例，利用低温氧化工艺，对所述隔离结构露出的基底100侧壁进行氧化处理。低温氧化工艺的温度较低，有利于减小热预算。
如图12所示，去除所述牺牲氧化层160，形成所述侧壁凹槽170。
本实施例中，采用湿法刻蚀工艺，去除所述牺牲氧化层160。
具体地，所述牺牲氧化层160的材料为氧化硅，采用稀释的氢氟酸溶液(DHF)，去除所述牺牲氧化层160。
需要说明的是，以上形成所述侧壁凹槽170的步骤仅作为一实施例，形成侧壁凹槽170的方式不仅限于此。
例如：在其他实施例中，还可以采用各向同性的刻蚀工艺，对所述隔离结构露出的所述基底侧壁进行刻蚀，形成所述侧壁凹槽。各向同性刻蚀的工艺具有各向同性刻蚀的特性，从而能够沿着垂直于基底侧壁的方向对基底侧壁进行刻蚀，进而在所述基底侧壁上形成所述侧壁凹槽。
具体地，所述各向同性的刻蚀工艺包括远程等离子体刻蚀(Remote Plasma Etch)工艺或湿法刻蚀工艺。远程等离子体刻蚀工艺和湿法刻蚀工艺均能够实现各向同性的刻蚀。
参考图13，图13(a)为俯视图，图13(b)为图13(a)沿1-1’割线的剖面图，采用外延工艺，在所述隔离结构沿行向第二侧(如图14(a)中x2方向)露出的基底100侧壁形成第一漏掺杂层210，且在所述隔离结构沿行向第一侧(如图13(a) 中x1方向)露出的基底侧壁100形成第二漏掺杂层220。
与采用离子注入的方式形成漏区的方案相比，本实施例采用外延工艺有利避免第一漏掺杂层和第二漏掺杂层的形成受到离子注入工艺的限制(例如：离子注入角度的限制)，并且外延工艺使得第一漏掺杂层210和第二漏掺杂层220 能够选择性地形成在隔离结构露出的基底100侧壁上，从而实现第一漏掺杂层 210和第二漏掺杂层220的形成位置的自对准，提高了第一漏掺杂层210和第二漏掺杂层220的位置精确度；
而且，通过在同一步骤中采用外延工艺形成第一漏掺杂层210和第二漏掺杂层220，有利于提高第一漏掺杂层210和第二漏掺杂层220的离子掺杂均匀性、膜层生长均匀性，相应提高存储单元之间的性能一致性；
此外，进行外延工艺的过程中，掺杂原子能够原位生长在晶格中，无需额外的激活步骤，有利于降低第一漏掺杂层210和第二漏掺杂层220的电阻；
综上，本实施例有利于提高半导体结构的性能。
第一漏掺杂层210用于形成第一漏极次位线(Drain sub-Bitline)。
本实施例中，第一漏掺杂层210形成在主延伸部300、第一过渡延伸部330 和相邻的部分第一偏移延伸部310沿行向第二侧露出的基底100侧壁上。第一漏掺杂层210沿着主延伸部300和第一过渡延伸部330沿行向第二侧的基底100 侧壁延伸，第一漏掺杂层210还延伸至与相邻的第一偏移延伸部310沿行向第二侧侧壁的部分基底100侧壁上，从而使第一漏掺杂层210延伸至与第一过渡区I相邻的部分选择栅区S中，进而使与第一漏极次位线对应的存储单元与选择栅相连。
第二漏掺杂层220用于形成第二漏极次位线(Drain sub-Bitline)。
本实施例中，第二漏掺杂层210形成在所述主延伸部300、第二过渡延伸部340以及相邻的部分第二偏移延伸部320沿行向第一侧露出的基底100侧壁上。第二漏掺杂层220沿着主延伸部300以及第二过渡延伸部340沿行向第一侧的侧壁延伸，第二漏掺杂层220还延伸至与相邻的第二偏移延伸部320沿行向第一侧侧壁的部分基底100中，从而使第二漏掺杂层220延伸至与第二过渡区II相邻的部分选择栅区S中，进而使与第二漏极次位线对应的存储单元与选择栅相连。
具体地，本实施例中，所述第一漏掺杂层210形成在所述隔离结构沿行向第二侧的所述侧壁凹槽170内，所述第二漏掺杂层220形成在所述隔离结构沿行向第一侧的所述侧壁凹槽170内。
所述第一漏掺杂层210和第二漏掺杂层220相应凹陷于所述基底100的侧壁内，在后续在隔离结构露出的基底100上形成浮栅后，第一漏掺杂层210和第二漏掺杂层220相应还沿沟道延伸方向朝浮栅底部的基底100内部延伸，有利于在第一漏掺杂层210和沟道之间、以及在第二漏掺杂层220和沟道之间形成缓变结，从而有利于降低第一漏掺杂层210和第二漏掺杂层220附近的峰值电场，进而有利于削弱热载流子注入效应，优化了半导体结构的性能。
相应地，所述第一漏掺杂层210和第二漏掺杂层220包括掺杂有离子的外延层。其中，所述外延层还能够用于作为应力层，从而为沟道区提供应力，进而提高载流子的迁移率。
本实施例中，当形成PMOS晶体管时，第一漏掺杂层210和第二漏掺杂层 220包括掺杂有P型离子的外延层，外延层的材料为Si或SiGe；当形成NMOS 晶体管时，第一漏掺杂层210和第二漏掺杂层220包括掺杂有N型离子的外延层，外延层的材料为Si或SiC。
本实施例中，采用外延工艺，形成外延层，且在形成外延层的过程中原位自掺杂离子，形成所述第一漏掺杂层210和第二漏掺杂层220。
本实施例中，所述外延工艺为选择性外延工艺。所述选择性外延工艺利用外延生长的基本原理，以及硅在绝缘体上难以核化成膜的特性，从而能够仅在半导体结构的特定区域进行外延生长。具体地，在外延工艺的过程中，还会同时通入腐蚀气体(例如：HCl)，用于将非期望区域(例如：绝缘材料)上形成的外延材料去除。
本实施例中，后续在隔离结构之间的基底100上形成浮栅材料层，浮栅材料层的材料通常为多晶硅或非晶硅，在形成浮栅材料层之前，形成所述第一漏掺杂层210和第二漏掺杂层220，从而防止在进行外延工艺的过程中，对浮栅材料层造成损伤。
参考图14至图15，本实施例中，在形成所述第一漏掺杂层210和第二漏掺杂层220之后，形成浮栅材料层之前，所述形成方法还包括：去除所述硬掩膜层120，以便暴露出所述基底100顶面，从而后续能够在基底100上形成浮栅材料层。
本实施例中，去除硬掩膜层120之后，还包括：去除所述衬垫氧化层110。
结合参考图14，本实施例中，所述半导体结构的形成方法还包括：在形成所述第一漏掺杂层210和第二漏掺杂层220后，在去除所述硬掩膜层120之前，在所述隔离结构上形成填充所述沟槽和所述掩膜开口125的填充介质层180。
相应地，在去除所述硬掩膜层120的步骤中，所述填充介质层180与所述基底100围成浮栅开口320，从而所述浮栅开口320能够定义后续浮栅材料层的形状以及形成位置，使得形成浮栅材料层无需经过图形化的步骤，相应有利于简化工艺、节约成本。
本实施例中，为了提高工艺兼容性，填充介质层180的材料与隔离结构的材料相同，所述填充介质层180的材料为氧化硅。在其他实施例中，填充介质层的材料与隔离结构的材料还可以不同，所述填充介质层还可以选用其他材料。
本实施例中，形成所述填充介质层180的步骤包括：在沟槽和所述掩膜开口125中填充介质材料层，所述介质材料层还形成在所述硬掩膜层120上；采用平坦化工艺，去除位于所述硬掩膜层120上的介质材料层。
本实施例中，采用沉积工艺，形成所述介质材料层。具体地，所述沉积工艺可以为流动式化学气相沉积工艺。本实施例中，所述平坦化工艺可以为化学机械平坦化工艺。
相应地，本实施例中，在形成硬掩膜层120的过程中，所述硬掩膜层120 的高度需要大于或等于浮栅材料层的目标高度，以便后续在浮栅开口中形成浮栅材料层的过程中，浮栅材料层能够具有所述目标高度。
参考图16，在所述隔离结构之间的基底100上形成浮栅材料层420。
所述浮栅材料层420用于形成浮栅(Floating Gate)。
本实施例中，所述浮栅材料层420的材料为多晶硅或非晶硅。
本实施例中，形成所述浮栅材料层420的步骤包括：在所述浮栅开口190 中填充所述浮栅材料层420。
具体地，在浮栅开口190中形成初始浮栅材料层，初始浮栅材料层还形成在所述填充介质层180的顶面上；对所述初始浮栅材料层进行平坦化处理，去除位于所述填充介质层180顶面的所述初始浮栅材料层，形成浮栅材料层420。
本实施例中，所述浮栅材料层420与基底100顶面之间还形成有隧穿氧化层410。所述隧穿氧化(Tunneling Oxide，TOX)层410用于提供电子从基底 100到浮栅的隧穿通道。所述隧穿氧化层410还用于隔离浮栅与基底100。本实施例中，所述隧穿氧化层410的材料为氧化硅。
参考图17，在所述浮栅材料层420中形成沿列向的源区开口230，所述源区开口230沿列向贯穿所述单元阵列区C，且所述源区开口230的两侧还保留有部分宽度的浮栅材料层420。
源区开口230用于定义后续源区的形成区域。本实施例中，源区开口230 沿列向贯穿所述单元阵列区C、相邻的第一过渡区I和第二过渡区II、以及部分选择栅区S，从而后续在源区开口230底部的基底100中形成源区、以及形成位于选择栅区S的选择栅后，源区能够延伸至选择栅区S以与选择栅相连。
具体地，可以先形成掩膜层(图未示)，之后以掩膜层为掩膜，采用干法刻蚀工艺，刻蚀所述浮栅材料层420。
本实施例中，以源区开口230的底部暴露出所述基底100顶面作为示例进行说明。在其他实施例中，源区开口的底部还可以保留所述隧穿氧化层，隧穿氧化层能够在后续形成源区的工艺制程中对基底起到保护作用。
参考图18，在所述源区开口230底部的基底内形成源区240。
源区240用于作为共源区(Common Source)。源区240位于源区开口230 下方的基底100中，源区240沿列向延伸。本实施例中，源区240沿列向位于所述单元阵列区C、相邻的第一过渡区I和第二过渡区II、以及部分选择栅区S，从而后续形成位于选择栅区S的选择栅后，源区240能够延伸至选择栅区S以与选择栅相连。
当形成NMOS器件时，源区240掺杂有N型离子；当形成PMOS器件时，源区240掺杂有P型离子。源区240的离子掺杂类型与第一漏区210以及第二漏区220的离子掺杂类型相同。
本实施例中，采用离子注入工艺，对所述源区开口230底部的基底100进行离子掺杂，形成所述源区240。
本实施例中，在形成源区240的步骤中，还保留有所述填充介质层180，填充介质层180覆盖所述第一漏掺杂层210和第二漏掺杂层220的侧壁，且填充介质层180的顶面与浮栅材料层420的顶面相齐平，从而能够对第一漏掺杂层210和第二漏掺杂层220起到保护作用，以免形成源区240的离子掺杂工艺对第一漏掺杂层210和第二漏掺杂层220造成影响，例如：防止形成源区240 的离子注入工艺穿过填充介质层180或隔离结构，将离子注入到第一漏掺杂层 210和第二漏掺杂层220中，且通过填充介质层180和隔离结构、以及浮栅材料层420能够将不期望形成源区240的区域完全覆盖，还有利于提高源区240 的位置精确度。
参考图19，在形成所述源区240之后，所述半导体结构的形成方法包括：去除部分厚度的所述填充介质层180，使剩余的所述填充介质层180顶面与所述基底100顶面相齐平，从而暴露出浮栅材料层420的侧壁以及相邻浮栅材料层420之间的区域，以便后续形成覆盖所述浮栅材料层420、填充介质层180 和所述基底100的控制栅材料层、以及图形化控制栅材料层和浮栅材料层420。
本实施例中，在去除部分厚度的填充介质层180的步骤中，还去除部分厚度的隔离结构，剩余的填充介质层180和隔离结构构成隔离部，所述隔离部的整体表面与基底100的顶面相齐平。
去除部分厚度的所述填充介质层180的工艺可以为干法刻蚀和湿法刻蚀工艺中的任意一种或两种。
参考图20，在去除部分厚度的所述填充介质层180之后，所述半导体结构的形成方法还包括：形成覆盖所述浮栅材料层420、填充介质层180和所述基底100的控制栅材料层440。
所述控制栅材料层440用于后续形成控制栅。
本实施例中，控制栅材料层440覆盖所述浮栅材料层420、所述基底100 以及剩余的填充介质层180和隔离结构所构成的隔离部。
本实施例中，所述控制栅材料层440的材料为多晶硅或非晶硅。本实施例中，形成所述控制栅材料层的工艺包括沉积工艺(例如：化学气相沉积工艺)。
本实施例中，所述形成方法还包括：在形成所述控制栅材料层440之前，在所述隔离部、基底100、以及所述浮栅材料层420的顶面和侧壁上形成栅介质材料层430；去除位于所述选择栅区S的栅介质材料层430。
相应地，位于所述选择栅区S的所述控制栅材料层440形成在所述浮栅材料层420上，以便后续图形化控制栅材料层440和浮栅材料层420，分别对应形成控制栅和浮栅后，在所述选择栅区S中，浮栅与控制栅之间无隔离，浮栅与控制栅之间能够相接触，位于所述选择栅区S的所述浮栅和控制栅组成选择栅MOS的栅极。
相应地，位于所述第一过渡区I和第二过渡区II的所述控制栅材料层440 形成在栅介质材料层430上。
所述栅介质材料层430用于形成栅极间介质层。
所述栅介质材料层430的材料为介质材料。本实施例中，栅介质材料层430 为叠层结构。作为一种示例，栅介质材料层430为ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)结构，栅介质材料层430包括自下而上依次堆叠的氧化硅层、氮化硅层和氧化硅层。
在其他实施例中，根据实际的工艺需求，所述栅介质材料层还可以为其他合适的材料，所述栅介质材料层还可以为单层结构。
参考图21，图形化所述控制栅材料层440和浮栅材料层420，在所述单元阵列区C、和相邻的选择栅区S上形成多条沿行向延伸且沿列向排布的控制栅 530，剩余位于所述控制栅530底部的浮栅材料层420用于作为浮栅510，所述浮栅510和位于所述浮栅510上的所述控制栅530用于构成栅极结构500。
在NOR快闪存储器工作时，通过控制栅530，改变电子注入到浮栅510或是从浮栅510上擦除，从而实现编程。
在NOR快闪存储器工作时，浮栅510能够捕捉电子并储存电子，并且在掉电之后，存储于浮栅510中的电子也不会流失，且浮栅510中存储的电荷量，能够改变场效应管的导通电压，而不同的导通电压能够代表不同的状态，从而实现了信息的存储。
本实施例中，图形化所述控制栅材料层440和浮栅材料层420的步骤包括：在所述单元阵列区C、和相邻的选择栅区S上的控制栅材料层440上形成多条沿行向延伸且沿列向间隔排列的掩膜层(图未示)；以所述掩膜层为掩膜，图形化所述控制栅材料层440和浮栅材料层420。
本实施例中，采用各向异性的干法刻蚀工艺，以掩膜层为掩膜图形化控制栅材料层440和浮栅材料层420。各向异性的干法刻蚀工艺具有各向异性的刻蚀特性，能够实现较高的剖面控制性和图形传递精度，相应有利于使控制栅530 和浮栅510的形貌和尺寸满足工艺需求。
本实施例中，图形化控制栅材料层440和浮栅材料层420后，控制栅530 为沿行向延伸的条型结构，浮栅510为岛状结构。
本实施例中，在图形化控制栅材料层440和浮栅材料层420的步骤中，还图形化所述栅介质材料层430，剩余的栅介质材料层430用于作为栅极间介质 (Inter-PolyDielectric，IPD)层520。
具体地，栅极间介质层520位于所述单元阵列区C，所述栅极间介质层520 用于实现所述控制栅530与所述浮栅510之间的隔离，所述栅极间介质层520 还用于实现所述控制栅530与基底100之间的隔离。
所述栅极间介质层520相应也为叠层结构，具体地，栅极间介质层190为 ONO结构。
因此，位于单元阵列区C的所述栅极结构500还包括栅极间介质层520。
其中，在所述选择栅区S中，浮栅510与控制栅530之间无隔离，浮栅510 与控制栅530之间能够相接触，位于所述选择栅区S的所述浮栅510与控制栅 530用于构成选择栅MOS的栅极。
相应地，本发明实施例还提供一种存储器，包括本发明实施例提供的半导体结构。
由前述记载可知，本发明实施例提供的半导体结构中的存储单元之间的性能一致性较高，第一漏掺杂层和第二漏掺杂层的电阻较低。相应地，包含本发明实施例提供的半导体结构的存储器的性能也得到了提升。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，包括多个分立的单元阵列区，用于形成存储单元；
多条沿列向延伸且沿行向排布的隔离结构，位于所述基底中，所述单元阵列区的隔离结构的顶面低于所述基底的顶面；
第一漏掺杂层，位于所述隔离结构沿行向第二侧露出的所述基底侧壁上；
第二漏掺杂层，位于所述隔离结构沿行向第一侧露出的所述基底侧壁上；
浮栅，位于所述单元阵列区的相邻隔离结构之间的部分基底上，且所述浮栅沿列向分立间隔排布；
沿列向的源区，位于所述单元阵列区的相邻浮栅之间的基底内。
2.如权利要求1所述的半导体结构，其特征在于，所述第一漏掺杂层凹陷于所述基底的侧壁内，所述第二漏掺杂层凹陷于所述基底的侧壁内。
3.如权利要求2所述的半导体结构，其特征在于，沿垂直于所述基底侧壁的方向，所述第一漏掺杂层或第二漏掺杂层凹陷于基底侧壁内的深度为1nm至10nm。
4.如权利要求1所述的半导体结构，其特征在于，所述第一漏掺杂层和第二漏掺杂层包括掺杂有离子的外延层。
5.如权利要求1所述的半导体结构，其特征在于，沿垂直于所述基底顶面的方向，所述单元阵列区的隔离结构的顶面与所述基底顶面之间的距离为2nm至20nm。
6.如权利要求1所述的半导体结构，其特征在于，所述基底还包括沿列向位于所述单元阵列区之间的选择栅区、沿列向位于所述单元阵列区和所述单元阵列区相邻一侧选择栅区之间的第一过渡区、以及沿列向位于所述单元阵列区和所述单元阵列区相邻另一侧选择栅区之间的第二过渡区；
所述隔离结构包括位于所述单元阵列区的主延伸部、位于所述单元阵列区相邻一侧选择栅区的第一偏移延伸部、以及位于所述单元阵列区相邻另一侧选择栅区的第二偏移延伸部；所述主延伸部、第一偏移延伸部和第二偏移延伸部沿列向延伸，所述第一偏移延伸部相对于所述主延伸部沿行向朝第一侧偏移，所述第二偏移延伸部相对于所述主延伸部沿行向朝第二侧偏移；所述隔离结构还包括位于所述第一偏移延伸部与主延伸部之间的第一过渡延伸部、以及位于所述第二偏移延伸部与主延伸部之间的第二过渡延伸部，所述第一过渡延伸部形成在所述第一过渡区上，所述第二过渡延伸部形成在所述第二过渡区上；
其中，所述第一过渡延伸部和相邻的部分第一偏移延伸部还暴露出沿行向第二侧的基底的部分高度侧壁，且覆盖沿行向第一侧的基底的侧壁；所述第二过渡延伸部和相邻的部分第二偏移延伸部还暴露出沿行向第一侧的基底的部分高度侧壁，且覆盖沿行向第二侧的基底的侧壁；
所述第一漏掺杂层位于所述主延伸部、所述第一过渡延伸部以及相邻的部分第一偏移延伸部沿行向第二侧露出的基底侧壁上，所述第二漏掺杂层位于所述主延伸部、所述第二过渡延伸部以及相邻的部分第二偏移延伸部沿行向第一侧露出的基底侧壁上；
所述源区沿列向贯穿所述单元阵列区、相邻的第一过渡区和第二过渡区以及部分的选择栅区。
7.如权利要求6所述的半导体结构，其特征在于，所述隔离结构还包括位于所述选择栅区的次延伸部，沿所述列向延伸，且与所述第一偏移延伸部或第二偏移延伸部沿行向间隔排布，所述次延伸部覆盖所述基底的侧壁。
8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：填充介质层，位于所述隔离结构上且覆盖所述第一漏掺杂层和第二漏掺杂层的侧壁，所述填充介质层的顶面与所述基底的顶面相齐平；
多条沿行向延伸且沿列向间隔排布的控制栅，沿行向覆盖所述浮栅、以及所述浮栅之间的基底和填充介质层。
9.如权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：隧穿氧化层，位于所述浮栅与所述基底之间；
栅极间介质层，位于所述单元阵列区的所述浮栅与所述控制栅之间。
10.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括多个分立的单元阵列区，用于形成存储单元；
形成多条贯穿部分厚度所述基底的沟槽，所述沟槽沿沿列向延伸且沿行向排布；
在所述沟槽中形成隔离结构，所述单元阵列区的隔离结构的顶面低于所述基底的顶面；
采用外延工艺，在所述隔离结构沿行向第二侧露出的基底侧壁形成第一漏掺杂层，且在所述隔离结构沿行向第一侧露出的基底侧壁形成第二漏掺杂层；
在所述隔离结构之间的基底上形成浮栅材料层；
在所述浮栅材料层中形成沿列向的源区开口，所述源区开口沿列向贯穿所述单元阵列区，且所述源区开口的两侧还保留有部分宽度的浮栅材料层；
在所述源区开口底部的基底内形成源区。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述隔离结构之后，在形成所述第一漏掺杂层和第二漏掺杂层之前，在所述隔离结构露出的基底侧壁中形成侧壁凹槽；
所述第一漏掺杂层形成在所述隔离结构沿行向第二侧的所述侧壁凹槽内，所述第二漏掺杂层形成在所述隔离结构沿行向第一侧的所述侧壁凹槽内。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述隔离结构露出的所述基底侧壁中形成侧壁凹槽的步骤包括：
对所述隔离结构露出的所述基底侧壁进行氧化处理，使所述隔离结构露出的所述基底侧壁的部分厚度材料转化为牺牲氧化层；去除所述牺牲氧化层，形成所述侧壁凹槽；
或者，采用各向同性的刻蚀工艺，对所述隔离结构露出的所述基底侧壁进行刻蚀，形成所述侧壁凹槽。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用热氧化工艺，对所述隔离结构露出的所述基底侧壁进行氧化处理；
采用湿法刻蚀工艺，去除所述牺牲氧化层。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述各向同性的刻蚀工艺包括远程等离子体刻蚀工艺或湿法刻蚀工艺。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤包括：在所述基底上形成硬掩膜层，所述硬掩膜层中形成有多个掩膜开口；以所述硬掩膜层为掩膜，去除所述掩膜开口露出的部分厚度的所述基底，形成所述沟槽；
在形成所述第一漏掺杂层和第二漏掺杂层之后，形成所述浮栅材料层之前，所述形成方法还包括：去除所述硬掩膜层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述第一漏掺杂层和第二漏掺杂层后，在去除所述硬掩膜层之前，在所述隔离结构上形成填充所述沟槽和所述掩膜开口的填充介质层；
去除所述硬掩膜层的步骤中，所述填充介质层与所述基底围成浮栅开口；
形成所述浮栅材料层的步骤包括：在所述浮栅开口中填充所述浮栅材料层；
在形成所述源区之后，所述半导体结构的形成方法包括：去除部分厚度的所述填充介质层，使剩余的所述填充介质层顶面与所述基底顶面相齐平。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，在去除部分厚度的所述填充介质层之后，所述半导体结构的形成方法还包括：形成覆盖所述浮栅材料层、填充介质层和所述基底的控制栅材料层；图形化所述控制栅材料层和浮栅材料层，在所述单元阵列区、和相邻的选择栅区上形成多条沿行向延伸且沿列向排布的控制栅，剩余位于所述控制栅底部的浮栅材料层用于作为浮栅，所述浮栅和位于所述浮栅上的所述控制栅用于构成栅极结构。
18.如权利要求10所述的半导体结构的形成方法，其特征在于，所述基底还包括沿列向位于所述单元阵列区之间的选择栅区、沿列向位于所述单元阵列区和所述单元阵列区相邻一侧选择栅区之间的第一过渡区、以及沿列向位于所述单元阵列区和所述单元阵列区相邻另一侧选择栅区之间的第二过渡区；
形成所述隔离结构的步骤中，所述隔离结构包括位于所述单元阵列区的主延伸部、位于所述单元阵列区相邻一侧选择栅区的第一偏移延伸部、以及位于所述单元阵列区相邻另一侧选择栅区的第二偏移延伸部；所述主延伸部、第一偏移延伸部和第二偏移延伸部沿列向延伸，所述第一偏移延伸部相对于所述主延伸部沿行向朝第一侧偏移，所述第二偏移延伸部相对于所述主延伸部沿行向朝第二侧偏移；所述隔离结构还包括位于所述第一偏移延伸部与主延伸部之间的第一过渡延伸部、以及位于所述第二偏移延伸部与主延伸部之间的第二过渡延伸部，所述第一过渡延伸部形成在所述第一过渡区上，所述第二过渡延伸部形成在所述第二过渡区上；
其中，所述第一过渡延伸部和相邻的部分第一偏移延伸部还暴露出沿行向第二侧的基底的部分高度侧壁，且覆盖沿行向第一侧的基底的侧壁；所述第二过渡延伸部和相邻的部分第二偏移延伸部还暴露出沿行向第一侧的基底的部分高度侧壁，且覆盖沿行向第二侧的基底的侧壁；
所述第一漏掺杂层形成在所述主延伸部、所述第一过渡延伸部以及相邻的部分第一偏移延伸部沿行向第二侧露出的基底侧壁上，所述第二漏掺杂层形成在所述主延伸部、所述第二过渡延伸部以及相邻的部分第二偏移延伸部沿行向第一侧露出的基底侧壁上；
在所述浮栅材料层中形成沿列向延伸的源区开口的步骤中，所述源区开口沿列向贯穿所述单元阵列区、相邻的第一过渡区和第二过渡区以及部分的选择栅区。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，形成所述隔离结构的步骤中，所述隔离结构还包括位于所述选择栅区的次延伸部，沿所述列向延伸，且与所述第一偏移延伸部或第二偏移延伸部沿行向间隔排布，所述次延伸部覆盖所述基底的侧壁。
20.一种存储器，其特征在于，包括：如权利要求1至9任一项所述的半导体结构。
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