CN114975579A - 存储器元件及其制作方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 230000005641 tunneling Effects 0.000 claims abstract description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 19
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910034327 TiC Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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Abstract
本发明公开一种存储器元件及其制作方法，其中该存储器元件包含一基底，一第一浅沟槽隔离和一第二浅沟槽隔离埋入于基底，其中第一浅沟槽隔离和第二浅沟槽隔离沿着一第一方向延伸，一主动区域设置在基底上并且位于第一浅沟槽隔离和第二浅沟槽隔之间，一控制栅极设置于基底上，并且控制栅极沿着一第二方向延伸，其中第一方向和第二方向相异，一隧穿区设置在和控制栅极重叠的主动区域中，一第一沟槽埋入于隧穿区，二第二沟槽分别埋入于第一浅沟槽隔离和第二浅沟槽隔离，其中控制栅极填入第一沟槽和第二沟槽以及一电荷捕捉堆叠层设置于隧穿区和控制栅极之间。
Description
技术领域
本发明涉及一种存储器元件及其制作方法，特别是涉及一种增加存储器元件中氧化硅-氮化硅-氧化硅(ONO)结构的宽度的存储器元件及其制作方法。
背景技术
用于存储数据的半导体存储设备通常可以分为挥发性存储器或非挥发性存储器。挥发性存储器在电源关闭时会失去其存储的数据，而非挥发性存储器即使在电源关闭时也会保留其存储的数据。
闪存存储器属于一种非挥发性存储器。传统上，闪存存储器可使用浮动栅极作为电荷存储处。另一种电荷存储方法则是将电荷存储在晶体管的通道与栅极之间的电荷存储层中，电荷存储层形成于隧穿介电层上，而隧穿介电层可将电荷存储层与半导体基材的通道区分离。此外，介电绝缘层形成于电荷存储层上，并将电荷存储层与栅极分离。
随着纳米制作工艺的演进，存储器单元越做越小，降低存储器内存储位之间的变异量为目前预解决的课题之一。
发明内容
有鉴于此，本发明提供一种存储器元件及其制作方法以解决上述问题。
根据本发明的优选实施例，一种存储器元件包含一基底，一第一浅沟槽隔离和一第二浅沟槽隔离埋入于基底，其中第一浅沟槽隔离和第二浅沟槽隔离沿着一第一方向延伸，一主动区域设置在基底上并且位于第一浅沟槽隔离和第二浅沟槽隔之间，一控制栅极设置于基底上，并且控制栅极沿着一第二方向延伸，其中第一方向和第二方向相异，一隧穿区设置在和控制栅极重叠的主动区域中，一个第一沟槽埋入于隧穿区，二个第二沟槽分别埋入于第一浅沟槽隔离和第二浅沟槽隔离，其中控制栅极填入第一沟槽和等第二沟槽以及一电荷捕捉堆叠层设置于隧穿区和控制栅极之间。
根据本发明的优选实施例，一种存储器元件的制作方法包含：首先提供一基底，一第一浅沟槽隔离和一第二浅沟槽隔离埋入于基底，第一浅沟槽隔离和第二浅沟槽隔离沿着一第一方向延伸，其中一主动区域设置在基底上并且位于第一浅沟槽隔离和第二浅沟槽隔之间，一垫氧化层接触主动区域，第一浅沟槽隔离接触部分的垫氧化层的上表面，第二浅沟槽隔离接触部分的垫氧化层的上表面，接着移除未被第一浅沟槽隔离和第二浅沟槽隔离覆盖的垫氧化层以曝露部分的主动区域，然后进行一加热制作工艺以氧化由第一浅沟槽隔离和第二浅沟槽隔曝露出来的主动区域以形成一氧化硅层，之后移除氧化硅层、垫氧化层、部分的第一浅沟槽隔离和部分的第二浅沟槽隔离以在主动区域中形成一第一沟槽、在第一浅沟槽隔离中形成一第二沟槽与在第二浅沟槽隔离中形成另一第二沟槽，之后形成一电荷捕捉堆叠层填入第一沟槽、第二沟槽并且覆盖主动区域，最后形成一控制栅极填入第一沟槽、第二沟槽、覆盖基底，其中控制栅极沿着一第二方向延伸，第一方和第二方向相异。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1至图6C为本发明的优选实施例所绘示的一种存储器元件的制作方法的示意图；其中：
图5A为图5中沿切线AA’所绘示的侧示图；
图6A为图6中沿切线BB’所绘示的侧示图；
图6B为图6中沿切线CC’所绘示的侧示图；
图6C为图6中沿切线DD’所绘示的侧示图。
主要元件符号说明
10:基底
12:第一浅沟槽隔离
12a:第一浅沟槽
14:第二浅沟槽隔离
14a:第二浅沟槽
16:主动(有源)区域
18:垫氧化硅层
20:垫氮化硅层
22:加热制作工艺
24:氧化硅层
26:图案化掩模
26a:开口
28:第一沟槽
30:第二沟槽
32:电荷捕捉堆叠
34:控制栅极
34a:第一底面
34b:第二底面
36:源极/漏极掺杂区
38:隧穿区
40:凹入轮廓
100:SONOS存储器元件
D1:第一深度
D2:第二深度
W1:第一宽度
W2:第二宽度
X:第一方向
Y:第二方向
具体实施方式
图1至图6C为根据本发明的优选实施例所绘示的一种存储器元件的制作方法，其中图5A为图5中沿切线AA’所绘示的侧示图，图6A为图6中沿切线BB’所绘示的侧示图，图6B为图6中沿切线CC’所绘示的侧示图，图6C为图6中沿切线DD’所绘示的侧示图。
如图1所示，首先提供一基底10，一第一浅沟槽12a和一第二浅沟槽14a设置在基底10中，基底10可以为硅基底或是一硅覆绝缘(silicon on insulator,SOI)基底。一主动区域16设置在基底10上并且位于第一浅沟槽12a和第二浅沟槽14a之间，一垫氧化硅层18覆盖并接触主动区域16的表面，一垫氮化硅层20完全覆盖并接触垫氧化硅层18。接着利用一湿蚀刻将垫氮化硅层20的两侧宽度缩减使得垫氧化硅层18两侧曝露出来，然后形成填充层填入第一浅沟槽12a和一第二浅沟槽14a以形成一第一浅沟槽隔离12和一第二浅沟槽隔离14，填充层不但填入第一浅沟槽12a和第二浅沟槽14a，亦覆盖垫氧化层20，因此部分的第一浅沟槽隔离12凸出于第一浅沟槽12a并且接触部分的垫氧化层12的上表面，第二浅沟槽隔离14凸出于第二浅沟槽14a并且接触部分的垫氧化层18的上表面，并且第一浅沟槽隔离12的上表面、第二浅沟槽隔离14的上表面和垫氮化硅层20的上表面切齐。值得注意的是：本发明在湿蚀刻时特意将基底10浸泡较久，使得垫氮化硅层20宽度缩减的程度较一般硅-氧化硅-氮化硅-氧化硅-硅(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)存储器元件的缩减程度多。如图2所示，完全移除垫氮化硅层20后曝露出下方的垫氧化层18，之后移除未被第一浅沟槽隔离12和第二浅沟槽隔离14覆盖的垫氧化层18以曝露出部分的主动区域16。
如图3所示，进行一加热制作工艺22氧化由第一浅沟槽隔离12和第二浅沟槽隔离14曝露出来的主动区域16以形成一氧化硅层24。图4为接续图3制作工艺的上视图，如图4所示，形成一图案化掩模26覆盖基底10并且图案化掩模26上具有开口26a，开口26a定义出后续要形成控制栅极的位置，并且由开口26a曝露出氧化硅层24、第一浅沟槽隔离12和第二浅沟槽隔离14。第一浅沟槽隔离12和第二浅沟槽隔离14沿着一第一方向X延伸，开口26a则是沿着第二方向Y延伸，第一方向X和第二方向Y相异，在本实施中第一方向X垂直于第二方向Y，但不限于此。
如图5和图5A所示，移除氧化硅层24、垫氧化层18、部分的第一浅沟槽隔离12和部分的第二浅沟槽隔离14以在主动区域16中形成一第一沟槽28、在第一浅沟槽隔离12中形成一第二沟槽30与在第二浅沟槽隔离14中形成另一第二沟槽30，详细来说可以利用湿蚀刻移除氧化硅层24并且使得第一浅沟槽隔离12和第二浅沟槽隔离14由上表面开始朝向基底10方向被蚀刻，在完全移除氧化硅层24时也同时在第一浅沟槽隔离12和第二浅沟槽隔离14中蚀刻出第二沟槽30。第一沟槽28包含一第一深度D1设置于基底10中，第一浅沟槽隔离12中和第二浅沟槽隔离14中的第二沟槽30包含一第二深度D2设置于基底10中，根据本发明的较佳实施例，第一深度D1等于第二深度D2。然而在不同的制作工艺条件下，第一深度D1可以和第二深度D2相异。在第一沟槽28和第二沟槽30完成之后，移除图案化掩模26。
如图6和图6A所示，形成一电荷捕捉堆叠层32顺应地填入第一沟槽28、第二沟槽30并且覆盖主动区域16、第一浅沟槽隔离12和第二浅沟槽隔离14，电荷捕捉堆叠32层沿着第二方向Y延伸，根据本发明的优选实施例，电荷捕捉堆叠层32为一层氧化硅-氮化硅-氧化硅(ONO)层。之后形成一控制栅极34完全重叠覆盖并接触电荷捕捉堆叠层32，此外控制栅极34页沿着第二方向Y延伸，控制栅极34也填入第一沟槽28和第二沟槽30，因此在控制栅极34的上表面会随着第一沟槽28、第二沟槽30的形状而有凸起和凹入的轮廓，之后在控制栅极34两侧的基底10中分别形成源极/漏极掺杂区36。至此本发明的SONOS存储器元件100业已完成。
如图6、图6A、图6B和图6C所示，本发明的一种存储器元件100包含一基底10，一第一浅沟槽隔离12和一第二浅沟槽隔离14埋入于基底10，其中第一浅沟槽隔离12和第二浅沟槽隔离14沿着一第一方向X延伸，一主动区域16设置在基底10上并且位于第一浅沟槽隔离12和第二浅沟槽隔14之间，一控制栅极34设置于基底10上，并且控制栅极34沿着一第二方向Y延伸，其中第一方向X和第二方向Y相异，一隧穿区38设置在和控制栅极34重叠的主动区域16中，一个第一沟槽28埋入于隧穿区38，二个第二沟槽30分别埋入于第一浅沟槽隔离12和第二浅沟槽隔离14，其中控制栅极34填入第一沟槽28和第二沟槽30，一电荷捕捉堆叠层32设置于隧穿区38和控制栅极34之间、第一浅沟槽隔离12和控制栅极34之间与第二浅沟槽隔离14和控制栅极34之间，二个源极/漏极掺杂区36分别设置于控制栅极34两侧的主动区域16中。电荷捕捉堆叠层32为一层氧化硅-氮化硅-氧化硅层，其中氮化硅作为电荷存储层，氧化硅分别作为隧穿介电层和介电绝缘层。控制栅极34包含Al、Ti、Ta、W、Nb、Mo、Cu、TiN、TiC、TaN、Ti/W或Ti/TiN。第一浅沟槽隔离12和第二浅沟槽隔离14包含氧化硅。基底10可以为硅基底或是一硅覆绝缘基底。源极/漏极掺杂区36可以包含P型掺质或是N型掺质。
第一沟槽28包含一第一宽度W1沿着第二方向Y延伸，主动区域16包含一第二宽度W2沿着第二方向Y延伸，第一宽度W1小于第二宽度W2，也就是说第一沟槽28的两侧壁都是基底10并且第一沟槽28不会接触到第一浅沟槽隔离12和第二浅沟槽隔离14。第一沟槽28包含一第一深度D1设置于基底10中，在第一浅沟槽隔离12和第二浅沟槽隔离14中的第二沟槽30包含一第二深度D2设置于基底10中，根据本发明的优选实施例第一深度D1等于第二深度D2，也就是第一沟槽28和第二沟槽一样30深，但不限于此，在不同的情况下，第一深度D1也可以不等于第二深度D2。
此外，由于在制作工艺中特意在隧穿区38中形成氧化硅层24后移除，因此隧穿区38的上表面包含一个凹入轮廓和二个凸出轮廓，凹入轮廓会在凸出轮廓之间，因为电荷捕捉堆叠层32顺应地覆盖隧穿区38，所以相较于隧穿区38上表面为平面的情况，本发明的凹入轮廓和凸出轮廓造成电荷捕捉堆叠层32在沿着第二方向Y上的宽度变大，详细来说，因为电荷捕捉堆叠层32会多填入第一沟槽28的表面所以使得第二方向Y上的宽度变大，根据本发明的优选实施例，和没有第一沟槽28的SONOS存储器元件相比，本发明的电荷捕捉堆叠层32在第二方向Y上的宽度会比没有第一沟槽28的SONOS存储器元件的电荷捕捉堆叠层32的宽度增加40％。
再者在沿着与基底10上表面垂直的方向，控制栅极34的所有上表面都高于基底10的上表面，特别是在第一沟槽28中的控制栅极34的上表面高于基底10的上表面。此外，由于控制栅极34填入第一沟槽28和第二沟槽30，在第一沟槽28和第二沟槽30中的控制栅极34的上表面会顺着第一沟槽28和第二沟槽30的形状而在上表面产生凹入轮廓40，而没有填入第一沟槽28和第二沟槽30的控制栅极34的上表面则是平面。另外如图6B所示控制栅极34在第一沟槽28中具有一第一底面34a，如图6C所示，控制栅极34在围绕第一沟槽28的主动区域16上具有一第二底面34b，相对于基底10的底部，第一底面34a较第二底面34b低。
此外，如图6所示若是以多个存储器元件所组成的存储器阵列来看，在存储器阵列会有多个第一沟槽28，而多个第一沟槽28沿着第二方向Y接续排列。
本发明的存储器元件利用在隧穿区38设置第一沟槽28，使得电荷存储层32在沿着控制栅极34延伸的方向的宽度增加，也就是存储器元件的通道宽度(channel width)变大，如此可以减少存储位之间的变异量，降低判读位数据的错误率，也可使存储元件的使用年限延长。由于单位面积的电荷存储层32增加，因此即使缩小存储器元件，也可以维持原来的电荷存储层32比率。此外，第一沟槽28在制作上只多了氧化基底10形成氧化硅层24以及移除氧化硅层24的步骤，不需另外增加光掩模即可和原有制作工艺结合。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (18)
1.一种存储器元件，其特征在于，包含：
基底：
第一浅沟槽隔离和第二浅沟槽隔离，埋入于该基底，其中该第一浅沟槽隔离和该第二浅沟槽隔离沿着第一方向延伸；
主动区域，设置在该基底上并且位于该第一浅沟槽隔离和该第二浅沟槽隔离之间；
控制栅极，设置于该基底上，并且该控制栅极沿着第二方向延伸，其中该第一方向和该第二方向相异：
隧穿区，设置在和该控制栅极重叠的该主动区域中；
第一沟槽，埋入于该隧穿区；
二第二沟槽，分别埋入于该第一浅沟槽隔离和该第二浅沟槽隔离，其中该控制栅极填入该第一沟槽和该二第二沟槽；以及
电荷捕捉堆叠层，设置于该隧穿区和该控制栅极之间。
2.如权利要求1所述的存储器元件，其中该第一沟槽包含第一宽度沿着该第二方向延伸，该主动区域包含第二宽度沿着该第二方向延伸，该第一宽度小于该第二宽度。
3.如权利要求1所述的存储器元件，其中该第一沟槽包含第一深度设置于该基底中，该第一浅沟槽隔离中的该第二沟槽包含第二深度设置于该基底中，该第一深度等于该第二深度。
4.如权利要求1所述的存储器元件，其中该控制栅极在该第一沟槽中具有第一底面，该控制栅极在围绕该第一沟槽的该主动区域上具有第二底面，相对于该基底的底部，该第一底面较该第二底面低。
5.如权利要求1所述的存储器元件，另包含两个源极/漏极掺杂区，设置于该控制栅极两侧的该主动区域中。
6.如权利要求1所述的存储器元件，其中位于该第一沟槽中的该控制栅极的上表面具有凹入轮廓。
7.如权利要求1所述的存储器元件，其中该电荷捕捉堆叠层为一层氧化硅-氮化硅-氧化硅层。
8.如权利要求1所述的存储器元件，其中该隧穿区的上表面包含一凹入轮廓和二凸出轮廓，该凹入轮廓会在该二凸出轮廓之间。
9.如权利要求1所述的存储器元件，其中在沿着与该基底上表面垂直的方向，在该第一沟槽中的该控制栅极的上表面高于该基底的上表面。
10.一种存储器元件的制作方法，包含：
提供基底，第一浅沟槽隔离和第二浅沟槽隔离埋入于该基底，该第一浅沟槽隔离和该第二浅沟槽隔离沿着第一方向延伸，其中主动区域设置在该基底上并且位于该第一浅沟槽隔离和该第二浅沟槽隔之间，垫氧化层接触该主动区域，该第一浅沟槽隔离接触部分的该垫氧化层的上表面，该第二浅沟槽隔离接触部分的该垫氧化层的上表面；
移除未被该第一浅沟槽隔离和该第二浅沟槽隔离覆盖的该垫氧化层以曝露部分的该主动区域；
进行加热制作工艺以氧化由该第一浅沟槽隔离和该第二浅沟槽隔曝露出来的该主动区域以形成氧化硅层；
移除该氧化硅层、该垫氧化层、部分的该第一浅沟槽隔离和部分的该第二浅沟槽隔离以在该主动区域中形成第一沟槽、在该第一浅沟槽隔离中形成第二沟槽与在该第二浅沟槽隔离中形成另一第二沟槽；
形成电荷捕捉堆叠层填入该第一沟槽、该两个第二沟槽并且覆盖该主动区域；以及
形成控制栅极填入该第一沟槽、该两个第二沟槽、覆盖该基底，其中该控制栅极沿着第二方向延伸，该第一方和该第二方向相异。
11.如权利要求10所述的存储器元件的制作方法，另包含：
形成两个源极/漏极掺杂区设置于该控制栅极两侧的该主动区域中。
12.如权利要求10所述的存储器元件的制作方法，其中该第一沟槽包含第一宽度沿着该第二方向延伸，该主动区域包含第二宽度沿着该第二方向延伸，该第一宽度小于该第二宽度。
13.如权利要求10所述的存储器元件的制作方法，其中该第一沟槽包含第一深度设置于该基底中，该第一浅沟槽隔离中的该第二沟槽包含第二深度设置于该基底中，该第一深度等于该第二深度。
14.如权利要求10所述的存储器元件的制作方法，其中该控制栅极在该第一沟槽中具有第一底面，该控制栅极在围绕该第一沟槽的该主动区域上具有第二底面，相对于该基底的底部，该第一底面较该第二底面低。
15.如权利要求10所述的存储器元件的制作方法，其中位于该第一沟槽中的该控制栅极的上表面具有凹入轮廓。
16.如权利要求10所述的存储器元件的制作方法，其中该电荷捕捉堆叠层为一层氧化硅-氮化硅-氧化硅层。
17.如权利要求10所述的存储器元件的制作方法，其中该隧穿区的上表面包含一凹入轮廓和二凸出轮廓，该凹入轮廓会在该二凸出轮廓之间。
18.如权利要求10所述的存储器元件的制作方法，其中在沿着与该基底上表面垂直的方向，在该第一沟槽中的该控制栅极的上表面高于该基底的上表面。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110207969.6A CN114975579A (zh) | 2021-02-24 | 2021-02-24 | 存储器元件及其制作方法 |
| US17/219,829 US11417742B1 (en) | 2021-02-24 | 2021-03-31 | Memory cell and fabricating method of the same |
| US17/853,954 US11600709B2 (en) | 2021-02-24 | 2022-06-30 | Memory cell and fabricating method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110207969.6A CN114975579A (zh) | 2021-02-24 | 2021-02-24 | 存储器元件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114975579A true CN114975579A (zh) | 2022-08-30 |
Family
ID=82802960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110207969.6A Pending CN114975579A (zh) | 2021-02-24 | 2021-02-24 | 存储器元件及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US11417742B1 (zh) |
| CN (1) | CN114975579A (zh) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW405265B (en) * | 1999-01-30 | 2000-09-11 | United Microelectronics Corp | Flash memory structure and its manufacture method |
| KR100475081B1 (ko) | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | Sonos형 eeprom 및 그 제조방법 |
| US6963108B1 (en) | 2003-10-10 | 2005-11-08 | Advanced Micro Devices, Inc. | Recessed channel |
| KR100655291B1 (ko) | 2005-03-14 | 2006-12-08 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 그 제조방법 |
| US8202779B2 (en) | 2007-01-12 | 2012-06-19 | Spansion Llc | Methods for forming a memory cell having a top oxide spacer |
| US7910453B2 (en) | 2008-07-14 | 2011-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Storage nitride encapsulation for non-planar sonos NAND flash charge retention |
| US9799755B2 (en) | 2016-03-25 | 2017-10-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing memory device and method for manufacturing shallow trench isolation |
| US10707316B2 (en) * | 2016-12-09 | 2020-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device structure with gate structure |
-
2021
- 2021-02-24 CN CN202110207969.6A patent/CN114975579A/zh active Pending
- 2021-03-31 US US17/219,829 patent/US11417742B1/en active Active
-
2022
- 2022-06-30 US US17/853,954 patent/US11600709B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US11417742B1 (en) | 2022-08-16 |
| US20220271137A1 (en) | 2022-08-25 |
| US11600709B2 (en) | 2023-03-07 |
| US20220336606A1 (en) | 2022-10-20 |
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| PB01 | Publication | ||
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