JP2004273643A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】工程の制御性良く４Ｆ２ セルサイズのダイレクトトンネル型半導体メモリを作製する。
【解決手段】基板上にトンネル絶縁膜１３を形成する。トンネル絶縁膜１３上にフローティングゲート電極１５を形成する。フローティングゲート電極１５の側壁に位置するダミー絶縁膜を形成する。ダミー絶縁膜をマスクとして、ソース・ドレイン拡散領域に必要な深さの第１トレンチを形成する。第１トレンチの側壁に沿って、ソース・ドレイン拡散領域１８を形成する。第１トレンチの底面から、素子分離に必要な深さの第２のトレンチを形成してトレンチ型素子分離領域１２を形成する。ダミー絶縁膜を除去してフローティングゲート電極１５を覆う第２絶縁膜１６を形成する。第２絶縁膜１６上にコントロールゲート電極１７を形成する。これにより半導体記憶装置が製造される。
【選択図】 図３
【解決手段】基板上にトンネル絶縁膜１３を形成する。トンネル絶縁膜１３上にフローティングゲート電極１５を形成する。フローティングゲート電極１５の側壁に位置するダミー絶縁膜を形成する。ダミー絶縁膜をマスクとして、ソース・ドレイン拡散領域に必要な深さの第１トレンチを形成する。第１トレンチの側壁に沿って、ソース・ドレイン拡散領域１８を形成する。第１トレンチの底面から、素子分離に必要な深さの第２のトレンチを形成してトレンチ型素子分離領域１２を形成する。ダミー絶縁膜を除去してフローティングゲート電極１５を覆う第２絶縁膜１６を形成する。第２絶縁膜１６上にコントロールゲート電極１７を形成する。これにより半導体記憶装置が製造される。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ダイレクトトンネル現象を利用してフローティングゲートにキャリアを注入する半導体記憶装置とその製造方法に関する
【従来の技術】
半導体記憶装置として、フラッシュメモリが知られている。フラッシュメモリは、１つのＭＩＳＦＥＴにより１つのメモリセルを構成するため、大容量化に適している。フラッシュメモリでは、コントロールゲートとドレインに電圧を印加してソースからドレインに電流を流し、チャネルホットエレクトロンをフローティングゲートに注入することによって電子注入を行う。あるいは、コントロールゲートに高電圧をかけてＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流によりフローティングゲートに電子を注入する。フローティングゲートに注入されたキャリアを保持するために、フローティングゲート電極とチャネル領域との間の絶縁膜の厚さは８〜１０ｎｍ程度必要とされる。この厚さの絶縁膜を介してフローティングゲートにキャリアをトンネルさせるためには、１０Ｖ〜２０Ｖの高い電圧印加が必要である。また、Ｆ−Ｎトンネル電流を利用した場合は、注入効率はよいが、動作速度の高速化が図れないという問題がある。一方、チャネルホットエレクトロン利用した場合は、印加電圧は比較的低電圧化できるが、注入効率が悪いので消費電力が大きくなる。
【０００２】
このため、低電圧高速化を図るべく、トンネル絶縁膜を薄くしてダイレクトトンネル現象によりフローティングゲートに対してキャリアの注入、引き抜きを行う方法が提案されている（たとえば、特許文献１参照）。もっとも、従来のフラッシュメモリのままトンネル絶縁膜（酸化膜）を薄くするだけでは、ソース・ドレインとフローティングゲートとの間のリーク電流が大きくなり、データ保持ができなくなる。そこで、ソース・ドレイン領域とゲートとの間のリークを防止するために、フローティングゲートとソース・ドレイン拡散領域がオーバーラップしないように配置する。
【０００３】
図１（ａ）に従来のＤＴＭ素子の構成例を示す。ＤＴＭ素子は、ＬＯＣＯＳ酸化膜などの素子分離領域１０２によって区画された活性領域に、シリコン基板１０１上に形成された厚さ２〜３ｎｍ程度のトンネル絶縁膜１０３と、トンネル絶縁膜１０３上に形成されたフローティングゲート１０５と、フローティングゲート１０５上に位置する誘電体膜１０６と、誘電体膜１０６上の上部コントロールゲート電極１０７を備える。フローティングゲート１０５と、誘電体膜１０６と、上部コントロール電極１０７の側壁を覆って、側部コントロールゲート電極１０８が形成され、フローティングゲート１０６は、コントロールゲートに取り囲まれる。側部コントロールゲートの側壁はサイドウォール１０９で覆われる。この構成では、フローティングゲート１０５とソース・ドレイン拡散領域１１０とはオーバーラップしない。
【０００４】
【特許文献１】
特開２００２−１６１５５号公報
【０００５】
【発明が解決しようとする課題】
従来のＤＴＭ素子のセルサイズは、８Ｆ２（２Ｆ×４Ｆ）程度である。Ｆは、該当するデザインルールで基準となる設計寸法である。本発明は、ＤＴＭ素子のセル面積をさらに低減して集積度を向上するために、４Ｆ２ （２Ｆ×２Ｆ）セル構造のダイレクトトンネル（ＤＴ）型メモリを提供するものである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明では、メモリ素子のゲート構造に隣接してトレンチ型素子分離領域を配置し、トレンチ型素子分離領域の上部側壁に沿ってソース・ドレイン拡散領域を配置する。トレンチ型素子分離領域で区画される半導体基板上に、トンネル絶縁膜を介してフローティングゲート電極が位置し、フローティングゲート電極を覆って第２絶縁膜が位置する。第２絶縁膜上にコントロールゲート電極が位置し、トレンチ上部側壁に沿ったソース・ドレイン拡散領域は、半導体基板上のフローティングゲートとオーバーラップしない。
【０００７】
より具体的には、本発明の第１の側面では、４Ｆ２ セルサイズを実現する半導体記憶装置としてのダイレクトトンネル（ＤＴ）型メモリを提供する。このような半導体記憶装置は、揮発性、あるいは揮発性と不揮発性の中間の特性を有し、準不揮発性メモリと位置づけられる。
【０００８】
半導体記憶装置は、半導体基板と、半導体基板に形成されたトレンチ型の素子分離領域と、素子分離領域に区画される領域において半導体基板上に位置するトンネル絶縁膜と、トンネル絶縁膜上に位置するフローティングゲート電極と、フローティングゲート電極を覆う第２絶縁膜と、第２絶縁膜上に形成されるコントロールゲート電極と、フローティングゲート電極とオーバーラップしないように前記トレンチ型素子分離領域の上部側壁に沿って延びるソース・ドレイン拡散領域とを備える。
【０００９】
このような構成により、フローティングゲート電極とソース・ドレイン拡散領域との間のリークを防止しつつ、４Ｆ２ サイズのＤＴメモリセルを実現することができる。
【００１０】
本発明の第２の側面では、４Ｆ２ サイズのＤＴメモリセルを有する半導体記憶装置の製造方法を提供する。半導体記憶装置の製造方法は、以下の工程を含む。
（ａ）半導体基板上に、トンネル絶縁膜を形成する工程、
（ｂ）トンネル絶縁膜上にフローティングゲート電極を形成する工程、
（ｃ）前記フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程、
（ｄ）ダミー絶縁膜をマスクとして、ソース・ドレイン拡散領域に必要な深さの第１トレンチを形成する工程、
（ｅ）第１トレンチの側壁に沿ってソース・ドレイン拡散領域を形成する工程、
（ｆ）前記第１トレンチの底面から、素子分離に必要な深さの第２トレンチを形成して第２トレンチに絶縁膜を埋め込み、トレンチ型素子分離領域を形成する工程、
（ｇ）ダミー絶縁膜を除去して、前記フローティングゲート電極を覆う第２絶縁膜を形成する工程、および
（ｈ）第２絶縁膜上にコントロールゲート電極を形成する工程。
【００１１】
この方法によれば、ゲート構造に隣接して素子分離領域を形成し、素子分離領域の側壁に沿ってソース・ドレイン拡散領域を走らせるので、セルサイズを４Ｆ２ まで低減できる。また、浅い第１のトレンチを形成してソース・ドレイン拡散領域を形成してから、深い第２トレンチを形成して素子分離領域を形成するので、素子分離領域を形成するための絶縁膜のエッチングに関する困難な制御を伴うことがない。また、基板に直接形成するトレンチの深さは、厳密に制御できるので、ソース・ドレイン拡散領域を制御性よく形成することができる。
【００１２】
すなわち、設計に応じて所望のソース・ドレインを形成するために、第１トレンチの形状および深さを任意の範囲で正確に制御することができる。同時に、素子分離領域の形成も制御性よく行うことができる。
【００１３】
第１トレンチ側壁へのソース・ドレイン拡散工程は、第１トレンチへのイオン注入工程を含む。このときのイオン注入は、斜め注入でも、垂直イオン注入であってもよいが、垂直注入の場合は斜め方向への角度制御の必要がない。また、垂直注入ではイオン注入のパワーを上げることができる。基板材料をシリコンとすることで、いずれの注入方法によっても、不純物の水平方向への拡散を利用することができる。
【００１４】
上述したように、シリコン基板へのトレンチ形成は正確に制御できるので、所望の範囲で第１トレンチおよび第２トレンチを形成することができる。たとえば、第１トレンチの深さを基板表面から０〜２００ｎｍの範囲、第２トレンチを基板表面から２００〜４００ｎｍの範囲で、適切に設定することができる。
【００１５】
第１トレンチの深さを０ｎｍとする場合は、第１トレンチを形成することなく、基板にダミー絶縁膜の下方まで延びる不純物拡散領域を形成する。その後、素子分離用のトレンチを一度で形成するとともに、トレンチの上部側壁に沿って残る不純物拡散領域をソース・ドレイン拡散領域とすることができる。この場合の半導体記憶装置の製造方法は、
（ａ）半導体基板上に、トンネル絶縁膜を形成する工程と、
（ｂ）トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
（ｃ）フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程と、
（ｄ）ダミー絶縁膜をマスクとしてイオン注入し、ダミー絶縁膜の下方まで拡がる不純物拡散領域を形成する工程と、
（ｅ）ダミー絶縁膜をマスクとして、素子分離に必要な深さのトレンチを形成するとともに、前記トレンチの上部側壁に沿って残る前記不純物拡散領域をソース・ドレイン拡散領域とする工程と、
（ｆ）トレンチを埋め込んで素子分離領域を形成する工程と、
（ｇ）ダミー絶縁膜を除去して、フローティングゲート電極を覆う第２絶縁膜を形成する工程と、
（ｈ）第２絶縁膜上に、コントロールゲート電極を形成する工程と
を含む。
【００１６】
本発明のその他の特徴、効果については、添付図面を参照して以下で述べる詳細な説明によりいっそう明確になる。
【００１７】
【発明の実施の形態】
図２は、本発明の実施形態に係るＤＴ（Ｄｉｒｅｃｔ Ｔｕｎｎｅｌｉｎｇ）メモリ１０の平面構成図である。素子分離領域としての埋め込み酸化膜１２で区画される活性領域に、フローティングゲート１５がマトリクス状に配置されている。埋め込み酸化膜１２に沿って、フローティングゲート１５とオーバーラップしないようにソース・ドレイン拡散領域１８が延びる。このソース・ドレイン拡散領域１８は、そのままビット線１８として機能する。ビット線１８と直交する方向に、フローティングゲート電極を覆うコントロールゲート電極１７が延びる。コントロールゲート電極１７は、そのままワード線１７として機能する。
【００１８】
このような平面構成において、ひとつのメモリセル２０は、隣接する２本のビット線１８に挟まれるフローティングゲート１５と、フローティングゲート１５を覆ってビット線に直交するワード線１７を含み、メモリセル２０のサイズは４Ｆ２ となっている。４Ｆ２ のセルサイズを実現するために、素子分離領域１２をトレンチ型の素子分離とし、ビット線（ソース・ドレイン拡散領域）を、トレンチの上部側壁に沿って走らせる。
【００１９】
図３は、図２のＡ−Ａ’ラインに沿った断面図である。ＤＴメモリセル２０は、シリコン基板１１に、トレンチ２５内を酸化膜で埋め込んだトレンチ型素子分離領域１２と、トレンチ型素子分離領域１２で区画される活性領域のシリコン基板１１上に位置する膜厚２ｎｍ程度のトンネル絶縁膜１３と、トンネル絶縁膜１３上に位置するフローティングゲート電極１５を有する。さらに、フローティングゲート電極１５の上面および側面を覆う厚さ８〜１０ｎｍ程度の第２絶縁膜１６と、第２絶縁膜１６上に位置するコントロールゲート電極１７と、素子分離領域１２を構成するトレンチ２５の上部側壁に沿って延びるソース・ドレイン拡散領域１８を有する。ソース・ドレイン拡散領域１８は、薄いトンネル絶縁膜１３からの電荷のリークを防止するために、フローティングゲート１３とオーバーラップしない位置に形成されている。
【００２０】
この構成により、ソース・ドレイン１８とフローティングゲート１５間のリークを防止してデータ保持の信頼性を維持しつつ、２Ｆ×２ＦサイズのＤＴメモリセルが実現される。
【００２１】
ＤＴメモリセル２０への書き込み動作は、選択されたワード線（コントロールゲート電極）に５Ｖ、選択されたビット線（ドレイン）１８に１Ｖ程度の電圧を印加してチャネルを形成し、このチャネル中の電子を、トンネル絶縁膜１３を介したダイレクトトンネリングによりフローティングゲート１５に注入する。消去動作は、コントロール電極を−５Ｖにして、ソースに接続されたビット線１８に０Ｖの消去電圧を印加して、フローティングゲート１５から基板へ電荷を引き抜く。トンネル絶縁膜１３の膜厚が薄いため、従来のフローティングゲート型フラッシュメモリに比べて、印加電圧が低く、かつ動作速度が速い。
【００２２】
次に、このようなＤＴメモリの作製方法について述べる。
＜第１実施形態＞
図４〜図７は、本発明の第１実施形態に係るＤＴメモリの作製工程を示す。作製工程は、図２のＡ−Ａ’ラインに沿った断面構成として図示するものとする。
【００２３】
まず、図４（ａ）に示すように、シリコン基板１１上に、熱酸化により厚さ２ｎｍ程度のトンネル絶縁膜１３を形成する。トンネル絶縁膜（熱酸化膜）１３上に、ＣＶＤ法により膜厚１５０ｎｍのポリシリコンを堆積し、さらにＣＶＤ方により酸化膜を１２０ｎｍに堆積した後、リソグラフィとＲＩＥ法によるエッチングでフローティングゲートのパターンを形成する。このパターニングにより、トンネル絶縁膜１３上にフローティングゲート１５と、それを覆う酸化膜ハードマスク２１が残る。フローティングゲートパターン形成後に、全面に薄く熱酸化膜２４をつけた後、ＣＶＤ法により窒化膜を全面に堆積する。窒化膜を全面ＲＩＥ法によりエッチバックすることにより、ダミー窒化膜２３が、フローティングゲート１５と酸化膜ハードマスク２１の側壁に残る。
【００２４】
次に、図４（ｂ）に示すように、酸化膜ハードマスク２１およびダミー窒化膜２３をマスクとして、セルフアラインでシリコン基板１１をＲＩＥ法によりエッチングして、深さが２００ｎｍ〜４００ｎｍ、好ましくは３００ｎｍ〜４００ｎｍ程度のトレンチ（溝）２５を形成する。
【００２５】
次に、図５（ｃ）に示すように、トレンチ２５、酸化膜ハードマスク２１、ダミー窒化膜２３の全面を覆って、絶縁膜（たとえば酸化膜）２７をＣＶＤ法により堆積する。
【００２６】
次に、図５（ｄ）に示すように、絶縁膜２７をＲＩＥ法により全面エッチングすることにより、トレンチ２５の内部にのみ絶縁膜を残し、トレンチ型（あるいは埋め込み型）の素子分離領域１２を形成する。このとき、トレンチ２５の上部側壁が５０ｎｍ〜８０ｎｍ程度露出するようにエッチングを制御して、側壁露出面２６を設ける。第１実施形態では、絶縁膜２７として酸化膜を使用するため、ＲＩＥによるエッチング時に、酸化膜ハードマスク２１も一緒に除去される。
【００２７】
次に、図６（ｅ）に示すように、トレンチ２５の側壁露出面２６に対して、斜めイオン注入する。注入された不純物イオンは、その後の熱処理により拡散して、トレンチ２５の上部側壁に沿ってソース・ドレイン拡散領域２８を形成する。斜めイオン注入は、加速エネルギー２０ＫｅＶ、ドーズ量４×１０１５ｃｍ−２で行う。
【００２８】
次に、図６（ｆ）に示すように、ダミー窒化膜２３を、熱リン酸によるウェットエッチングにより除去する。また、フローティングゲート電極１５の側壁およびシリコン基板上に残る薄い酸化膜２４も、フッ酸系のエッチャントにより、いったん除去する。
【００２９】
次に、図６（ｇ）に示すように、熱酸化によりゲート熱酸化膜１６を８ｎｍ程度の膜厚で全面に形成する。このゲート酸化膜１５は、第２の絶縁膜として、フローティングゲート１５と、次工程で形成するコントロールゲート電極とを絶縁するための膜である。
【００３０】
次に、図６（ｈ）に示すように、ＣＶＤ法により、全面にポリシリコンを５０ｎｍの厚さに堆積し、リソグラフィとエッチングによりポリシリコンをワード線の形状にパターニングしてコントロールゲート電極（またはワード線）１７を形成する。
【００３１】
このようなＤＴメモリの作製方法によれば、フローティングゲートを覆うハードマスクとダミー側壁窒化膜とをマスクとして、セルフアラインでトレンチ型の素子分離領域が形成され、トレンチの上部側壁に沿ってソース・ドレイン領域が形成される。トレンチ側壁に沿ったソース・ドレイン領域は、フローティングゲート電極とオーバーラップしない。したがって、トンネル絶縁膜からのリークを防止して電荷をフローティングゲートに保持しつつ、４Ｆ２ サイズのメモリセルが実現される。
＜第２実施形態＞
次に、本発明の第２実施形態に係るＤＴメモリの作製工程を説明する。
【００３２】
第１実施形態では、４Ｆ２ セルを実現するために、トレンチ型素子分離領域の上部側壁に沿ってソース・ドレイン拡散領域を形成する方法として、いったんトレンチを埋め込んだ厚い絶縁膜をエッチバックして、斜めイオン注入を行った。しかし、トレンチを酸化膜で厚く埋め込んだ後に、酸化膜のエッチングをコントロールしてトレンチの側壁を所定の深さだけ一部露出させるのは、制御面で困難になる場合もある。
【００３３】
そこで、第２実施形態では、４Ｆ２ セルサイズを維持したまま、より制御性のよいソース・ドレイン拡散領域の形成プロセスを提供する。
【００３４】
この目的を達成するために、まず、基板にソース・ドレインの形成に必要な深さの第１トレンチを形成して、イオン注入および熱拡散により不純物拡散領域を形成する。その後、さらにトレンチを深くエッチングして第２トレンチを形成し、第２トレンチの左右の上部側壁に不純物拡散領域を分離してソース・ドレイン拡散領域とする。その後、第２トレンチに酸化膜を埋め込んで素子分離領域を作る。
【００３５】
図８〜図１１は、第２実施形態に係るＤＴメモリの作製工程を示す図である。第２実施形態においても、図２のＡ−Ａ’ラインに沿った断面構成として作製工程を示す。第１実施形態と同様の構成要素には同一の符号を付して、その詳細な説明は省略する。
【００３６】
まず、図８（ａ）に示すように、シリコン基板１１上に、厚さ２ｎｍ程度のトンネル絶縁膜１３を介して、ポリシリコンのフローティングゲート１５と、フローティングゲート１５の上面を覆う酸化膜ハードマスク２１と、熱酸化膜２４を介してフローティングゲート１５および酸化膜ハードマスク２１の側壁を覆うダミー窒化膜２３を形成する。ここまでは、第１実施形態の図４（ａ）に示す工程と同一であり、各構成要素の詳細な形成方法は省略する。ダミー窒化膜２３の厚さは、４Ｆ２ サイズのメモリセルを実現するためのトレンチ型素子分離領域の位置を決定するものであり、このダミー窒化膜を異方性エッチングすることにより、フローティングゲート１５の側壁に所定の厚さのダミー窒化膜が残る。
【００３７】
次に、図８（ｂ）に示すように、ＲＩＥ法により、ソース・ドレインの形成に必要な量だけ、たとえばシリコン基板１１の表面から０〜２００ｎｍの深さまでエッチングして第１トレンチ４５を形成する。図８（ｂ）においては、一例として８０ｎｍの深さとするが、第１トレンチの深さはトランジスタの特性とも関連し、かならずしもこの値に限定されない。シリコン基板へのトレンチ形成は厳密に制御できるので、０〜２００ｎｍの範囲で設計に応じ所望の深さに設定可能である。第１トレンチ４５は、フローティングゲート１５を覆う酸化膜ハードマスク２１とダミー窒化膜２３をマスクとして、ＲＩＥ法によりセルフアラインで形成する。
【００３８】
次に、図９（ｃ）に示すように、第１トレンチ４５にイオン注入を行う。第２実施形態では、たとえば垂直にイオン注入を行う。垂直注入の際には、イオン注入にパワーをかけることができる。もっとも、第１トレンチ４５内に斜めイオン注入を行ってもよい。基板に形成してある第１トレンチの深さが正確に制御されているので、ななめ注入によりイオン打ち込みされる領域も正確に決定できるからである。後の熱工程により打ち込まれた不純物が水平方向に拡散し、第１トレンチ４５の側壁から拡がる不純物拡散領域３８が形成される。また、第１トレンチ４５の底面からもイオンが拡散して不純物拡散領域３８’が形成される。垂直イオン注入した場合の加速エネルギーは６０ＫｅＶ、ドーズ量は４×１０１５ｃｍ−２である。
【００３９】
次に、図９（ｄ）に示すように、酸化膜ハードマスク２１とダミー窒化膜２３をマスクとして、ＲＩＥ法により、第１トレンチ４５をさらに深くエッチングして、第２トレンチ５５を形成する。第２トレンチ５５は、第１トレンチ４５の底面から深さ方向にさらに掘り下げ、最終的に第１トレンチを吸収した状態で、深さ約２００ｎｍ〜４００ｎｍ、より好ましくは深さ３００ｎｍ〜４００ｎｍの溝が形成される。第２トレンチ５５の形成により、先の工程で第１トレンチ４５の底面から拡がっていた不純物拡散領域３８’が除去され、第２トレンチ５５の上部側壁から拡散する不純物拡散領域３８が左右に分離される。この第２トレンチ側壁に沿って残る不純物拡散領域３８が、ＤＴメモリのソース・ドレイン拡散領域３８となり、ビット線となる。先の工程で第１トレンチ底面に形成された不純物拡散領域は、第２トレンチ形成とともに除去されるので、イオン注入時のパワー制御は必ずしも厳密に行わなくてもよい。
【００４０】
次に、図１０（ｅ）に示すように、第２トレンチ５５の内部および基板全面を覆う絶縁膜４９をＣＶＤ法により形成する。絶縁膜４９は、たとえば酸化膜で形成する。
【００４１】
次に、図１０（ｆ）に示すように、絶縁膜４９をＲＩＥ法によりエッチバックして、第２トレンチ５５の内部にのみ絶縁膜を残す。これにより、素子分離領域１２が形成される。
【００４２】
次に、図１１（ｇ）に示すように、ダミー窒化膜２３を熱リン酸によるウェットエッチングで除去する。フローティングゲート１５の側壁に残る薄い酸化膜２４をいったんフッ酸系のエッチャントで除去したあと、再度、熱酸化により膜厚８ｎｍ程度のゲート絶縁膜（第２絶縁膜）１６を全面に形成する。
【００４３】
次に、図１１（ｈ）に示すように、ＣＶＤ法により、全面にポリシリコンを５０ｎｍの厚さに堆積し、リソグラフィとエッチングによりポリシリコンをワード線の形状にパターニングしてコントロールゲート電極（またはワード線）１７を形成する。
【００４４】
第２実施形態の方法によれば、素子分離用のトレンチ埋め込み後に、厚い絶縁膜をエッチバックしてトレンチの側壁を一部露出させる必要がない。また、ソース・ドレイン拡散領域の形成に、必ずしも斜めイオン注入を採用する必要がなく、エッチバックの制御と、ソース・ドレイン形成のためのイオン注入の制御の双方が容易になる。
【００４５】
さらに、シリコン基板への第１トレンチおよび第２トレンチの形成は正確に制御できるため、トレンチの上部側壁に沿ったソース・ドレイン領域も、簡単な工程で制御性よく形成することができる。結果として、４Ｆ２ サイズのメモリセルが簡単な工程で実現される。
【００４６】
また、第１トレンチから横方向への熱拡散を利用してソース・ドレイン拡散領域を形成した後、第２トレンチの形成と同時に、第１トレンチ底面から広がる拡散領域を完全に除去するので、隣り合うメモリセルを確実に分離できる。
【００４７】
以上、ダイレクトトンネル現象を利用したＤＴメモリについて、実施形態に基づいて説明してきたが、本発明はこれらの例に限定されるものではない。第１トレンチの深さは８０ｎｍに限定されるものでなく、０ｎｍ〜２００ｎｍの範囲で適宜設定できる。第１トレンチの深さを０ｎｍとする場合は、第１トレンチを形成せずに、基板表面にイオン注入を行うことになる。水平方向の不純物の広がりとその後の熱拡散により、ダミー窒化膜の下方まで延びる不純物拡散領域を形成する。その後、一回のエッチングで所望の深さの素子分離用のトレンチを形成して、トレンチの上部側壁に沿って残る不純物拡散領域をソース・ドレイン拡散領域とすることができる。
【００４８】
第２トレンチの深さは、２００ｎｍ〜４００ｎｍの範囲が望ましいが、これ以外の範囲でも、素子分離に必要な任意に深さに設定することができる。トレンチ型素子分離領域の深さを深くすることによって実効的な素子間距離が長くなるが、製造上、微細化との兼ね合いもあり、２００ｎｍ〜４００ｎｍ、より望ましくは３００ｎｍ〜４００ｎｍとする。
【００４９】
第２絶縁膜の厚さは、フローティングゲート電極とコントロールゲート電極との間のリーク電流を防止できる厚さである限り、実施形態で述べた膜厚に限定されない。第２絶縁膜として酸化膜を用いた場合は緻密性に優れるので、６〜１０ｎｍの範囲で適宜膜厚を設定できる。
【００５０】
また、フローティングゲート電極の不純物濃度分布を変化させる構成としてもよい。すなわち、フローティングゲートのうち、トンネル絶縁膜近傍の不純物濃度を低くすることによって、フローティングゲートに保持された電荷が基板方向にトンネリングする量を低減し、リーク防止効果を高める構成としてもよい。
【００５１】
また、実施形態では、ダミー側壁をシリコン窒化膜とし、トレンチ型絶縁膜をシリコン酸化膜としたが、逆に、ダミー側壁をシリコン酸化膜で形成し、トレンチの埋め込みをシリコン窒化膜で行ってもよい。
【００５２】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 半導体基板と、
半導体基板に形成されたトレンチ型の素子分離領域と
前記素子分離領域に区画される領域において、半導体基板上に位置するトンネル絶縁膜と、
トンネル絶縁膜上に位置するフローティングゲート電極と、
フローティングゲート電極を覆う第２絶縁膜と、
第２絶縁膜上に位置するコントロールゲート電極と、
フローティングゲート電極とオーバーラップしないように前記トレンチ型素子分離領域の上部側壁に沿って延びるソース・ドレイン拡散領域と
を備えることを特徴とする半導体記憶装置。
（付記２） 半導体基板上に、トンネル絶縁膜を形成する工程と、
トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程と、
ダミー絶縁膜をマスクとしてイオン注入し、前記ダミー絶縁膜の下方まで拡がる不純物拡散領域を形成する工程と、
ダミー絶縁膜をマスクとして、素子分離に必要な深さのトレンチを形成するとともに、前記トレンチの上部側壁に沿って残る前記不純物拡散領域をソース・ドレイン拡散領域とする工程と、
前記トレンチを埋め込んで素子分離領域を形成する工程と、
ダミー絶縁膜を除去して、フローティングゲート電極を覆う第２絶縁膜を形成する工程と、
第２絶縁膜上に、コントロールゲート電極を形成する工程と
を含む半導体記憶装置の製造方法。
（付記３） 半導体基板上にトンネル絶縁膜を形成する工程と、
トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程と、
ダミー絶縁膜をマスクとして、ソース・ドレイン拡散領域に必要な深さの第１トレンチを形成する工程と、
第１トレンチの側壁に沿って、ソース・ドレイン拡散領域を形成する工程と、
第１トレンチの底面から、素子分離に必要な深さの第２トレンチを形成して第２トレンチに絶縁膜を埋め込み、トレンチ型素子分離領域を形成する工程と、
ダミー絶縁膜を除去して、前記フローティングゲート電極を覆う第２絶縁膜を形成する工程と、
第２絶縁膜上にコントロールゲート電極を形成する工程と
を含む半導体記憶装置の製造方法。
（付記４） 前記第１トレンチを、半導体基板の表面から０ｎｍ〜２００ｎｍの深さに形成することを特徴とする付記３に記載の半導体記憶装置の製造方法。
（付記５） 前記第１トレンチ側壁へのソース・ドレイン拡散工程は、前記第１トレンチ内へのイオン注入工程を含むことを特徴とする付記３に記載の半導体記憶装置の製造方法。
（付記６） 第１トレンチ側壁へのソース・ドレイン拡散工程は、前記注入するイオンの水平方向への拡散を利用することを特徴とする付記４に記載の半導体記憶装置の製造方法。
（付記７） 第１トレンチへのイオン注入は、垂直注入であることを特徴とする付記５または６に記載の半導体記憶装置の製造方法。
（付記８） フローティングゲート電極の側壁に位置するダミー絶縁膜の厚さは、ソース・ドレイン拡散領域とフローティングゲート電極とをオーバーラップさせない厚さに設定されることを特徴とする付記２または３に記載の半導体記憶装置の製造方法。
【００５３】
【発明の効果】
以上述べたように、本発明によれば、４Ｆ２ セルサイズのＤＴメモリ素子が実現される。
【００５４】
また、第２実施形態の製造方法によれば、トレンチの側壁を一部露出させるための酸化膜のエッチング制御の必要がない。ソース・ドレイン拡散領域の形成に必要な量だけ基板をエッチングして第１トレンチを形成すればよいので、ソース・ドレイン領域形成のための制御性が向上する。
【００５５】
また、第１トレンチへのイオン注入の角度制御は特に必要なく、イオン注入後に第１トレンチをさらに掘り下げて素子分離領域を形成するので、ソース・ドレイン領域を確実に分離することができる。
【００５６】
全体として、困難な制御を伴うことなく、効率よく４Ｆ２ セルサイズのＤＴメモリを実現することができる。
【図面の簡単な説明】
【図１】従来のダイレクトトンネリングメモリ（ＤＴＭ）素子の構成例を示す図である。
【図２】本発明に係る、４Ｆ２ セルのＤＴメモリの平面構成図である。
【図３】本発明のＤＴメモリ素子の構成を示す図であり、図２のＡ−Ａ’ラインに沿った断面図である。
【図４】本発明の第１実施形態に係るＤＴメモリの作製工程図（その１）である。
【図５】本発明の第１実施形態に係るＤＴメモリの作製工程図（その２）である。
【図６】本発明の第１実施形態に係るＤＴメモリの作製工程図（その３）である。
【図７】本発明の第１実施形態に係るＤＴメモリの作製工程図（その４）である。
【図８】本発明の第２実施形態に係るＤＴメモリの作製工程図（その１）である。
【図９】本発明の第２実施形態に係るＤＴメモリの作製工程図（その２）である。
【図１０】本発明の第２実施形態に係るＤＴメモリの作製工程図（その３）である。
【図１１】本発明の第２実施形態に係るＤＴメモリの作製工程図（その４）である。
【符号の説明】
１０ ダイレクトトンネル（ＤＴ）メモリ（半導体記憶装置）
１１ シリコン基板（半導体基板）
１２ トレンチ型素子分離領域
１３ トンネル絶縁膜
１５ フローティングゲート電極
１６ 第２絶縁膜
１７ コントロールゲート電極
１８、２８、３８ ソース・ドレイン拡散領域
２１ 酸化膜ハードマスク（ダミー絶縁膜）
２３ ダミー窒化膜（ダミー絶縁膜）
２４ 熱酸化膜
２５ トレンチ
２６ 側壁露出面
４５ 第１トレンチ
５５ 第２トレンチ
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ダイレクトトンネル現象を利用してフローティングゲートにキャリアを注入する半導体記憶装置とその製造方法に関する
【従来の技術】
半導体記憶装置として、フラッシュメモリが知られている。フラッシュメモリは、１つのＭＩＳＦＥＴにより１つのメモリセルを構成するため、大容量化に適している。フラッシュメモリでは、コントロールゲートとドレインに電圧を印加してソースからドレインに電流を流し、チャネルホットエレクトロンをフローティングゲートに注入することによって電子注入を行う。あるいは、コントロールゲートに高電圧をかけてＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流によりフローティングゲートに電子を注入する。フローティングゲートに注入されたキャリアを保持するために、フローティングゲート電極とチャネル領域との間の絶縁膜の厚さは８〜１０ｎｍ程度必要とされる。この厚さの絶縁膜を介してフローティングゲートにキャリアをトンネルさせるためには、１０Ｖ〜２０Ｖの高い電圧印加が必要である。また、Ｆ−Ｎトンネル電流を利用した場合は、注入効率はよいが、動作速度の高速化が図れないという問題がある。一方、チャネルホットエレクトロン利用した場合は、印加電圧は比較的低電圧化できるが、注入効率が悪いので消費電力が大きくなる。
【０００２】
このため、低電圧高速化を図るべく、トンネル絶縁膜を薄くしてダイレクトトンネル現象によりフローティングゲートに対してキャリアの注入、引き抜きを行う方法が提案されている（たとえば、特許文献１参照）。もっとも、従来のフラッシュメモリのままトンネル絶縁膜（酸化膜）を薄くするだけでは、ソース・ドレインとフローティングゲートとの間のリーク電流が大きくなり、データ保持ができなくなる。そこで、ソース・ドレイン領域とゲートとの間のリークを防止するために、フローティングゲートとソース・ドレイン拡散領域がオーバーラップしないように配置する。
【０００３】
図１（ａ）に従来のＤＴＭ素子の構成例を示す。ＤＴＭ素子は、ＬＯＣＯＳ酸化膜などの素子分離領域１０２によって区画された活性領域に、シリコン基板１０１上に形成された厚さ２〜３ｎｍ程度のトンネル絶縁膜１０３と、トンネル絶縁膜１０３上に形成されたフローティングゲート１０５と、フローティングゲート１０５上に位置する誘電体膜１０６と、誘電体膜１０６上の上部コントロールゲート電極１０７を備える。フローティングゲート１０５と、誘電体膜１０６と、上部コントロール電極１０７の側壁を覆って、側部コントロールゲート電極１０８が形成され、フローティングゲート１０６は、コントロールゲートに取り囲まれる。側部コントロールゲートの側壁はサイドウォール１０９で覆われる。この構成では、フローティングゲート１０５とソース・ドレイン拡散領域１１０とはオーバーラップしない。
【０００４】
【特許文献１】
特開２００２−１６１５５号公報
【０００５】
【発明が解決しようとする課題】
従来のＤＴＭ素子のセルサイズは、８Ｆ２（２Ｆ×４Ｆ）程度である。Ｆは、該当するデザインルールで基準となる設計寸法である。本発明は、ＤＴＭ素子のセル面積をさらに低減して集積度を向上するために、４Ｆ２ （２Ｆ×２Ｆ）セル構造のダイレクトトンネル（ＤＴ）型メモリを提供するものである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明では、メモリ素子のゲート構造に隣接してトレンチ型素子分離領域を配置し、トレンチ型素子分離領域の上部側壁に沿ってソース・ドレイン拡散領域を配置する。トレンチ型素子分離領域で区画される半導体基板上に、トンネル絶縁膜を介してフローティングゲート電極が位置し、フローティングゲート電極を覆って第２絶縁膜が位置する。第２絶縁膜上にコントロールゲート電極が位置し、トレンチ上部側壁に沿ったソース・ドレイン拡散領域は、半導体基板上のフローティングゲートとオーバーラップしない。
【０００７】
より具体的には、本発明の第１の側面では、４Ｆ２ セルサイズを実現する半導体記憶装置としてのダイレクトトンネル（ＤＴ）型メモリを提供する。このような半導体記憶装置は、揮発性、あるいは揮発性と不揮発性の中間の特性を有し、準不揮発性メモリと位置づけられる。
【０００８】
半導体記憶装置は、半導体基板と、半導体基板に形成されたトレンチ型の素子分離領域と、素子分離領域に区画される領域において半導体基板上に位置するトンネル絶縁膜と、トンネル絶縁膜上に位置するフローティングゲート電極と、フローティングゲート電極を覆う第２絶縁膜と、第２絶縁膜上に形成されるコントロールゲート電極と、フローティングゲート電極とオーバーラップしないように前記トレンチ型素子分離領域の上部側壁に沿って延びるソース・ドレイン拡散領域とを備える。
【０００９】
このような構成により、フローティングゲート電極とソース・ドレイン拡散領域との間のリークを防止しつつ、４Ｆ２ サイズのＤＴメモリセルを実現することができる。
【００１０】
本発明の第２の側面では、４Ｆ２ サイズのＤＴメモリセルを有する半導体記憶装置の製造方法を提供する。半導体記憶装置の製造方法は、以下の工程を含む。
（ａ）半導体基板上に、トンネル絶縁膜を形成する工程、
（ｂ）トンネル絶縁膜上にフローティングゲート電極を形成する工程、
（ｃ）前記フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程、
（ｄ）ダミー絶縁膜をマスクとして、ソース・ドレイン拡散領域に必要な深さの第１トレンチを形成する工程、
（ｅ）第１トレンチの側壁に沿ってソース・ドレイン拡散領域を形成する工程、
（ｆ）前記第１トレンチの底面から、素子分離に必要な深さの第２トレンチを形成して第２トレンチに絶縁膜を埋め込み、トレンチ型素子分離領域を形成する工程、
（ｇ）ダミー絶縁膜を除去して、前記フローティングゲート電極を覆う第２絶縁膜を形成する工程、および
（ｈ）第２絶縁膜上にコントロールゲート電極を形成する工程。
【００１１】
この方法によれば、ゲート構造に隣接して素子分離領域を形成し、素子分離領域の側壁に沿ってソース・ドレイン拡散領域を走らせるので、セルサイズを４Ｆ２ まで低減できる。また、浅い第１のトレンチを形成してソース・ドレイン拡散領域を形成してから、深い第２トレンチを形成して素子分離領域を形成するので、素子分離領域を形成するための絶縁膜のエッチングに関する困難な制御を伴うことがない。また、基板に直接形成するトレンチの深さは、厳密に制御できるので、ソース・ドレイン拡散領域を制御性よく形成することができる。
【００１２】
すなわち、設計に応じて所望のソース・ドレインを形成するために、第１トレンチの形状および深さを任意の範囲で正確に制御することができる。同時に、素子分離領域の形成も制御性よく行うことができる。
【００１３】
第１トレンチ側壁へのソース・ドレイン拡散工程は、第１トレンチへのイオン注入工程を含む。このときのイオン注入は、斜め注入でも、垂直イオン注入であってもよいが、垂直注入の場合は斜め方向への角度制御の必要がない。また、垂直注入ではイオン注入のパワーを上げることができる。基板材料をシリコンとすることで、いずれの注入方法によっても、不純物の水平方向への拡散を利用することができる。
【００１４】
上述したように、シリコン基板へのトレンチ形成は正確に制御できるので、所望の範囲で第１トレンチおよび第２トレンチを形成することができる。たとえば、第１トレンチの深さを基板表面から０〜２００ｎｍの範囲、第２トレンチを基板表面から２００〜４００ｎｍの範囲で、適切に設定することができる。
【００１５】
第１トレンチの深さを０ｎｍとする場合は、第１トレンチを形成することなく、基板にダミー絶縁膜の下方まで延びる不純物拡散領域を形成する。その後、素子分離用のトレンチを一度で形成するとともに、トレンチの上部側壁に沿って残る不純物拡散領域をソース・ドレイン拡散領域とすることができる。この場合の半導体記憶装置の製造方法は、
（ａ）半導体基板上に、トンネル絶縁膜を形成する工程と、
（ｂ）トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
（ｃ）フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程と、
（ｄ）ダミー絶縁膜をマスクとしてイオン注入し、ダミー絶縁膜の下方まで拡がる不純物拡散領域を形成する工程と、
（ｅ）ダミー絶縁膜をマスクとして、素子分離に必要な深さのトレンチを形成するとともに、前記トレンチの上部側壁に沿って残る前記不純物拡散領域をソース・ドレイン拡散領域とする工程と、
（ｆ）トレンチを埋め込んで素子分離領域を形成する工程と、
（ｇ）ダミー絶縁膜を除去して、フローティングゲート電極を覆う第２絶縁膜を形成する工程と、
（ｈ）第２絶縁膜上に、コントロールゲート電極を形成する工程と
を含む。
【００１６】
本発明のその他の特徴、効果については、添付図面を参照して以下で述べる詳細な説明によりいっそう明確になる。
【００１７】
【発明の実施の形態】
図２は、本発明の実施形態に係るＤＴ（Ｄｉｒｅｃｔ Ｔｕｎｎｅｌｉｎｇ）メモリ１０の平面構成図である。素子分離領域としての埋め込み酸化膜１２で区画される活性領域に、フローティングゲート１５がマトリクス状に配置されている。埋め込み酸化膜１２に沿って、フローティングゲート１５とオーバーラップしないようにソース・ドレイン拡散領域１８が延びる。このソース・ドレイン拡散領域１８は、そのままビット線１８として機能する。ビット線１８と直交する方向に、フローティングゲート電極を覆うコントロールゲート電極１７が延びる。コントロールゲート電極１７は、そのままワード線１７として機能する。
【００１８】
このような平面構成において、ひとつのメモリセル２０は、隣接する２本のビット線１８に挟まれるフローティングゲート１５と、フローティングゲート１５を覆ってビット線に直交するワード線１７を含み、メモリセル２０のサイズは４Ｆ２ となっている。４Ｆ２ のセルサイズを実現するために、素子分離領域１２をトレンチ型の素子分離とし、ビット線（ソース・ドレイン拡散領域）を、トレンチの上部側壁に沿って走らせる。
【００１９】
図３は、図２のＡ−Ａ’ラインに沿った断面図である。ＤＴメモリセル２０は、シリコン基板１１に、トレンチ２５内を酸化膜で埋め込んだトレンチ型素子分離領域１２と、トレンチ型素子分離領域１２で区画される活性領域のシリコン基板１１上に位置する膜厚２ｎｍ程度のトンネル絶縁膜１３と、トンネル絶縁膜１３上に位置するフローティングゲート電極１５を有する。さらに、フローティングゲート電極１５の上面および側面を覆う厚さ８〜１０ｎｍ程度の第２絶縁膜１６と、第２絶縁膜１６上に位置するコントロールゲート電極１７と、素子分離領域１２を構成するトレンチ２５の上部側壁に沿って延びるソース・ドレイン拡散領域１８を有する。ソース・ドレイン拡散領域１８は、薄いトンネル絶縁膜１３からの電荷のリークを防止するために、フローティングゲート１３とオーバーラップしない位置に形成されている。
【００２０】
この構成により、ソース・ドレイン１８とフローティングゲート１５間のリークを防止してデータ保持の信頼性を維持しつつ、２Ｆ×２ＦサイズのＤＴメモリセルが実現される。
【００２１】
ＤＴメモリセル２０への書き込み動作は、選択されたワード線（コントロールゲート電極）に５Ｖ、選択されたビット線（ドレイン）１８に１Ｖ程度の電圧を印加してチャネルを形成し、このチャネル中の電子を、トンネル絶縁膜１３を介したダイレクトトンネリングによりフローティングゲート１５に注入する。消去動作は、コントロール電極を−５Ｖにして、ソースに接続されたビット線１８に０Ｖの消去電圧を印加して、フローティングゲート１５から基板へ電荷を引き抜く。トンネル絶縁膜１３の膜厚が薄いため、従来のフローティングゲート型フラッシュメモリに比べて、印加電圧が低く、かつ動作速度が速い。
【００２２】
次に、このようなＤＴメモリの作製方法について述べる。
＜第１実施形態＞
図４〜図７は、本発明の第１実施形態に係るＤＴメモリの作製工程を示す。作製工程は、図２のＡ−Ａ’ラインに沿った断面構成として図示するものとする。
【００２３】
まず、図４（ａ）に示すように、シリコン基板１１上に、熱酸化により厚さ２ｎｍ程度のトンネル絶縁膜１３を形成する。トンネル絶縁膜（熱酸化膜）１３上に、ＣＶＤ法により膜厚１５０ｎｍのポリシリコンを堆積し、さらにＣＶＤ方により酸化膜を１２０ｎｍに堆積した後、リソグラフィとＲＩＥ法によるエッチングでフローティングゲートのパターンを形成する。このパターニングにより、トンネル絶縁膜１３上にフローティングゲート１５と、それを覆う酸化膜ハードマスク２１が残る。フローティングゲートパターン形成後に、全面に薄く熱酸化膜２４をつけた後、ＣＶＤ法により窒化膜を全面に堆積する。窒化膜を全面ＲＩＥ法によりエッチバックすることにより、ダミー窒化膜２３が、フローティングゲート１５と酸化膜ハードマスク２１の側壁に残る。
【００２４】
次に、図４（ｂ）に示すように、酸化膜ハードマスク２１およびダミー窒化膜２３をマスクとして、セルフアラインでシリコン基板１１をＲＩＥ法によりエッチングして、深さが２００ｎｍ〜４００ｎｍ、好ましくは３００ｎｍ〜４００ｎｍ程度のトレンチ（溝）２５を形成する。
【００２５】
次に、図５（ｃ）に示すように、トレンチ２５、酸化膜ハードマスク２１、ダミー窒化膜２３の全面を覆って、絶縁膜（たとえば酸化膜）２７をＣＶＤ法により堆積する。
【００２６】
次に、図５（ｄ）に示すように、絶縁膜２７をＲＩＥ法により全面エッチングすることにより、トレンチ２５の内部にのみ絶縁膜を残し、トレンチ型（あるいは埋め込み型）の素子分離領域１２を形成する。このとき、トレンチ２５の上部側壁が５０ｎｍ〜８０ｎｍ程度露出するようにエッチングを制御して、側壁露出面２６を設ける。第１実施形態では、絶縁膜２７として酸化膜を使用するため、ＲＩＥによるエッチング時に、酸化膜ハードマスク２１も一緒に除去される。
【００２７】
次に、図６（ｅ）に示すように、トレンチ２５の側壁露出面２６に対して、斜めイオン注入する。注入された不純物イオンは、その後の熱処理により拡散して、トレンチ２５の上部側壁に沿ってソース・ドレイン拡散領域２８を形成する。斜めイオン注入は、加速エネルギー２０ＫｅＶ、ドーズ量４×１０１５ｃｍ−２で行う。
【００２８】
次に、図６（ｆ）に示すように、ダミー窒化膜２３を、熱リン酸によるウェットエッチングにより除去する。また、フローティングゲート電極１５の側壁およびシリコン基板上に残る薄い酸化膜２４も、フッ酸系のエッチャントにより、いったん除去する。
【００２９】
次に、図６（ｇ）に示すように、熱酸化によりゲート熱酸化膜１６を８ｎｍ程度の膜厚で全面に形成する。このゲート酸化膜１５は、第２の絶縁膜として、フローティングゲート１５と、次工程で形成するコントロールゲート電極とを絶縁するための膜である。
【００３０】
次に、図６（ｈ）に示すように、ＣＶＤ法により、全面にポリシリコンを５０ｎｍの厚さに堆積し、リソグラフィとエッチングによりポリシリコンをワード線の形状にパターニングしてコントロールゲート電極（またはワード線）１７を形成する。
【００３１】
このようなＤＴメモリの作製方法によれば、フローティングゲートを覆うハードマスクとダミー側壁窒化膜とをマスクとして、セルフアラインでトレンチ型の素子分離領域が形成され、トレンチの上部側壁に沿ってソース・ドレイン領域が形成される。トレンチ側壁に沿ったソース・ドレイン領域は、フローティングゲート電極とオーバーラップしない。したがって、トンネル絶縁膜からのリークを防止して電荷をフローティングゲートに保持しつつ、４Ｆ２ サイズのメモリセルが実現される。
＜第２実施形態＞
次に、本発明の第２実施形態に係るＤＴメモリの作製工程を説明する。
【００３２】
第１実施形態では、４Ｆ２ セルを実現するために、トレンチ型素子分離領域の上部側壁に沿ってソース・ドレイン拡散領域を形成する方法として、いったんトレンチを埋め込んだ厚い絶縁膜をエッチバックして、斜めイオン注入を行った。しかし、トレンチを酸化膜で厚く埋め込んだ後に、酸化膜のエッチングをコントロールしてトレンチの側壁を所定の深さだけ一部露出させるのは、制御面で困難になる場合もある。
【００３３】
そこで、第２実施形態では、４Ｆ２ セルサイズを維持したまま、より制御性のよいソース・ドレイン拡散領域の形成プロセスを提供する。
【００３４】
この目的を達成するために、まず、基板にソース・ドレインの形成に必要な深さの第１トレンチを形成して、イオン注入および熱拡散により不純物拡散領域を形成する。その後、さらにトレンチを深くエッチングして第２トレンチを形成し、第２トレンチの左右の上部側壁に不純物拡散領域を分離してソース・ドレイン拡散領域とする。その後、第２トレンチに酸化膜を埋め込んで素子分離領域を作る。
【００３５】
図８〜図１１は、第２実施形態に係るＤＴメモリの作製工程を示す図である。第２実施形態においても、図２のＡ−Ａ’ラインに沿った断面構成として作製工程を示す。第１実施形態と同様の構成要素には同一の符号を付して、その詳細な説明は省略する。
【００３６】
まず、図８（ａ）に示すように、シリコン基板１１上に、厚さ２ｎｍ程度のトンネル絶縁膜１３を介して、ポリシリコンのフローティングゲート１５と、フローティングゲート１５の上面を覆う酸化膜ハードマスク２１と、熱酸化膜２４を介してフローティングゲート１５および酸化膜ハードマスク２１の側壁を覆うダミー窒化膜２３を形成する。ここまでは、第１実施形態の図４（ａ）に示す工程と同一であり、各構成要素の詳細な形成方法は省略する。ダミー窒化膜２３の厚さは、４Ｆ２ サイズのメモリセルを実現するためのトレンチ型素子分離領域の位置を決定するものであり、このダミー窒化膜を異方性エッチングすることにより、フローティングゲート１５の側壁に所定の厚さのダミー窒化膜が残る。
【００３７】
次に、図８（ｂ）に示すように、ＲＩＥ法により、ソース・ドレインの形成に必要な量だけ、たとえばシリコン基板１１の表面から０〜２００ｎｍの深さまでエッチングして第１トレンチ４５を形成する。図８（ｂ）においては、一例として８０ｎｍの深さとするが、第１トレンチの深さはトランジスタの特性とも関連し、かならずしもこの値に限定されない。シリコン基板へのトレンチ形成は厳密に制御できるので、０〜２００ｎｍの範囲で設計に応じ所望の深さに設定可能である。第１トレンチ４５は、フローティングゲート１５を覆う酸化膜ハードマスク２１とダミー窒化膜２３をマスクとして、ＲＩＥ法によりセルフアラインで形成する。
【００３８】
次に、図９（ｃ）に示すように、第１トレンチ４５にイオン注入を行う。第２実施形態では、たとえば垂直にイオン注入を行う。垂直注入の際には、イオン注入にパワーをかけることができる。もっとも、第１トレンチ４５内に斜めイオン注入を行ってもよい。基板に形成してある第１トレンチの深さが正確に制御されているので、ななめ注入によりイオン打ち込みされる領域も正確に決定できるからである。後の熱工程により打ち込まれた不純物が水平方向に拡散し、第１トレンチ４５の側壁から拡がる不純物拡散領域３８が形成される。また、第１トレンチ４５の底面からもイオンが拡散して不純物拡散領域３８’が形成される。垂直イオン注入した場合の加速エネルギーは６０ＫｅＶ、ドーズ量は４×１０１５ｃｍ−２である。
【００３９】
次に、図９（ｄ）に示すように、酸化膜ハードマスク２１とダミー窒化膜２３をマスクとして、ＲＩＥ法により、第１トレンチ４５をさらに深くエッチングして、第２トレンチ５５を形成する。第２トレンチ５５は、第１トレンチ４５の底面から深さ方向にさらに掘り下げ、最終的に第１トレンチを吸収した状態で、深さ約２００ｎｍ〜４００ｎｍ、より好ましくは深さ３００ｎｍ〜４００ｎｍの溝が形成される。第２トレンチ５５の形成により、先の工程で第１トレンチ４５の底面から拡がっていた不純物拡散領域３８’が除去され、第２トレンチ５５の上部側壁から拡散する不純物拡散領域３８が左右に分離される。この第２トレンチ側壁に沿って残る不純物拡散領域３８が、ＤＴメモリのソース・ドレイン拡散領域３８となり、ビット線となる。先の工程で第１トレンチ底面に形成された不純物拡散領域は、第２トレンチ形成とともに除去されるので、イオン注入時のパワー制御は必ずしも厳密に行わなくてもよい。
【００４０】
次に、図１０（ｅ）に示すように、第２トレンチ５５の内部および基板全面を覆う絶縁膜４９をＣＶＤ法により形成する。絶縁膜４９は、たとえば酸化膜で形成する。
【００４１】
次に、図１０（ｆ）に示すように、絶縁膜４９をＲＩＥ法によりエッチバックして、第２トレンチ５５の内部にのみ絶縁膜を残す。これにより、素子分離領域１２が形成される。
【００４２】
次に、図１１（ｇ）に示すように、ダミー窒化膜２３を熱リン酸によるウェットエッチングで除去する。フローティングゲート１５の側壁に残る薄い酸化膜２４をいったんフッ酸系のエッチャントで除去したあと、再度、熱酸化により膜厚８ｎｍ程度のゲート絶縁膜（第２絶縁膜）１６を全面に形成する。
【００４３】
次に、図１１（ｈ）に示すように、ＣＶＤ法により、全面にポリシリコンを５０ｎｍの厚さに堆積し、リソグラフィとエッチングによりポリシリコンをワード線の形状にパターニングしてコントロールゲート電極（またはワード線）１７を形成する。
【００４４】
第２実施形態の方法によれば、素子分離用のトレンチ埋め込み後に、厚い絶縁膜をエッチバックしてトレンチの側壁を一部露出させる必要がない。また、ソース・ドレイン拡散領域の形成に、必ずしも斜めイオン注入を採用する必要がなく、エッチバックの制御と、ソース・ドレイン形成のためのイオン注入の制御の双方が容易になる。
【００４５】
さらに、シリコン基板への第１トレンチおよび第２トレンチの形成は正確に制御できるため、トレンチの上部側壁に沿ったソース・ドレイン領域も、簡単な工程で制御性よく形成することができる。結果として、４Ｆ２ サイズのメモリセルが簡単な工程で実現される。
【００４６】
また、第１トレンチから横方向への熱拡散を利用してソース・ドレイン拡散領域を形成した後、第２トレンチの形成と同時に、第１トレンチ底面から広がる拡散領域を完全に除去するので、隣り合うメモリセルを確実に分離できる。
【００４７】
以上、ダイレクトトンネル現象を利用したＤＴメモリについて、実施形態に基づいて説明してきたが、本発明はこれらの例に限定されるものではない。第１トレンチの深さは８０ｎｍに限定されるものでなく、０ｎｍ〜２００ｎｍの範囲で適宜設定できる。第１トレンチの深さを０ｎｍとする場合は、第１トレンチを形成せずに、基板表面にイオン注入を行うことになる。水平方向の不純物の広がりとその後の熱拡散により、ダミー窒化膜の下方まで延びる不純物拡散領域を形成する。その後、一回のエッチングで所望の深さの素子分離用のトレンチを形成して、トレンチの上部側壁に沿って残る不純物拡散領域をソース・ドレイン拡散領域とすることができる。
【００４８】
第２トレンチの深さは、２００ｎｍ〜４００ｎｍの範囲が望ましいが、これ以外の範囲でも、素子分離に必要な任意に深さに設定することができる。トレンチ型素子分離領域の深さを深くすることによって実効的な素子間距離が長くなるが、製造上、微細化との兼ね合いもあり、２００ｎｍ〜４００ｎｍ、より望ましくは３００ｎｍ〜４００ｎｍとする。
【００４９】
第２絶縁膜の厚さは、フローティングゲート電極とコントロールゲート電極との間のリーク電流を防止できる厚さである限り、実施形態で述べた膜厚に限定されない。第２絶縁膜として酸化膜を用いた場合は緻密性に優れるので、６〜１０ｎｍの範囲で適宜膜厚を設定できる。
【００５０】
また、フローティングゲート電極の不純物濃度分布を変化させる構成としてもよい。すなわち、フローティングゲートのうち、トンネル絶縁膜近傍の不純物濃度を低くすることによって、フローティングゲートに保持された電荷が基板方向にトンネリングする量を低減し、リーク防止効果を高める構成としてもよい。
【００５１】
また、実施形態では、ダミー側壁をシリコン窒化膜とし、トレンチ型絶縁膜をシリコン酸化膜としたが、逆に、ダミー側壁をシリコン酸化膜で形成し、トレンチの埋め込みをシリコン窒化膜で行ってもよい。
【００５２】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 半導体基板と、
半導体基板に形成されたトレンチ型の素子分離領域と
前記素子分離領域に区画される領域において、半導体基板上に位置するトンネル絶縁膜と、
トンネル絶縁膜上に位置するフローティングゲート電極と、
フローティングゲート電極を覆う第２絶縁膜と、
第２絶縁膜上に位置するコントロールゲート電極と、
フローティングゲート電極とオーバーラップしないように前記トレンチ型素子分離領域の上部側壁に沿って延びるソース・ドレイン拡散領域と
を備えることを特徴とする半導体記憶装置。
（付記２） 半導体基板上に、トンネル絶縁膜を形成する工程と、
トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程と、
ダミー絶縁膜をマスクとしてイオン注入し、前記ダミー絶縁膜の下方まで拡がる不純物拡散領域を形成する工程と、
ダミー絶縁膜をマスクとして、素子分離に必要な深さのトレンチを形成するとともに、前記トレンチの上部側壁に沿って残る前記不純物拡散領域をソース・ドレイン拡散領域とする工程と、
前記トレンチを埋め込んで素子分離領域を形成する工程と、
ダミー絶縁膜を除去して、フローティングゲート電極を覆う第２絶縁膜を形成する工程と、
第２絶縁膜上に、コントロールゲート電極を形成する工程と
を含む半導体記憶装置の製造方法。
（付記３） 半導体基板上にトンネル絶縁膜を形成する工程と、
トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程と、
ダミー絶縁膜をマスクとして、ソース・ドレイン拡散領域に必要な深さの第１トレンチを形成する工程と、
第１トレンチの側壁に沿って、ソース・ドレイン拡散領域を形成する工程と、
第１トレンチの底面から、素子分離に必要な深さの第２トレンチを形成して第２トレンチに絶縁膜を埋め込み、トレンチ型素子分離領域を形成する工程と、
ダミー絶縁膜を除去して、前記フローティングゲート電極を覆う第２絶縁膜を形成する工程と、
第２絶縁膜上にコントロールゲート電極を形成する工程と
を含む半導体記憶装置の製造方法。
（付記４） 前記第１トレンチを、半導体基板の表面から０ｎｍ〜２００ｎｍの深さに形成することを特徴とする付記３に記載の半導体記憶装置の製造方法。
（付記５） 前記第１トレンチ側壁へのソース・ドレイン拡散工程は、前記第１トレンチ内へのイオン注入工程を含むことを特徴とする付記３に記載の半導体記憶装置の製造方法。
（付記６） 第１トレンチ側壁へのソース・ドレイン拡散工程は、前記注入するイオンの水平方向への拡散を利用することを特徴とする付記４に記載の半導体記憶装置の製造方法。
（付記７） 第１トレンチへのイオン注入は、垂直注入であることを特徴とする付記５または６に記載の半導体記憶装置の製造方法。
（付記８） フローティングゲート電極の側壁に位置するダミー絶縁膜の厚さは、ソース・ドレイン拡散領域とフローティングゲート電極とをオーバーラップさせない厚さに設定されることを特徴とする付記２または３に記載の半導体記憶装置の製造方法。
【００５３】
【発明の効果】
以上述べたように、本発明によれば、４Ｆ２ セルサイズのＤＴメモリ素子が実現される。
【００５４】
また、第２実施形態の製造方法によれば、トレンチの側壁を一部露出させるための酸化膜のエッチング制御の必要がない。ソース・ドレイン拡散領域の形成に必要な量だけ基板をエッチングして第１トレンチを形成すればよいので、ソース・ドレイン領域形成のための制御性が向上する。
【００５５】
また、第１トレンチへのイオン注入の角度制御は特に必要なく、イオン注入後に第１トレンチをさらに掘り下げて素子分離領域を形成するので、ソース・ドレイン領域を確実に分離することができる。
【００５６】
全体として、困難な制御を伴うことなく、効率よく４Ｆ２ セルサイズのＤＴメモリを実現することができる。
【図面の簡単な説明】
【図１】従来のダイレクトトンネリングメモリ（ＤＴＭ）素子の構成例を示す図である。
【図２】本発明に係る、４Ｆ２ セルのＤＴメモリの平面構成図である。
【図３】本発明のＤＴメモリ素子の構成を示す図であり、図２のＡ−Ａ’ラインに沿った断面図である。
【図４】本発明の第１実施形態に係るＤＴメモリの作製工程図（その１）である。
【図５】本発明の第１実施形態に係るＤＴメモリの作製工程図（その２）である。
【図６】本発明の第１実施形態に係るＤＴメモリの作製工程図（その３）である。
【図７】本発明の第１実施形態に係るＤＴメモリの作製工程図（その４）である。
【図８】本発明の第２実施形態に係るＤＴメモリの作製工程図（その１）である。
【図９】本発明の第２実施形態に係るＤＴメモリの作製工程図（その２）である。
【図１０】本発明の第２実施形態に係るＤＴメモリの作製工程図（その３）である。
【図１１】本発明の第２実施形態に係るＤＴメモリの作製工程図（その４）である。
【符号の説明】
１０ ダイレクトトンネル（ＤＴ）メモリ（半導体記憶装置）
１１ シリコン基板（半導体基板）
１２ トレンチ型素子分離領域
１３ トンネル絶縁膜
１５ フローティングゲート電極
１６ 第２絶縁膜
１７ コントロールゲート電極
１８、２８、３８ ソース・ドレイン拡散領域
２１ 酸化膜ハードマスク（ダミー絶縁膜）
２３ ダミー窒化膜（ダミー絶縁膜）
２４ 熱酸化膜
２５ トレンチ
２６ 側壁露出面
４５ 第１トレンチ
５５ 第２トレンチ
Claims (5)
- 半導体基板と、
前記半導体基板に形成されたトレンチ型の素子分離領域と
前記素子分離領域に区画される領域において、前記半導体基板上に位置するトンネル絶縁膜と、
前記トンネル絶縁膜上に位置するフローティングゲート電極と、
前記フローティングゲート電極を覆う第２絶縁膜と、
前記第２絶縁膜上に位置するコントロールゲート電極と、
前記フローティングゲート電極とオーバーラップしないように前記トレンチ型素子分離領域の上部側壁に沿って延びるソース・ドレイン拡散領域と
を備えることを特徴とする半導体記憶装置。 - 半導体基板上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
前記フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程と、
前記ダミー絶縁膜をマスクとしてイオン注入し、前記ダミー絶縁膜の下方まで拡がる不純物拡散領域を形成する工程と、
前記ダミー絶縁膜をマスクとして、素子分離に必要な深さのトレンチを形成するとともに、前記トレンチの上部側壁に沿って残る前記不純物拡散領域をソース・ドレイン拡散領域とする工程と、
前記トレンチを埋め込んで素子分離領域を形成する工程と、
前記ダミー絶縁膜を除去して、前記フローティングゲート電極を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上に、コントロールゲート電極を形成する工程と
を含む半導体記憶装置の製造方法。 - 半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
前記フローティングゲート電極の側壁に位置するダミー絶縁膜を形成する工程と、
前記ダミー絶縁膜をマスクとして、ソース・ドレイン拡散領域に必要な深さの第１トレンチを形成する工程と、
前記第１トレンチの側壁に沿って、ソース・ドレイン拡散領域を形成する工程と、
前記第１トレンチの底面から素子分離に必要な深さの第２トレンチを形成し、前記第２トレンチを絶縁膜で埋め込んでトレンチ型素子分離領域を形成する工程と、
前記ダミー絶縁膜を除去して、前記フローティングゲート電極を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上にコントロールゲート電極を形成する工程と
を含む半導体記憶装置の製造方法。 - 前記第１トレンチを、前記半導体基板の表面から０ｎｍ〜２００ｎｍの深さに形成することを特徴とする請求項３に記載の半導体記憶装置の製造方法。
- 前記第１トレンチ側壁へのソース・ドレイン拡散工程は、前記第１トレンチ内へのイオン注入工程を含むことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100764448B1 (ko) * | 2005-12-21 | 2007-10-05 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US7288813B2 (en) | 2004-09-02 | 2007-10-30 | Fujitsu Limited | Direct tunneling semiconductor memory device and fabrication process thereof |
| US7829931B2 (en) | 2006-10-19 | 2010-11-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices having control electrodes configured to inhibit parasitic coupling capacitance |
| US8318569B2 (en) | 2008-12-01 | 2012-11-27 | Samsung Electronics Co., Ltd. | Forming memory cells comprising impurity doping regions along edges of less than 1F spacing |
| JP2014003043A (ja) * | 2011-05-23 | 2014-01-09 | Flashsilicon Inc | フィールドサイドサブビットラインｎｏｒフラッシュアレイ及びその製造方法 |
| CN107134486A (zh) * | 2017-04-28 | 2017-09-05 | 睿力集成电路有限公司 | 存储器 |
| CN108807282A (zh) * | 2017-04-28 | 2018-11-13 | 长鑫存储技术有限公司 | 存储器的形成方法 |
| CN115249713A (zh) * | 2021-04-26 | 2022-10-28 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构及其形成方法、以及存储器 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637667A (ja) * | 1986-06-27 | 1988-01-13 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JPH0555599A (ja) * | 1991-08-29 | 1993-03-05 | New Japan Radio Co Ltd | 半導体装置 |
| JPH06326322A (ja) * | 1993-03-19 | 1994-11-25 | Mitsubishi Electric Corp | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 |
| JPH0817948A (ja) * | 1994-06-30 | 1996-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH08125148A (ja) * | 1994-08-31 | 1996-05-17 | Toshiba Corp | 半導体記憶装置 |
| JPH09153602A (ja) * | 1995-11-23 | 1997-06-10 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
| JPH11103033A (ja) * | 1997-09-29 | 1999-04-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2000031435A (ja) * | 1998-07-08 | 2000-01-28 | Sony Corp | 不揮発性半導体記憶装置及びその読み出し方法 |
| JP2000183154A (ja) * | 1998-12-18 | 2000-06-30 | Sony Corp | 溝型素子分離領域の形成方法 |
| JP2001332638A (ja) * | 2000-05-19 | 2001-11-30 | Nec Corp | 半導体記憶装置の製造方法 |
| JP2001332709A (ja) * | 2000-05-22 | 2001-11-30 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2002016155A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2003007872A (ja) * | 2001-06-27 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2003
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Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637667A (ja) * | 1986-06-27 | 1988-01-13 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JPH0555599A (ja) * | 1991-08-29 | 1993-03-05 | New Japan Radio Co Ltd | 半導体装置 |
| JPH06326322A (ja) * | 1993-03-19 | 1994-11-25 | Mitsubishi Electric Corp | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 |
| JPH0817948A (ja) * | 1994-06-30 | 1996-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH08125148A (ja) * | 1994-08-31 | 1996-05-17 | Toshiba Corp | 半導体記憶装置 |
| JPH09153602A (ja) * | 1995-11-23 | 1997-06-10 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
| JPH11103033A (ja) * | 1997-09-29 | 1999-04-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2000031435A (ja) * | 1998-07-08 | 2000-01-28 | Sony Corp | 不揮発性半導体記憶装置及びその読み出し方法 |
| JP2000183154A (ja) * | 1998-12-18 | 2000-06-30 | Sony Corp | 溝型素子分離領域の形成方法 |
| JP2001332638A (ja) * | 2000-05-19 | 2001-11-30 | Nec Corp | 半導体記憶装置の製造方法 |
| JP2001332709A (ja) * | 2000-05-22 | 2001-11-30 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2002016155A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2003007872A (ja) * | 2001-06-27 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288813B2 (en) | 2004-09-02 | 2007-10-30 | Fujitsu Limited | Direct tunneling semiconductor memory device and fabrication process thereof |
| US7432153B2 (en) | 2004-09-02 | 2008-10-07 | Fujitsu Limited | Direct tunneling semiconductor memory device and fabrication process thereof |
| KR100764448B1 (ko) * | 2005-12-21 | 2007-10-05 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US7829931B2 (en) | 2006-10-19 | 2010-11-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices having control electrodes configured to inhibit parasitic coupling capacitance |
| US8318569B2 (en) | 2008-12-01 | 2012-11-27 | Samsung Electronics Co., Ltd. | Forming memory cells comprising impurity doping regions along edges of less than 1F spacing |
| JP2014003043A (ja) * | 2011-05-23 | 2014-01-09 | Flashsilicon Inc | フィールドサイドサブビットラインｎｏｒフラッシュアレイ及びその製造方法 |
| CN107134486A (zh) * | 2017-04-28 | 2017-09-05 | 睿力集成电路有限公司 | 存储器 |
| CN108807282A (zh) * | 2017-04-28 | 2018-11-13 | 长鑫存储技术有限公司 | 存储器的形成方法 |
| CN108807282B (zh) * | 2017-04-28 | 2020-09-18 | 长鑫存储技术有限公司 | 存储器的形成方法 |
| CN115249713A (zh) * | 2021-04-26 | 2022-10-28 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构及其形成方法、以及存储器 |
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| Publication number | Publication date |
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