JPS637667A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPS637667A JPS637667A JP15084186A JP15084186A JPS637667A JP S637667 A JPS637667 A JP S637667A JP 15084186 A JP15084186 A JP 15084186A JP 15084186 A JP15084186 A JP 15084186A JP S637667 A JPS637667 A JP S637667A
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体記憶装置及びその製造方法に関するもの
で、特に全ビット−括消去型のＥ２ＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａａａｂｌｅ ＰＲＯＭ ）に
便用されるものである。
で、特に全ビット−括消去型のＥ２ＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａａａｂｌｅ ＰＲＯＭ ）に
便用されるものである。
（従来の技術）
従来の全ピット消去凰のＥ２ＰＲＯＭは、第２図に示す
ようにＰ″′型シリコン基板１上に、絶縁膜２を介して
消去ゲートとなる第１のポリシリコン層３を設け、この
層３に一部重なるようにフローティングゲートとなる第
２のポリシリコン層４、コントロールゲート、となる第
３のポリシリコン層５をそれぞれ設け、続けてＮ＋型ド
レイン、ソース領域６．７を設け、ビット線となるアル
ミニウム配線８を設ける。そして書き込み時には、紫外
線消去Ｗ ＥＦＲＯＭと同じくホットエレクトロンをフ
ローティングゲート４へ注入する。消去は、消去ゲート
３に高電圧を印加し、フローティングゲートから消去ゲ
ートへ電子’を磁界放出するように形成されている。
ようにＰ″′型シリコン基板１上に、絶縁膜２を介して
消去ゲートとなる第１のポリシリコン層３を設け、この
層３に一部重なるようにフローティングゲートとなる第
２のポリシリコン層４、コントロールゲート、となる第
３のポリシリコン層５をそれぞれ設け、続けてＮ＋型ド
レイン、ソース領域６．７を設け、ビット線となるアル
ミニウム配線８を設ける。そして書き込み時には、紫外
線消去Ｗ ＥＦＲＯＭと同じくホットエレクトロンをフ
ローティングゲート４へ注入する。消去は、消去ゲート
３に高電圧を印加し、フローティングゲートから消去ゲ
ートへ電子’を磁界放出するように形成されている。
しかしながら第２図のものは、消去ゲート３と７０−テ
イングデート４０オーバーラツプ部分により消去特性が
次まっているため、合わせ精度を厳しく管理する必要が
生じる。ま友消去ゲート３とフローティングゲート４闇
のボ’Ｊ ［１化膜のなめらかな界面側より凹凸界面方
向に電子を抽出する構成となるため、消去に高電圧が必
要となり、高電圧系のトランジスタの設計に工夫を要す
る。また３層ぼりシリコン（消去ゲート、フローティン
グゲート、コントロールゲート）が重なる個所で、構成
に段差が生じ、ワード線（コントロールゲート〕の低抵
抗化のために第３のポリシリコン５上にシリサイド膜を
設ける場合、該シリサイド膜が上記段差で切れるおそれ
がある。
イングデート４０オーバーラツプ部分により消去特性が
次まっているため、合わせ精度を厳しく管理する必要が
生じる。ま友消去ゲート３とフローティングゲート４闇
のボ’Ｊ ［１化膜のなめらかな界面側より凹凸界面方
向に電子を抽出する構成となるため、消去に高電圧が必
要となり、高電圧系のトランジスタの設計に工夫を要す
る。また３層ぼりシリコン（消去ゲート、フローティン
グゲート、コントロールゲート）が重なる個所で、構成
に段差が生じ、ワード線（コントロールゲート〕の低抵
抗化のために第３のポリシリコン５上にシリサイド膜を
設ける場合、該シリサイド膜が上記段差で切れるおそれ
がある。
（発明が解決しようとする問題点）
上記のように従来のＥ２ＦＲＯＭは、消去ゲートとフロ
ーティングゲートの合わせ相変を厳しく要求される点、
また消去に高電圧を必要とする点、ワードライン上のシ
リサイド膜の段切れの点などに問題があった。
ーティングゲートの合わせ相変を厳しく要求される点、
また消去に高電圧を必要とする点、ワードライン上のシ
リサイド膜の段切れの点などに問題があった。
本発明は、これらの問題点を改善した半導体記憶装置及
びその製造方法を提供しようとするものである。
びその製造方法を提供しようとするものである。
（問題点を解決するための手段と作用）本発明は、半導
体基板上に、表面領域に耐酸化性絶縁膜を有するフロー
ティングゲートを設け、該電極の側壁に酸化膜を介して
表面領域に絶縁膜を有する消去ゲートヲ埋め込み形成し
、前記フローティングゲートと隣りのフローティングゲ
ート間に埋め込まれた前記消去ゲートを覆うようにコン
トロールゲートを設けたことを特徴とする。このように
すれば、フローティングゲートにセルファラインで消去
ゲートを設けることができるため、消去特性の側倒性が
著しく向上すると共に、フローティングゲートと消去ゲ
ートのアスペリティ（凹凸）が存在する界面側のポリシ
リコンから注入電子を抽出することになるため、その方
向が従来とは逆になシ、比較的低電圧を消去ｅ−トに印
刀口することで消去が可能となる。更に消去ゲートをフ
ローティングゲート間に埋め込んでいるため、平坦な構
造が得らｎｌ ワードライン（制御ケ゛−ト）上にシリ
サイド膜を設けても段切れを抑制でき、低抵抗化が容易
になされ高速化につながるものである。
体基板上に、表面領域に耐酸化性絶縁膜を有するフロー
ティングゲートを設け、該電極の側壁に酸化膜を介して
表面領域に絶縁膜を有する消去ゲートヲ埋め込み形成し
、前記フローティングゲートと隣りのフローティングゲ
ート間に埋め込まれた前記消去ゲートを覆うようにコン
トロールゲートを設けたことを特徴とする。このように
すれば、フローティングゲートにセルファラインで消去
ゲートを設けることができるため、消去特性の側倒性が
著しく向上すると共に、フローティングゲートと消去ゲ
ートのアスペリティ（凹凸）が存在する界面側のポリシ
リコンから注入電子を抽出することになるため、その方
向が従来とは逆になシ、比較的低電圧を消去ｅ−トに印
刀口することで消去が可能となる。更に消去ゲートをフ
ローティングゲート間に埋め込んでいるため、平坦な構
造が得らｎｌ ワードライン（制御ケ゛−ト）上にシリ
サイド膜を設けても段切れを抑制でき、低抵抗化が容易
になされ高速化につながるものである。
（実施列）
以下図面を参照して本発明の一実施例を説明する。まず
第１図ｆａ）に示す如く比抵抗１０Ω・αのＰ−型シリ
コン基板９に、厚さ０．８μｍのフィールド酸化膜１０
．続いて厚さ３００Ｘのゲート酸化膜Ｊｌｆ形成し、フ
ローティングゲートとなる第１のポリシリコン層１２を
堆積形成する。その後このポリシリコンノー１２を酸化
して厚さ２００Ｘのポリ酸化膜、厚さ１５０Ｘの窒化膜
、この窒化膜を酸化することにより厚さ５０Ｘの酸化膜
を形成して、３層膜からなる耐酸化性絶縁膜１６を形成
する。
第１図ｆａ）に示す如く比抵抗１０Ω・αのＰ−型シリ
コン基板９に、厚さ０．８μｍのフィールド酸化膜１０
．続いて厚さ３００Ｘのゲート酸化膜Ｊｌｆ形成し、フ
ローティングゲートとなる第１のポリシリコン層１２を
堆積形成する。その後このポリシリコンノー１２を酸化
して厚さ２００Ｘのポリ酸化膜、厚さ１５０Ｘの窒化膜
、この窒化膜を酸化することにより厚さ５０Ｘの酸化膜
を形成して、３層膜からなる耐酸化性絶縁膜１６を形成
する。
次に第１図（ｂ）に示す如くレノスト膜Ｊ７をマスクと
して絶縁膜１６、第１のポリシリコン）−１２をＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）伝
にてエツチングして、フローティングゲートを分離する
領域１２ａ。
して絶縁膜１６、第１のポリシリコン）−１２をＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）伝
にてエツチングして、フローティングゲートを分離する
領域１２ａ。
１２ｂｆｔ設ける。次に第１図（ｃ）に示す如くレジス
ト膜１７ｆ除去した後、フローティングゲートとなる第
１のポリシリコン層Ｊ２の側壁に、厚さ５００Ｘのポリ
酸化膜１８を９５０℃の熱酸化によって形成する。この
時第１のポリシリコン層１２とボＩＪ ｄ化Ｍ１Ｂの界
面には、低温酸化のためアスペリティが発生することに
なる。続いて厚さ０．６μの第２のポリシリコン層１９
を堆積形成した後、ＲＩＥ法によシエッチパックを行な
い、分離領域に０．４μの消去ゲートとなる第２のポリ
シリコン層Ｊ９を埋め込む。その後筒２のポリシリコン
層１９の表面領域に、熱酸化によシ厚さ０．２５μのポ
リ酸化膜２Ｑを形成し、第１図（ｄ）（この図は第１図
（ｃ）とは９００異なる方向から見た断面図である）の
如（ＲＩＥ法によ９３層膜）６、第１のポリシリコン膜
１２を加工し、その側壁にポリ酸化膜１２１を形成して
フローテイングｆ−ト１２ｆ予め形成する。続いてコン
トロールゲートとなる厚さ０．４μの第３のポリシリコ
ン層２１ｆｔ堆積形成する。
ト膜１７ｆ除去した後、フローティングゲートとなる第
１のポリシリコン層Ｊ２の側壁に、厚さ５００Ｘのポリ
酸化膜１８を９５０℃の熱酸化によって形成する。この
時第１のポリシリコン層１２とボＩＪ ｄ化Ｍ１Ｂの界
面には、低温酸化のためアスペリティが発生することに
なる。続いて厚さ０．６μの第２のポリシリコン層１９
を堆積形成した後、ＲＩＥ法によシエッチパックを行な
い、分離領域に０．４μの消去ゲートとなる第２のポリ
シリコン層Ｊ９を埋め込む。その後筒２のポリシリコン
層１９の表面領域に、熱酸化によシ厚さ０．２５μのポ
リ酸化膜２Ｑを形成し、第１図（ｄ）（この図は第１図
（ｃ）とは９００異なる方向から見た断面図である）の
如（ＲＩＥ法によ９３層膜）６、第１のポリシリコン膜
１２を加工し、その側壁にポリ酸化膜１２１を形成して
フローテイングｆ−ト１２ｆ予め形成する。続いてコン
トロールゲートとなる厚さ０．４μの第３のポリシリコ
ン層２１ｆｔ堆積形成する。
次にレノスト膜をマスクとして、フローティングゲート
１２をつつみ込むように第３のポリシリコン％ ２Ｊ
ｆ ＲＩＥ 法Ｖｃよりパターニングし、更に露出した
ゲート酸化膜上エツチング除去しｆｃ後、Ａ。
１２をつつみ込むように第３のポリシリコン％ ２Ｊ
ｆ ＲＩＥ 法Ｖｃよりパターニングし、更に露出した
ゲート酸化膜上エツチング除去しｆｃ後、Ａ。
ｋ５Ｘ１０ ｃｌｎ でイオン注入する。その後レノ
スト膜を除去しｔ後、露出しているシリコン基板、ポリ
シリコンの表面領域に熱酸化膜２２全形戚する。この時
前記イオン注入層が活性化されてρ、＝４０Ω／口、ｘ
ｊ＝０．２ ＩｔのＮ＋ｆｆｌドレイン１Ｎ−：：ｔ
、グニス領域２３．２４が形成される。最後に厚さ０．
８μのＣＶＤ膜２５を堆積形成し、開孔を設けて、厚さ
１μのＡｔ−３ｉ膜を堆積形成してパターニングするこ
とによ）、ドレイン電極、ソース電極２６．．２６□を
形成して、本発明による全ピット消去型Ｅ２ＦＲＯＭが
完成するものである。
スト膜を除去しｔ後、露出しているシリコン基板、ポリ
シリコンの表面領域に熱酸化膜２２全形戚する。この時
前記イオン注入層が活性化されてρ、＝４０Ω／口、ｘ
ｊ＝０．２ ＩｔのＮ＋ｆｆｌドレイン１Ｎ−：：ｔ
、グニス領域２３．２４が形成される。最後に厚さ０．
８μのＣＶＤ膜２５を堆積形成し、開孔を設けて、厚さ
１μのＡｔ−３ｉ膜を堆積形成してパターニングするこ
とによ）、ドレイン電極、ソース電極２６．．２６□を
形成して、本発明による全ピット消去型Ｅ２ＦＲＯＭが
完成するものである。
上記のようなものであれば、フローティングｒ−） ｌ
２にセルファラインで消去ゲート１９ｆ設けることが
できるため、消去特性の制御性が著しく向上する。また
７０−チイングゲートＪ２と消去ゲートＪ９のアス被す
ティが存在する界面側のポリシリコンから注入電子を抽
出することになるため、その方向が従来とは逆になり、
比較的低電圧を消去ケ°−ト１９に印加することで消去
が可能となる。また消去ゲート１９ｔ″フローテイング
ゲート１２，１２間に埋め込んでいるため平坦な構成が
得られ、ワードライン２１上にシリサイド膜を設けても
その段切れを抑制でき、低抵抗化が容易になされ高速化
につながるものである。
２にセルファラインで消去ゲート１９ｆ設けることが
できるため、消去特性の制御性が著しく向上する。また
７０−チイングゲートＪ２と消去ゲートＪ９のアス被す
ティが存在する界面側のポリシリコンから注入電子を抽
出することになるため、その方向が従来とは逆になり、
比較的低電圧を消去ケ°−ト１９に印加することで消去
が可能となる。また消去ゲート１９ｔ″フローテイング
ゲート１２，１２間に埋め込んでいるため平坦な構成が
得られ、ワードライン２１上にシリサイド膜を設けても
その段切れを抑制でき、低抵抗化が容易になされ高速化
につながるものである。
なお本発明は実施列のみに限られず、筏々の応用が可能
である。例えば消去ゲート、コントロールゲートを、ポ
リシリコン以外の他の導電物質で形成してもよい。
である。例えば消去ゲート、コントロールゲートを、ポ
リシリコン以外の他の導電物質で形成してもよい。
［発明の効果］
以上説明した如く本発明によれば、消去特性の制御性が
著しく向上すると共に、消去ゲートへの低電圧印加で消
去が可能となり、またコントロールゲート上で段切れを
抑制できるなどの利点を具備するものである。
著しく向上すると共に、消去ゲートへの低電圧印加で消
去が可能となり、またコントロールゲート上で段切れを
抑制できるなどの利点を具備するものである。
第１図は本発明の一実施す］の製造工程説明図、第２図
（ａ）は従来の不揮発性メモリを示すパターン平面図、
同図（ｂ）は同図（ａ）のｌ−ｌｌに沿う）断面図、同
図（ｃ）は同図（ａ）のｔｔ−ｎ線に沿う断面図である
。 ９・・・Ｐｄシリコン基板、１０・・・フィールド岐化
膜、１１・・・ゲート歌化膜、１２・・・第１のポリシ
リコン１゛−（フローティングゲート）、１２．・・・
ポリ酸化膜、１６・・・肘戚化性絶禄膜、Ｊ８・・・ポ
リ酸化膜、１９・・・第２のポリシリコン層（消去ゲー
ト）、２Ｑ・・・ポリ酸化膜、２ノ・・・第３のポリシ
リコン層（コントロールゲート）。
（ａ）は従来の不揮発性メモリを示すパターン平面図、
同図（ｂ）は同図（ａ）のｌ−ｌｌに沿う）断面図、同
図（ｃ）は同図（ａ）のｔｔ−ｎ線に沿う断面図である
。 ９・・・Ｐｄシリコン基板、１０・・・フィールド岐化
膜、１１・・・ゲート歌化膜、１２・・・第１のポリシ
リコン１゛−（フローティングゲート）、１２．・・・
ポリ酸化膜、１６・・・肘戚化性絶禄膜、Ｊ８・・・ポ
リ酸化膜、１９・・・第２のポリシリコン層（消去ゲー
ト）、２Ｑ・・・ポリ酸化膜、２ノ・・・第３のポリシ
リコン層（コントロールゲート）。
Claims (4)
- （１）半導体基板上に、表面領域に耐酸化性絶縁膜を有
する第１のゲート電極を設け、該電極の側壁に酸化膜を
介して表面領域に絶縁膜を有する第２のゲート電極を埋
め込み形成し、前記第１のゲート電極と隣りの第１のゲ
ート電極間に埋め込まれた前記第２のゲート電極を覆う
ように第３のゲート電極を設けたことを特徴とする半導
体記憶装置。 - （２）前記第１のゲート電極がフローティングゲート、
第２のゲート電極が消去ゲート、第３のゲート電極がコ
ントロールゲートであることを特徴とする特許請求の範
囲第１項に記載の半導体記憶装置。 - （３）前記耐酸化性絶縁膜が酸化膜、窒化膜、酸化膜か
らなることを特徴とする特許請求の範囲第１項に記載の
半導体記憶装置。 - （４）不揮発性メモリ形成予定領域の絶縁膜上にフロー
ティングゲートとなるポリシリコン層を設ける工程と、
前記ポリシリコン層上に耐酸化性絶縁膜を設ける工程と
、前記耐酸化性絶縁と前記ポリシリコン層を選択的に除
去する工程と、前記ポリシリコン層の露出部を酸化する
工程と、前記第１のポリシリコン層の選択的除去部に消
去ゲートとなる第１の導電性物質を埋め込む工程と、前
記第１の導電性物質上に絶縁膜を設ける工程と、前記ポ
リシリコン層及び第１の導電性物質上に制御ゲートとな
る第２の導電性物質をかぶせる工程とを具備したことを
特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15084186A JPS637667A (ja) | 1986-06-27 | 1986-06-27 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15084186A JPS637667A (ja) | 1986-06-27 | 1986-06-27 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS637667A true JPS637667A (ja) | 1988-01-13 |
Family
ID=15505543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15084186A Pending JPS637667A (ja) | 1986-06-27 | 1986-06-27 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS637667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03240275A (ja) * | 1990-02-19 | 1991-10-25 | Toshiba Corp | 不揮発性半導体装置 |
| JP2004273643A (ja) * | 2003-03-06 | 2004-09-30 | Fujitsu Ltd | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-06-27 JP JP15084186A patent/JPS637667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03240275A (ja) * | 1990-02-19 | 1991-10-25 | Toshiba Corp | 不揮発性半導体装置 |
| JP2004273643A (ja) * | 2003-03-06 | 2004-09-30 | Fujitsu Ltd | 半導体記憶装置およびその製造方法 |
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