JPS5990943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5990943A JPS5990943A JP58186661A JP18666183A JPS5990943A JP S5990943 A JPS5990943 A JP S5990943A JP 58186661 A JP58186661 A JP 58186661A JP 18666183 A JP18666183 A JP 18666183A JP S5990943 A JPS5990943 A JP S5990943A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１′−導体＋、ｊ ＊’ｌの耐化によって局部
絶縁層を形成するための半導体装置の製造方法に関する
。
絶縁層を形成するための半導体装置の製造方法に関する
。
一般にゝＩＬ、導体装置ｖＩの電気的絶縁層は、個別の
半導体装置および集積回路の両方に要求される。シリコ
ンの局部酸化（以下ＬＯＧＯ５という〕は実装密度を向
−１ニし、そして標準のＬＳＩプロセスに適合するので
、大規模集１ｈ回路（ＶＬＳＩ）に１ムく用いられてい
る。しかしながら、二酸化シリコンの絶縁層を形成する
ために用いられた従来のＬｏ ｃ ｏ、 ｓプロセスで
は、二ｍ化シリコン層の端にいわゆる鳥のくちばし′状
の部分が形成される。
半導体装置および集積回路の両方に要求される。シリコ
ンの局部酸化（以下ＬＯＧＯ５という〕は実装密度を向
−１ニし、そして標準のＬＳＩプロセスに適合するので
、大規模集１ｈ回路（ＶＬＳＩ）に１ムく用いられてい
る。しかしながら、二酸化シリコンの絶縁層を形成する
ために用いられた従来のＬｏ ｃ ｏ、 ｓプロセスで
は、二ｍ化シリコン層の端にいわゆる鳥のくちばし′状
の部分が形成される。
この現象により、シリコンの酸化が起る領域の間に位置
するチャネルの有効幅が減少する。このチャネル幅の減
少は半導体装置がマイクロメータのレンジまたはサブマ
イクロメータのレンジにまでスケールダウンされるとき
、ＶＬＳＩの製造に際して重大な障害となる。し、たが
って、“、（ＩＩのくちばし°を作らない１１４４体装
置の製造は、多くの未来プロセスおよび縮小装置技術の
本質的な１１標である。
するチャネルの有効幅が減少する。このチャネル幅の減
少は半導体装置がマイクロメータのレンジまたはサブマ
イクロメータのレンジにまでスケールダウンされるとき
、ＶＬＳＩの製造に際して重大な障害となる。し、たが
って、“、（ＩＩのくちばし°を作らない１１４４体装
置の製造は、多くの未来プロセスおよび縮小装置技術の
本質的な１１標である。
従来公知のこの種）３法では、ｌＶい酸化物を成長させ
ても鳥のくちばし゛′措造は小さいかまたは全く零であ
る。例えば、ｌ５ｓａｃによるアイビーエム テクニカ
ル ディスクロージャ ビルティン（ＩＢＭ Ｔｃｃｈ
ｎｉｃａ ｌ Ｄｉ ５ｃｌｏｓｕｒｅ Ｂｕｌ １ｃ
ｔｉ ｎ、 ）第ｎ巻第１１ ’： （１９８０年４月
）、第５１４８〜５１５１ 頁ノｒ °“鳥のくちばし
°°のないフルボックス絶縁のための製造プロセスＪ
（Ｆａｂｒ １ｃａｔ ｉｏｎ Ｐｒｏｃｅｓｓ ｆ
ｏｒイｕｌｌＢｏｘ ｌ５ｏｌａｔｉｏｎ ｗｉｔｈｏ
ｕｔ ａ Ｂｉｒｄｓ ’ Ｂｅａｋ）および１」本の
特開１１ｔζ５４−１１５０８５号１半導体装置の製造
方法ｊにも開示されている。
ても鳥のくちばし゛′措造は小さいかまたは全く零であ
る。例えば、ｌ５ｓａｃによるアイビーエム テクニカ
ル ディスクロージャ ビルティン（ＩＢＭ Ｔｃｃｈ
ｎｉｃａ ｌ Ｄｉ ５ｃｌｏｓｕｒｅ Ｂｕｌ １ｃ
ｔｉ ｎ、 ）第ｎ巻第１１ ’： （１９８０年４月
）、第５１４８〜５１５１ 頁ノｒ °“鳥のくちばし
°°のないフルボックス絶縁のための製造プロセスＪ
（Ｆａｂｒ １ｃａｔ ｉｏｎ Ｐｒｏｃｅｓｓ ｆ
ｏｒイｕｌｌＢｏｘ ｌ５ｏｌａｔｉｏｎ ｗｉｔｈｏ
ｕｔ ａ Ｂｉｒｄｓ ’ Ｂｅａｋ）および１」本の
特開１１ｔζ５４−１１５０８５号１半導体装置の製造
方法ｊにも開示されている。
これら開示された方法においては、シリコン窒化物の第
１マスキング層によってシリコン基板のシリコンの島を
形成するのに、標準プロセスが用い１）れる。それから
、シリコン窒化物の第２層で＋Ｊｉｊ記！、−のエツジ
をシールし、続いて起るフィールド酸化１．稈でも、島
に直接隣接した場所での酸化が起らないようにし、そし
て島のエツジの持ち一トがりによる鳥のくちばし°°の
形成を妨げている。
１マスキング層によってシリコン基板のシリコンの島を
形成するのに、標準プロセスが用い１）れる。それから
、シリコン窒化物の第２層で＋Ｊｉｊ記！、−のエツジ
をシールし、続いて起るフィールド酸化１．稈でも、島
に直接隣接した場所での酸化が起らないようにし、そし
て島のエツジの持ち一トがりによる鳥のくちばし°°の
形成を妨げている。
ところが、シリコン窒化物およびシリコンは相性が悪い
ので、１１１１記文献Ｉｓ ｓａ ｃによって図示され
たように、各シリコン窒化物層の下に応力除去の二酸化
シリコン層（ＳＲＯ）を（Ｊ加して、望ましくない欠陥
の発生を妨げる必要がある。しかしながら、このように
シリコン層をイｑ加することはプロセスの工程をイζＪ
加することになり、したがってプロセスをより複雑にし
、そしてコストのにｉｆをまねくことになる。
ので、１１１１記文献Ｉｓ ｓａ ｃによって図示され
たように、各シリコン窒化物層の下に応力除去の二酸化
シリコン層（ＳＲＯ）を（Ｊ加して、望ましくない欠陥
の発生を妨げる必要がある。しかしながら、このように
シリコン層をイｑ加することはプロセスの工程をイζＪ
加することになり、したがってプロセスをより複雑にし
、そしてコストのにｉｆをまねくことになる。
第１Ａ図およびｆｆｌｌＢ図は望ましくない゛、（！＋
のくちばし°′を（ｌう従来技術の製造プロセスを示す
工程断面図である。図示されたプロセスは、ノン・プレ
ーナ活性シリコン表面のためのものであるが、これと類
似した問題はプレーナプロセスにも存在する。まず、二
酸化シリコン層（ＳＲＯ）の応力除去層１０をシリコン
基板２０１−で熱的に成長させる。次にシリコン窒化物
のマスキング層３ｏを１）１ノ記ＳＲＯ層ｌＯの・番に
に被葆する。窒化物層３０はパターン化され、活性領域
４ｏの輪郭を定める。窒化物がパターン化される間露出
されていたフィールド領域５０内のＳ ＲＯＫｔＪは食
刻１１丁能な状態となる。ノン・ブレーす横這のために
、活性ａｉｌ １ｔｃ４０の表面および露出されたフィ
ールド領域５０の表面は、第１Ａ図に示したように同−
ｆ ＋＃ｉ１、にある。これに反して、もし最終的にコ
ープレーナ措造が必要であれば、フィールド領域５ｏは
ＫＯＨ化学食刻あるいはプラズマ食刻のどちらかのプロ
セスによってさらに削りとられる。どちらの場合でも、
フィールド領域５ｏは酸化され、その＆、！４！第１Ｂ
図に示したような構造６ｏになる。
のくちばし°′を（ｌう従来技術の製造プロセスを示す
工程断面図である。図示されたプロセスは、ノン・プレ
ーナ活性シリコン表面のためのものであるが、これと類
似した問題はプレーナプロセスにも存在する。まず、二
酸化シリコン層（ＳＲＯ）の応力除去層１０をシリコン
基板２０１−で熱的に成長させる。次にシリコン窒化物
のマスキング層３ｏを１）１ノ記ＳＲＯ層ｌＯの・番に
に被葆する。窒化物層３０はパターン化され、活性領域
４ｏの輪郭を定める。窒化物がパターン化される間露出
されていたフィールド領域５０内のＳ ＲＯＫｔＪは食
刻１１丁能な状態となる。ノン・ブレーす横這のために
、活性ａｉｌ １ｔｃ４０の表面および露出されたフィ
ールド領域５０の表面は、第１Ａ図に示したように同−
ｆ ＋＃ｉ１、にある。これに反して、もし最終的にコ
ープレーナ措造が必要であれば、フィールド領域５ｏは
ＫＯＨ化学食刻あるいはプラズマ食刻のどちらかのプロ
セスによってさらに削りとられる。どちらの場合でも、
フィールド領域５ｏは酸化され、その＆、！４！第１Ｂ
図に示したような構造６ｏになる。
フィールド酸化６ｏは窒化物３ｏの端を持ち上げて鳥の
くちばし’７０を形成する。したがって、活性領域４０
の幅は両側のそれぞれで幅Ｄｗだけ域中する。素Ｉ・の
大きさは１ミクロンまで小さくなってきているので、２
Ｘｎｗの狭搾部は活性領域４０を完全に不粘性化するが
、あるいはトランジスタ、インクコネクタおよび電極装
置６の製造に不適格となる。
くちばし’７０を形成する。したがって、活性領域４０
の幅は両側のそれぞれで幅Ｄｗだけ域中する。素Ｉ・の
大きさは１ミクロンまで小さくなってきているので、２
Ｘｎｗの狭搾部は活性領域４０を完全に不粘性化するが
、あるいはトランジスタ、インクコネクタおよび電極装
置６の製造に不適格となる。
したがって、本発明は°゛鳥のくちばし°’ ４１１Ｊ
造のない厚いフィールド酸化物（ＦＯＸ）層を成長させ
、同１１チに欠陥を誘発するプロセスあるいは構造を導
入せずに、従来技術で要求されたプロセスの１．４ν数
を顛小眼にする新規の絶縁技術をｊＭ供するものである
。最終＃４造は１マイクロメ〜りあるいはそれ以下のプ
レーナまたはノン・プレーナ集積回路のどちらでもよく
、ＮチャネルおよびＰチャネルのＭＯＳトランジスタの
両方に適用できる。
造のない厚いフィールド酸化物（ＦＯＸ）層を成長させ
、同１１チに欠陥を誘発するプロセスあるいは構造を導
入せずに、従来技術で要求されたプロセスの１．４ν数
を顛小眼にする新規の絶縁技術をｊＭ供するものである
。最終＃４造は１マイクロメ〜りあるいはそれ以下のプ
レーナまたはノン・プレーナ集積回路のどちらでもよく
、ＮチャネルおよびＰチャネルのＭＯＳトランジスタの
両方に適用できる。
本発明の〜実施例によれば、鳥のくちばし″゛椙造生じ
ないで半導体表面を酢化させることができる。応力除去
の二酸化シリコン層（ＳＲＯ）およびシリコン窒化物層
の下の活性化シリコン領域が輪郭化された後、真性ポリ
シリコン層がウェーハ表面全体にわたって被覆される。
ないで半導体表面を酢化させることができる。応力除去
の二酸化シリコン層（ＳＲＯ）およびシリコン窒化物層
の下の活性化シリコン領域が輪郭化された後、真性ポリ
シリコン層がウェーハ表面全体にわたって被覆される。
ポリシリコン層は異方的に食刻され、ウーハ表面に垂直
なポリシリコンｊｔ’ＪがＳＲＯおよびシリコン窒化物
のエツジの周囲およびコルプレーナプロセスのシリコン
の島の垂ａな１１１１４１ＡのｊΔ１１川に残る。この
ポリシリコン層は次のフィールド酸化の間ＳＲＯ層に対
してエツジシールの役割を果し、そしてシリコン窒化物
のドでの酸化による望ましくない鳥のくちばし゛°影形
成妨げる。ポリシリコンはフィールド削化工稈の開削化
され、５ＲＯ−シリコンインターフェイスを保護する。
なポリシリコンｊｔ’ＪがＳＲＯおよびシリコン窒化物
のエツジの周囲およびコルプレーナプロセスのシリコン
の島の垂ａな１１１１４１ＡのｊΔ１１川に残る。この
ポリシリコン層は次のフィールド酸化の間ＳＲＯ層に対
してエツジシールの役割を果し、そしてシリコン窒化物
のドでの酸化による望ましくない鳥のくちばし゛°影形
成妨げる。ポリシリコンはフィールド削化工稈の開削化
され、５ＲＯ−シリコンインターフェイスを保護する。
本発明の中心は、ポリシリコンを使用し、そしてＳＲＯ
を密閉して酸化から守ることと、集積回路の製造にポリ
シリコンが完全に適合しており、次のプロセスの間欠陥
を誘発させないことである。
を密閉して酸化から守ることと、集積回路の製造にポリ
シリコンが完全に適合しており、次のプロセスの間欠陥
を誘発させないことである。
さらに小汐な特（７Ｊｉは（＝Ｊ加的なマスキングが不
要であり、したがって（す加的なプロセス工程から生ず
る追加コストおよび欠陥をイ１′わないことである。
要であり、したがって（す加的なプロセス工程から生ず
る追加コストおよび欠陥をイ１′わないことである。
第２Ａ図、第２Ｂ図および第２ｃ図は本発明の一実施例
によるノン・ブレーナ集積回路の工程断面図である。第
１Ａ図の従来技術に示したようにＳＲＯ層ｌＯおよび窒
化物層３ｏを基板２ｏ土に形成して、活性領域４０およ
びフィールド領域５０の輪郭を定める。ｆｉＷＪ２Ａ図
に示すように、低圧化学蒸着（ＬＰＧＶＤ）によって真
に１ポリシリコン層１００をウェーハ全体に被ｍする。
によるノン・ブレーナ集積回路の工程断面図である。第
１Ａ図の従来技術に示したようにＳＲＯ層ｌＯおよび窒
化物層３ｏを基板２ｏ土に形成して、活性領域４０およ
びフィールド領域５０の輪郭を定める。ｆｉＷＪ２Ａ図
に示すように、低圧化学蒸着（ＬＰＧＶＤ）によって真
に１ポリシリコン層１００をウェーハ全体に被ｍする。
ポリシリコン層１００は例えばプラズマエツチングによ
って六方的に食刻される。これにより第２Ｂ図に示ずよ
うにＳＲＯ層１０および窒化物層３ｏのエツジの周囲に
ポリシリコン１１０の領域が残る・ポリシリコン領域１
１０およびフィールド領域５゜は第２Ｃ図に示すように
酸化されて保護用フィールド醜化物層１２０を形成し、
ＳＲＯシリコンインターフェイス領域１３０を保護する
。したがって、ポリシリコン層１１０はフィールド酸化
の間５ＲＯＡＩＩＯのエツジシールとして機能し、そし
て窒化物層３０の下でＳＲＯ層１０の酸化が起るのを防
ぐと共に、望ましくない鳥のくちばしパの原因となる窒
化物層３０の持ち１：がりを防止する。その後の集積回
路の１ｉｔｔ造に程は標準の方法で進められる。
って六方的に食刻される。これにより第２Ｂ図に示ずよ
うにＳＲＯ層１０および窒化物層３ｏのエツジの周囲に
ポリシリコン１１０の領域が残る・ポリシリコン領域１
１０およびフィールド領域５゜は第２Ｃ図に示すように
酸化されて保護用フィールド醜化物層１２０を形成し、
ＳＲＯシリコンインターフェイス領域１３０を保護する
。したがって、ポリシリコン層１１０はフィールド酸化
の間５ＲＯＡＩＩＯのエツジシールとして機能し、そし
て窒化物層３０の下でＳＲＯ層１０の酸化が起るのを防
ぐと共に、望ましくない鳥のくちばしパの原因となる窒
化物層３０の持ち１：がりを防止する。その後の集積回
路の１ｉｔｔ造に程は標準の方法で進められる。
例えば、６．０００オングストロームのフィールド酷化
層１２０かプロセス内で用いられる場合、ポリシリコン
層１００のＩｆさは公称１．５ ｏ ｏオンタストロー
ムである。フィールド酸化物１２０に勾するポリシリコ
ン層１００の厚み比率は１６〜１．２の範囲内に保たれ
る。もし、更に薄いポリシリコン層１００を用いると、
” 、Ｃｉｌのくちばし°。
層１２０かプロセス内で用いられる場合、ポリシリコン
層１００のＩｆさは公称１．５ ｏ ｏオンタストロー
ムである。フィールド酸化物１２０に勾するポリシリコ
ン層１００の厚み比率は１６〜１．２の範囲内に保たれ
る。もし、更に薄いポリシリコン層１００を用いると、
” 、Ｃｉｌのくちばし°。
はもはや除去できない。また、１°２の割合を越えてよ
りＩ’７いポリシリコン層を用いると、酸化物は基板２
０に浸透しない。
りＩ’７いポリシリコン層を用いると、酸化物は基板２
０に浸透しない。
エツジシールとしてポリシリコンを使用することの第２
の利、（１Ｊは、窒化物ＰＩＪ３０およびＳＲＯ層１０
のＪＶみ比率がもはや従来技術におけるように、クリテ
ィカルてはないことである。従来からシリコン窄化物お
よび二酸化シリコンの機械的不整合によって引き起され
る曲げ応力を防ぐために、ＳＲＯに対する窒化物の１１
み比率は３：１あるいは４．１の間に保たれてきた。例
えばＳＲＯ層が５００オンクストロームのとき、窒化物
層３０は１゜５００オンゲスｌ〜ロームである。ポリシ
リコンおよびシリコンは物理的特性がよく似ているため
、ＳＲＯに対する窒化物のｌｖみ比率はクリティカルで
はなく、したがって集積回路の！１ｉｔｆ造における柔
軟性を可能にする。
の利、（１Ｊは、窒化物ＰＩＪ３０およびＳＲＯ層１０
のＪＶみ比率がもはや従来技術におけるように、クリテ
ィカルてはないことである。従来からシリコン窄化物お
よび二酸化シリコンの機械的不整合によって引き起され
る曲げ応力を防ぐために、ＳＲＯに対する窒化物の１１
み比率は３：１あるいは４．１の間に保たれてきた。例
えばＳＲＯ層が５００オンクストロームのとき、窒化物
層３０は１゜５００オンゲスｌ〜ロームである。ポリシ
リコンおよびシリコンは物理的特性がよく似ているため
、ＳＲＯに対する窒化物のｌｖみ比率はクリティカルで
はなく、したがって集積回路の！１ｉｔｆ造における柔
軟性を可能にする。
第３Ａ〜３０図および第４Ａ〜４０図は、それぞれ本発
明の能の実施例によるコーブレーナ集植回路の構造を示
すＪ二程断面図である。第３Ａ図において、ＳＲＯ層１
０および窒化物層３０を基板２０にに形成して活性領域
４０の輪郭を定めた後、例えばＫＯＨでフィールド領域
５０を化学的に食刻することにより、傾斜面２０５をも
ったシリコンメサ２００が作られる。第４Ａ図に示すよ
うに、プラズマ食刻の使用により、はとんど重直な側面
３０５をもったシリコンメサ３００を作ることができる
。その後、第２Ａ図におけるように、ポリシリコン層１
００を被覆し、そして曲と同様にプロセスが進行する。
明の能の実施例によるコーブレーナ集植回路の構造を示
すＪ二程断面図である。第３Ａ図において、ＳＲＯ層１
０および窒化物層３０を基板２０にに形成して活性領域
４０の輪郭を定めた後、例えばＫＯＨでフィールド領域
５０を化学的に食刻することにより、傾斜面２０５をも
ったシリコンメサ２００が作られる。第４Ａ図に示すよ
うに、プラズマ食刻の使用により、はとんど重直な側面
３０５をもったシリコンメサ３００を作ることができる
。その後、第２Ａ図におけるように、ポリシリコン層１
００を被覆し、そして曲と同様にプロセスが進行する。
」二記いずれのコープレーナプロセスにおいても、ポリ
シリコン・エツジシール２１０および３１０はＳＲＯ層
１０および窒化物層３０の端を密閉するはかりでなく、
メサ２００および３００のそれ 〜ぞれのシリコンＯ
ＩＩ壁２０５および３０５をも密閉する。したがって、
ＳＲＯとシリコンとのインターフェイス領域２３０およ
び３３０はフィールド酸化物２２０および２３０の形成
の間保謁され、１１１）述のノン・ブレーナ構造におけ
るのと同様に°°鳥のくちばし°は防ＩＬされる。
シリコン・エツジシール２１０および３１０はＳＲＯ層
１０および窒化物層３０の端を密閉するはかりでなく、
メサ２００および３００のそれ 〜ぞれのシリコンＯ
ＩＩ壁２０５および３０５をも密閉する。したがって、
ＳＲＯとシリコンとのインターフェイス領域２３０およ
び３３０はフィールド酸化物２２０および２３０の形成
の間保謁され、１１１）述のノン・ブレーナ構造におけ
るのと同様に°°鳥のくちばし°は防ＩＬされる。
第１Ａ図および第１Ｂ図は望ましくない°、！、！ｌの
くちばし°をｆ’ｔ’う従来技術の’ＭＴｉプロ士スを
示す工程断面図、ｆｆ１２Ａ図、第２Ｂ図および第２０
図は本発明の 実施ＩＩＩによるノン・プレーす凍積回
路のＬ程断面図、第３Ａ〜３０図および第４Ａ〜４Ｃ図
は、本発明の他の実施例によるコープレーナ集積回路の
構造を示す工程断面図である。 ｌＯ−醇化シリコン層、２０・シリコン基板、３０、シ
リコン窒化物、４０．活性領域、５０：フィールＦ ？
ｉｌ’を域、６０：フイールト酌化物、１００．１１０
ポリシリコン層、１２０：保護用フｒ−ルド酌化物
、２１０．３１０：エツジシール、２００．３００
シリコンメサ、２２０．３２０・フィール１〜酢化物、
２３０．３３０ インターフェイス９１１域。 １′１０頭人 横１１す・ヒユーレット・バッカード株式会社代理人
弁理ト 長 谷 川 次 男！
旬
くちばし°をｆ’ｔ’う従来技術の’ＭＴｉプロ士スを
示す工程断面図、ｆｆ１２Ａ図、第２Ｂ図および第２０
図は本発明の 実施ＩＩＩによるノン・プレーす凍積回
路のＬ程断面図、第３Ａ〜３０図および第４Ａ〜４Ｃ図
は、本発明の他の実施例によるコープレーナ集積回路の
構造を示す工程断面図である。 ｌＯ−醇化シリコン層、２０・シリコン基板、３０、シ
リコン窒化物、４０．活性領域、５０：フィールＦ ？
ｉｌ’を域、６０：フイールト酌化物、１００．１１０
ポリシリコン層、１２０：保護用フｒ−ルド酌化物
、２１０．３１０：エツジシール、２００．３００
シリコンメサ、２２０．３２０・フィール１〜酢化物、
２３０．３３０ インターフェイス９１１域。 １′１０頭人 横１１す・ヒユーレット・バッカード株式会社代理人
弁理ト 長 谷 川 次 男！
旬
Claims (1)
- 【特許請求の範囲】 次の１．程より成る半導体装置の１ＪＩＩ造方法、（イ
） ”Ｉ′４体基板基板に二酸化シリコンの被覆層を
形成する、 （ロ） ｌ＋ｉＪ記ノλ板トの露光すべき所定の領域
上にある１）ＩＪ記被覆層を除去する、 （ハ） ＋Ｊｉノ述の全体をポリシリコン層で被着せ
しめる、 （ニ） １Ｉｔｌ記ｗ板にＶ−１１な平面で１ｌｉｌ
記ポリシリコンを除去ｊるために、ポリシリコン層を異
方性食刻する、 （ホ）ノ、（板の露光された領域および残ったポリシリ
コン層の酸化で削化層の領域を形成させ、これにより“
鳥のくちばし°を除去する。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/441,593 US4435446A (en) | 1982-11-15 | 1982-11-15 | Edge seal with polysilicon in LOCOS process |
| US441593 | 1982-11-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990943A true JPS5990943A (ja) | 1984-05-25 |
Family
ID=23753503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186661A Pending JPS5990943A (ja) | 1982-11-15 | 1983-10-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4435446A (ja) |
| JP (1) | JPS5990943A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130128A (ja) * | 1985-12-02 | 1987-06-12 | Optic Daiichi Denko Co Ltd | ワイヤカツト放電加工用電極線 |
| JPS63288043A (ja) * | 1986-12-17 | 1988-11-25 | サムスン エレクトロニクス カンパニー リミテッド | 側面隔離素子の分離方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3329074A1 (de) * | 1983-08-11 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Verhinderung der oxidationsmitteldiffusion bei der herstellung von halbleiterschichtanordnungen |
| JPS60194570A (ja) * | 1984-03-16 | 1985-10-03 | Toshiba Corp | 半導体装置の製造方法 |
| FR2579828A1 (fr) * | 1985-03-29 | 1986-10-03 | Thomson Csf | Procede d'oxydation localisee pour l'obtention d'oxyde epais |
| FR2598557B1 (fr) * | 1986-05-09 | 1990-03-30 | Seiko Epson Corp | Procede de fabrication d'une region d'isolation d'element d'un dispositif a semi-conducteurs |
| US4980311A (en) * | 1987-05-05 | 1990-12-25 | Seiko Epson Corporation | Method of fabricating a semiconductor device |
| US4965221A (en) * | 1989-03-15 | 1990-10-23 | Micron Technology, Inc. | Spacer isolation method for minimizing parasitic sidewall capacitance and creating fully recessed field oxide regions |
| JP2822656B2 (ja) * | 1990-10-17 | 1998-11-11 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US5175123A (en) * | 1990-11-13 | 1992-12-29 | Motorola, Inc. | High-pressure polysilicon encapsulated localized oxidation of silicon |
| US5455194A (en) * | 1995-03-06 | 1995-10-03 | Motorola Inc. | Encapsulation method for localized oxidation of silicon with trench isolation |
| JP3875455B2 (ja) * | 1999-04-28 | 2007-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2016046336A (ja) * | 2014-08-21 | 2016-04-04 | ソニー株式会社 | 固体撮像素子および製造方法、並びに放射線撮像装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS571243A (en) * | 1980-06-04 | 1982-01-06 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1982
- 1982-11-15 US US06/441,593 patent/US4435446A/en not_active Expired - Lifetime
-
1983
- 1983-10-05 JP JP58186661A patent/JPS5990943A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS571243A (en) * | 1980-06-04 | 1982-01-06 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
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| JPS62130128A (ja) * | 1985-12-02 | 1987-06-12 | Optic Daiichi Denko Co Ltd | ワイヤカツト放電加工用電極線 |
| JPS63288043A (ja) * | 1986-12-17 | 1988-11-25 | サムスン エレクトロニクス カンパニー リミテッド | 側面隔離素子の分離方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4435446A (en) | 1984-03-06 |
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