CN101620991A - Tft快闪存储单元的原子层沉积外延硅生长 - Google Patents

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Abstract

本发明提供一种生长外延硅层的方法。所述方法包括提供包括氧封端的硅表面的衬底，并在所述氧封端的硅表面上形成第一氢封端的硅表面。另外，所述方法包括通过由Ar流辅助的SiH4热裂解自由基的原子层沉积(ALD)外延和连续闪光灯退火，在第一氢封端的硅表面上形成第二氢封端的硅表面。所述第二氢封端的硅表面能够通过由Ar流辅助的SiH4热裂解自由基的ALD外延和连续闪光灯退火，加入一个或多个硅层。在一个实施方案中，应用所述方法以制造具有能三维集成的薄膜晶体管(TFT)浮置栅极存储单元结构的器件。

Description

TFT快闪存储单元的原子层沉积外延硅生长
背景技术
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于通过原子层沉积(ALD)外延的逐层硅生长，以制造薄膜晶体管(TFT)存储单元结构的器件。但是应认识到本发明具有更宽广的应用范围。例如，本发明可以应用于制造绝缘体上硅(SOI)层、硅沟道层和各种器件的薄的硅电荷捕获层，所述各种器件包括动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、三维存储阵列等。
集成电路或″IC″已经从在硅单片上制造的少量互连器件发展到几百万个器件。目前的IC提供远远超过原来设想的性能和复杂性。为了实现在复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)方面的改进，最小器件特征的尺寸(亦称器件几何尺寸)已经随每代IC变得越来越小。现在制造的半导体器件具有宽度小于1/4微米的特征。
增加电路密度不仅提高IC的复杂性和性能，而且为消费者提供更低成本的部件。IC制造厂可花费数亿甚至数十亿美元。每个制造厂具有一定的晶片生产能力，而每个晶片在其上具有一定数目的IC。因此，通过使IC的单个器件越小，在每个晶片上可以制造的器件就越多，从而增加制造厂的产量。使器件更小非常具有挑战性，这是因为IC制造中使用的每项工艺都具有限制。亦即，给定工艺通常仅能处理小至一定的特征尺寸，然后需要改变工艺或器件布图。
在过去，减小储存装置已经为挑战性任务。举例来说，对于非易失性存储器件，由于不能在减小存储单元尺寸的同时而不降低每单位面积的存储量，因而阻碍了高密度存储器的发展。过去，已经开发了各种常规方法用于具有减小尺寸的存储单元结构。不幸地，这些常规方法往往存在不足。
从上可知，需要改善的处理半导体器件的技术，特别是包括三维的(3D)存储单元结构的那些技术。
发明内容
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于通过原子层沉积(ALD)外延的逐层硅生长，以制造薄膜晶体管(TFT)存储单元结构的器件。但是应认识到本发明具有更宽广的应用范围。例如，本发明可以应用于制造绝缘体上硅(SOI)层、硅沟道层和各种器件薄的硅电荷捕获层，所述各种器件包括动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、三维存储阵列等。
在一个具体的实施方案中，本发明提供一种逐层生长硅的方法。所述方法包括提供含有氧封端硅表面的衬底。另外，所述方法包括在所述氧封端的硅表面上形成第一氢封端的硅表面。第一氢封端的硅表面与每个表面硅原子的单个Si-H键相连。此外，所述方法包括通过断裂所述Si-H键、通过由Ar流辅助SiH4热裂解自由基的原子层沉积(ALD)以及连续闪光灯退火(flash lamp annealing)来加入硅原子层，从而在第一氢封端的硅表面上形成第二氢封端的硅表面。第二氢封端的硅表面与每个表面硅原子的两个Si-H键相连，并能够通过Ar流辅助SiH4热裂解自由基和连续闪光灯退火加入另一层。
在另一个具体的实施方案中，本发明提供一种制造薄膜晶体管存储单元的方法。该方法包括提供衬底、在衬底上形成第一绝缘层以及在所述第一绝缘层上形成一个或多个源极或漏极区。所述一个或多个源极或漏极区的每一个与第一表面相连，并包括N+多晶硅层，势垒层和导电层。所述N+多晶硅层在所述势垒层上，所述势垒层覆盖所述导电层。第一表面由N+多晶硅构成。另外，该方法包括在第一绝缘层上形成第二绝缘层。第二绝缘层与基本上和第一表面共面的第二表面相连。该方法还包括形成覆盖第一表面和第二表面的第一外延硅层。此外，所述方法包括形成夹在第一外延硅层上的下部二氧化硅隧道层和上部二氧化硅阻挡层之间的第二外延硅层。第二外延硅层能够形成浮置栅极。此外，该方法还包括在上部二氧化硅阻挡层上形成P+多晶硅层，并通过图案化该P+多晶硅层形成至少一个控制栅极。
在又一个具体的实施方案中，N+外延硅源极区、P-外延硅沟道层和N+外延硅漏极区的组合能够形成位于由薄的未掺杂外延硅层制成的电荷存储浮置栅极下的薄膜晶体管(TFT)。该TFT可作为该存储单元的存取器件。在一个实施方案中，通过该方法制造的具有这种TFT存储单元结构的器件可以重复地三维(3D)集成。此外，在另一个实施方案中，整个存储单元结构可以采用交叉点(cross-point)存储结构来实施，其中在外延硅浮置栅极层之内的各个存储元件可以夹在正交的字线和位线阵列之间。
通过本发明可以实现相对于常规方法的许多优点。根据某些实施方案，本发明结合了以下优点：用于电荷-捕获的由薄ALD外延硅层制成的浮置栅极的高可靠性、小的几何单元尺寸和层状结构、作为存取器件的n-p-n薄膜晶体管的外延生长硅沟道的高场效应迁移率、和在存储单元耐受的温度范围之内的用于构造和掺杂剂活化的低的热预算。另外，本发明提供与常规的CMOS工艺相容的简单的层叠方法，其易于按比例缩小所述结构并能3D集成。基于该实施方案，可以实现这些优点中的一个或多个。在本发明的整个说明书特别是下文中会更详细地说明这些及其它优点。
参考详细说明和之后的附图可以更完全地理解本发明的各种另外的目的、特征和优点。
附图说明
图1是说明根据本发明的一个实施方案的原子层沉积外延硅生长的方法的简图；
图2是显示根据本发明的一个实施方案的制造TFT浮置栅极存储单元结构的方法的简图；
图3A是显示根据本发明的一个实施方案，用于制造TFT浮置栅极存储单元结构的在衬底上形成第一绝缘层方法的简图；
图3B是显示根据本发明的一个实施方案，用于制造TFT浮置栅极存储单元结构的顺序形成导电层、扩散势垒层和N+多晶硅层的方法的简图；
图3C是显示根据本发明的一个实施方案，用于制造TFT浮置栅极存储单元结构的形成源极或漏极区的方法的简图；
图3D是显示根据本发明的一个实施方案，用于制造TFT浮置栅极存储单元结构的在源极或漏极区周围形成第二绝缘层的方法的简图；
图3E是显示根据本发明的一个实施方案，用于制造TFT浮置栅极存储单元结构的形成源极或漏极区与第二绝缘层的共面表面的方法的简图；
图3F是显示根据本发明的一个实施方案，用于制造TFT浮置栅极存储单元结构的形成n-p-n TFT的外延硅p-沟道的方法的简图；
图3G是显示根据本发明的一个实施方案，用于制造TFT浮置栅极存储单元结构的形成外延硅浮置栅极的方法的简图；
图3H是显示根据本发明的一个实施方案，用于制造TFT控制栅极存储单元结构的形成控制栅极的方法的简图；
图3I是显示根据本发明的一个实施方案，用于制造TFT控制栅极存储单元结构的形成层间电介质的方法的简图。
具体实施方式
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于通过原子层沉积(ALD)外延的逐层硅生长，以制造薄膜晶体管(TFT)存储单元结构的器件。但是应认识到本发明具有更宽的应用范围。例如，本发明可以应用于制造绝缘体上硅(SOI)层、硅沟道层和各种器件薄的硅电荷捕获层，所述各种器件包括动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、三维存储阵列等。
如以上所讨论，各种常规方法已经涉及具有减小尺寸的存储单元。根据常规方法之一，以堆叠栅极结构来实现存储单元。例如，使用一个或多个沟道热电子来编程堆叠结构，所述沟道热电子穿过源极区和沟道区，然后通过Fowler-Norheim隧穿效应擦除。
不幸的是，堆叠的栅极单元结构是二维阵列类型，通常随着单元尺寸减小而具有更小的单位面积存储量。一个可行解决方案是在包括CMOS辅助电路的Si衬底上三维堆叠几个存储层阵列。根据各种实施方案，本发明提供三维的存储单元结构。例如，本发明的某些实施方案提供在存储单元中制造可堆叠的存取器件的能力。这要求改善可满足包括以下的一种或多种属性的存储单元结构的设计：堆叠能力、小的几何尺寸、低的漏电流、可双向操作、易于集成为低温后端CMOS流、成本效益、效率等。因此，本发明的各种实施方案提供生长薄膜晶体管(TFT)存储单元结构的薄的外延硅层的方法。应理解术语“TFT存储单元”指一类存储单元结构，并是广义的。
图1说明了根据本发明一个实施方案的原子层沉积外延硅生长的方法。这些图仅仅是举例，其不应该不适当地限制权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。方法1000包括以下步骤：
1.步骤101：提供衬底；
2.步骤201：进行表面氢化；
3.步骤301：沉积第一硅原子层；
4.步骤401：通过重复步骤301沉积第二或更多的硅层；和
5.步骤501：停止沉积并退火。
首先，在步骤101中提供衬底10。在一个实施方案中，衬底10包括二氧化硅覆盖层，其具有氧封端的表面15。如图1所示，“O”示意地表示氧原子，“Si”表示表面硅原子，“H”表示氢原子。所示原子之间的短线表示其化学键。在一个例子中，所述衬底可以为具有二氧化硅覆盖层的单晶硅或多晶硅晶片。在另一个例子中，所述衬底可以为覆盖多个有源器件的二氧化硅钝化层。在步骤201中，通过加氢过程处理衬底10的表面。提供氢气或自由基以在表面15上诱导化学反应，使得键合到硅的氧原子被氢原子取代，得到氢封端的表面18，其对于每个表面硅原子具有单个Si-H键，如图1所示。本领域技术人员可知道氢化过程和可能的表面原子结构中的许多变化、替代方案和改变。
参考图1，在步骤301中，在氢化表面18上进行硅沉积。基于原子层沉积技术，提供前体气体硅烷(SiH4)，同时流入Ar气体，并通过闪光灯加热衬底。在一个实施方案中，在具有等离子体环境的腔室内进行整个过程。系统中提供的热(由闪光灯或者等离子体)引起硅烷的热裂解以形成自由基＊SiH2：例如SiH4→H2+＊SiH2。自由基＊SiH2对表面18是高反应性的，通过等离子体中的Ar离子辅助，能断裂表面上氢和硅之间的键并与表面硅原子键合。退火为表面反应提供能量，有助于通过扩散以较高速率发生反应，并减少缺陷。由此，如图1所示，在具有取代的表面氢原子的表面18上加入一个硅原子层。同时，每个新的表面硅原子即外延硅层20的第一原子层仍是氢封端的，但是具有两个Si-H键，形成新的表面19。在一个实施方案中，具有合适的工艺参数设定的步骤301可在衬底上产生外延生长的单个硅单层。本领域技术人员可知道在具有几个控制参数比如前体气体类型、温度、压力、气体流量等的沉积过程中的许多变化、替代方案和改变。可以在步骤301中使用作为替代的前体气体或气体混合物，用以生长外延硅、碳、锗、化合物半导体、或具有特定掺杂杂质的任意层。
现在，步骤401是根据本发明一个实施方案的步骤301之后的继续步骤。继续SiH4的热裂解以产生更多的能够与新的表面19反应的自由基＊SiH2。反应会导致表面19上的一个或两个Si-H键断裂，然后每个自由基＊SiH2取代两个氢原子，以再次与表面硅键合。这些反应连续地导致在外延硅层20的第一层上顺序地加入硅原子的第二、第三、或更多原子层。换言之，如图1所示，外延硅层20变为一个或多个更厚的原子层，同时保持其新形成的表面与如表面19的氢封端的键合结构相同。而且，每个新形成的表面将能够作为通过同样的机理进一步外延生长的基础。
可以进行步骤401直到外延硅层达到所需的厚度。在步骤501中，通过关闭前体气体供应和Ar流并泵出残余气而停止沉积。同时连续地对衬底10上生长的外延硅层实施热退火。在一个例子中，可以使用闪光灯辐照实施所述热退火。在另一个例子中，热退火可以通过其它的快速热处理工具进行。本领域技术人员可知道具有几个控制参数比如温度、压力、时间、缓变率等的退火过程中的许多变化、替代方案和改变。
方法1000具有宽范围的应用性，以生长制造各种半导体集成半导体器件的薄膜。举例来说，可以应用方法1000以制造具有TFT浮置栅极存储单元结构的器件。图2是显示根据本发明的一个实施方案，制造TFT浮置栅极存储单元结构的方法的简图。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。方法2000包括以下步骤：
1.在衬底上形成第一绝缘层的步骤2100；
2.形成N+多晶硅源极或漏极区的步骤2200；
3.形成P-外延硅沟道的步骤2300；
4.形成外延硅浮置栅极的步骤2400；
5.形成p+多晶硅控制栅极的步骤2500；和
6.形成层间电介质的步骤2600。
上述步骤序列为根据本发明的一个实施方案的方法。也可以提供其它的替代方案，其中加入步骤，省去一个或多个步骤，或以不同的序列提供一个或多个步骤，这没有脱离本发明中权利要求所要求保护的范围。例如，应用方法1000以生长几个外延硅层，用于形成具有TFT浮置栅极存储单元结构的半导体器件的沟道或浮置栅极。从本发明说明书的整体特别是在下文中可获悉本发明的进一步细节。
在步骤2100中，在衬底上形成绝缘层。图3A显示根据本发明的一个实施方案，用于制造含有TFT浮置栅极存储单元结构的半导体器件的形成绝缘层的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
如图3A所示，提供起始衬底110。例如，该衬底110包括硅。在另一个例子中，衬底110包括多个半导体器件，该半导体器件含有多个嵌入钝化的层间电介质的CMOS存储器件。在衬底110上，形成第一绝缘层120。在一个实施方案中，所述第一绝缘层120包括二氧化硅。例如，通过热氧化法形成所述二氧化硅。在另一个例子中，二氧化硅层通过使用高密度等离子体化学气相沉积(HDP-CVD)技术沉积。
参考图2，在步骤2200中，形成一个或多个N+多晶硅源极或漏极区。图3B、3C、3D和3E显示了根据本发明的一个实施方案，用于制造具有TFT浮置栅极存储单元结构的半导体器件的形成一个N+多晶硅源极或漏极区的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
如图3B所示，在所述第一绝缘层120上顺序地形成第一导电层130、扩散势垒层135和N+多晶硅层140。在一个实施方案中，第一导电层130由金属硅化物材料制成。金属硅化物能够形成电连接的接触。在另一个实施方案中，导电层130可以与沿特定方向嵌入所述第一绝缘层120的存储阵列位线(未显示)电连接。在一个例子中，导电层130是硅化钛(TiSi2)。在另一个例子中，所述TiSi2层可以通过各种沉积技术形成，包括蒸发、溅射或CVD。例如，TiSi2层是通过使用SiH4和TiCl4等的气体混合物的热CVD并随后在600～800℃下热退火形成。
在又一个实施方案中，为减少金属的相互扩散问题，在形成多晶硅层前，沉积覆盖第一导电层130的扩散势垒层135。例如，扩散势垒层135由氮化钛(TiN)材料制成。在另一个例子中，TiN层是利用低压化学气相沉积(LPCVD)或物理气相沉积(PVD)沉积的。再次参考图3B，在所述扩散势垒层135上形成N+多晶硅层140。在一个例子中，通过在400～600摄氏度温度下利用SiH4/PH3/H2气体混合物流的低压CVD来沉积N+多晶硅层140，其中磷是n-型掺杂剂杂质。其它的可替代方法如等离子体增强CVD和原子层沉积(ALD)技术可用于形成N+多晶硅层140。明显地，本领域技术人员会知道形成包括其掺杂剂的N+多晶硅的许多其它的替代方案。
参考图3C，根据本发明的一个实施方案，仍在步骤2200中，对130、135和140顺序层进行图案化和蚀刻。在一个实施方案中，通过涂覆光刻胶层，随后在图案化的光掩模下暴露于紫外光进行所述图案化。显影光刻胶层并清洗剥离暴露的光刻胶材料，得到由部分暴露的N+多晶硅层140和仍被光刻胶层覆盖的一个或多个限定区域组成的表面。此外，进行等离子蚀刻以除去未掩蔽的层130、135和140直到露出所述第一绝缘层120。刻蚀过程是各向异性的，使得光刻胶层图案覆盖的区域被保留。除去光刻胶层之后，如图3C所示形成一个或多个限定区域150。在一个实施方案中，所述一个或多个限定区域150的每个包括N+多晶硅层140a、扩散势垒层135a和第一导电层130a的限定部分。所述限定的N+多晶硅层140a位于限定的扩散势垒层135a上，所述限定的扩散势垒层135a覆盖限定的第一导电层130a。
另外在步骤2200中，加入第二绝缘层160以完全覆盖形成的一个或多个限定区域150和所述第一绝缘层120的暴露区域，如图3D所示。在一个实施方案中，第二绝缘层160包括二氧化硅。例如，用高密度等离子体(HDP)化学气相沉积沉积所述二氧化硅。在另一个例子中，所述二氧化硅是原硅酸四乙酯(TEOS)沉积的二氧化硅。
参考图3E，仍在步骤2200中，进行化学机械平坦化(CMP)步骤以除去额外量的第二绝缘层160，直到露出限定区域150中的N+多晶硅层140a并形成共平坦化的表面。CMP平坦化的表面至少包括区域140a中N+多晶硅层的部分第一表面141和第二绝缘层160的部分第二表面161。在另一个实施方案中，CMP方法和干蚀刻方法的组合或单独的干蚀刻方法可用于除去额外量的第二绝缘层160。在本发明的又一个实施方案中，在所述限定区域150周围沉积第二绝缘层160(如图3C所示)，直到第二绝缘层160的第二表面161基本上与区域140a中N+多晶硅的第一表面141共面。在所述一个或多个限定区域150的每一个之内的N+多晶硅层140a嵌入具有共面表面的第二绝缘层150，并能形成存储器件的源极或漏极区。例如，所述存储器件是器件100。
再次参考图2，在步骤2300中，形成P-外延硅沟道层。图3F显示根据本发明的一个实施方案，用于制造具有TFT浮置栅极存储单元结构的半导体器件的形成P-外延硅沟道的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
如图3F所示，形成覆盖所述限定区域150中的N+多晶硅层140a的表面141和第二绝缘层160的表面161的P-外延硅层170。P-外延硅是轻掺杂的p-型结晶硅层。本发明说明书中其它处记载的方法1000的变化方案可以用于生长P-外延硅层170。在一个具体的实施方案中，使用SiH4与特定B2H6的混合物的前体气体。基于同样的原子层沉积机理，所述沉积过程包括产生混合有＊BH或＊B2H2的自由基＊SiH2的前体气体热裂解。通过Ar流辅助以及闪光灯退火，自由基＊SiH2和＊BH或＊B2H2与用氢化过程处理的共面的表面141和161反应。连续地进行沉积过程，使得在所述共面的表面141和161上发生混合有特定水平硼的硅逐层生长。层中的硼原子变为掺杂的杂质原子以制造p-型外延硅层。达到一定厚度的轻掺杂的P-外延硅层170时，停止沉积。在另一个具体的实施方案中，在沉积之后，优选在相同的温度范围进行热退火步骤。当然，本领域技术人员会知道制造包括其掺杂剂类型的P-外延硅层的方法的许多其他的变化、替代方案和改变。在一个实施方案中，P-外延硅层170至少部分地和限定区域150中N+多晶硅层140a的表面141接触。在另一个实施方案中，所述P-外延硅层能够形成连接n-型源极区和n-型漏极区的p-沟道，每个源极和漏极区由位于相邻区域140a中的N+外延硅层制成。P-外延硅层是具有大晶粒和低缺陷密度的晶体硅，因此与那些常规的多晶硅或非晶硅基的沟道相比，可以大大地提高载流子迁移率。在另一个实施方案中，这些n-p-n结形成能用作存储单元的存取器件的多晶硅薄膜晶体管。
再次参考图2，在步骤2400中，形成外延硅浮置栅极。图3G显示根据本发明的一个实施方案，用于制造含有TFT浮置栅极存储单元结构的半导体器件的形成外延硅浮置栅极的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
参考图3G，在P-外延硅层170上形成外延硅浮置栅极185。外延硅浮置栅极185是ALD-沉积的外延硅层，其夹在下部二氧化硅层182和上部二氧化硅层188之间。在一个具体的实施方案中，基于说明书中其它处记载的方法1000形成外延硅浮置栅极185。所述ALD外延硅生长能够提供具有控制形态和降低缺陷的超薄晶体硅层。因此形成的用于浮置栅极的薄硅层可具有低至几纳米的厚度并具有可靠的电荷捕获性能。下部二氧化硅层182和上部二氧化硅层188可以是使用SiH4和O2作为前体的CVD-沉积的二氧化硅层。下部二氧化硅层182形成将由外延硅的浮置栅极185与P-外延硅层170分离的隧道势垒。在N+多晶硅源和相邻漏极区140a之间施加偏压的时候，在该P-外延硅沟道层内的高迁移率热电子可以通过编程电场穿过下部二氧化硅层182注入外延硅浮置栅极185。上部二氧化硅层188形成阻挡氧化物或栅极绝缘层，为保存在浮置栅极185内的电荷保持设置高的势垒。在一个实施方案中，可以与薄的外延硅浮置栅极185的厚度一起优化上部氧化物层188和下部氧化物层182的总厚度，以提供降低的等效总氧化物厚度，从而改善存取时间和电荷保持。
在步骤2500中，形成控制栅极。图3H显示根据本发明的一个实施方案，形成P+多晶硅控制栅极用于制造具有TFT浮置栅极存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化/替代方案和改变。
如图3H所示，沉积覆盖上部氧化物层188的P+多晶硅层190。可以通过使用SiH4/B2H6气体混合物、在400摄氏度到600摄氏度的温度下的低压CVD和随后的沉积后退火处理进行P+多晶硅层的沉积。当然，可有其他的工艺条件的变化、改变和可替代方案。
根据本发明的一个实施方案，可以通过图案化P+多晶硅层190形成控制栅极。在一种实施方式中，图案化的控制栅极位于仅仅由作为栅极电介质的上部二氧化硅层188隔离的外延硅浮置栅极185上。在另一个实施方案中，图案化该控制栅极以在步骤2300中形成的n-p-n TFT的外延硅p-沟道上对准，其与至少一个N+外延硅源极区和一个N+外延硅漏极区相连。用于形成每个控制栅极的图案化和蚀刻方法包括已知的方法，比如涂覆光刻胶层、掩模、曝光、显影光刻胶、剥离暴露的光刻胶残留物、蚀刻多晶硅层和除去光刻胶层等。
在一个具体的实施方案中，每个图案化的控制栅极可以与存储阵列字线电连接。存储阵列字线可以构造为正交于其存储阵列的位线的方向。尽管控制栅极的详细图案几何结构没有明确地在图3H中说明，本领域技术人员会知道栅极结构的许多变化、替代方案和改变，其不应该不适当地限制权利要求的范围。在步骤2500结束时，控制栅极的形成完成了TFT浮置栅极存储单元结构的形成。
再次参考图2，在步骤2600中，形成层间电介质。图3I显示了形成层间电介质200的简化方法，所述层间电介质200覆盖具有在步骤2500结束时形成的TFT浮置栅极存储单元结构的器件。该图表仅仅是示例性的，其不应该不适当地限制权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。例如，在形成层间电介质200之前，可以在步骤2500结束时形成多个具有TFT浮置栅极存储单元结构的器件。另外，金属互连(未显示)可以嵌入用于存储阵列的位线或者字线的层间电介质200之内。在另一个具体的实施方案中，通过步骤2100到2600形成的TFT浮置栅极存储单元结构是可三维叠加的。例如，可以通过CMP或回蚀刻方法进一步平坦化该层间电介质。电介质的平坦化表面可以用作衬底。然后可以重复方法2000的步骤序列(2100到2500)以形成另一个具有TFT浮置栅极存储单元结构的存储阵列层。
如图3H所示，在一个具体的实施方案中，本发明提供具有TFT浮置栅极存储单元结构的器件。该器件包括衬底、在衬底上的介电层和嵌入该介电层的一个或多个源极或漏极区。所述一个或多个源极或漏极区的每一个包括N+多晶硅层、扩散势垒层和导电层。具有与介电层共面的表面的N+多晶硅层位于扩散势垒层上。扩散势垒层覆盖该导电层。另外，该器件包括覆盖在N+外延硅层和介电层的共面表面上的轻掺杂的P-外延硅层。此外，该器件包括在P-外延硅层上的浮置栅极。所述浮置栅极是夹在下部二氧化硅层和上部二氧化硅层之间的未掺杂的外延硅层。该器件还包括覆盖该上部二氧化硅层的至少一个控制栅极。在一个具体的实施方案中，该控制栅极用高度掺杂的P+多晶硅层制成。
如上所述的制造具有TFT浮置栅极存储单元结构的半导体器件的方法2000仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。对于本领域技术人员，可以具有许多的替代方案、改变和变化。例如，一些步骤可以扩大和/或组合。其他步骤可以加入如上所述的那些中。根据一个具体的实施方案，在制造TFT浮置栅极存储单元的方法2000内应用的所述方法1000提供作为存储存取器件的具有高载流子迁移率的薄膜晶体管的外延硅p-沟道，和用于可靠存储的具有良好控制厚度和低缺陷密度的外延硅浮置栅极。在另一个实施方案中，如图3H所示，所述方法2000提供具有同样的TFT存储单元结构的二维存储阵列。根据另一个具体的实施方案，可以重复方法2000以堆叠多层的存储单元结构，使得可以制造存储单元结构的三维阵列。N+多晶硅源极或漏极区、ALD-外延硅p-沟道TFT和ALD-外延硅浮置栅极、和随后的多晶硅控制栅极的层状结构的简单性，提供极好的按比例缩放能力和容易的3D可叠加性。例如，具有TFT浮置栅极存储单元结构的器件可以三维地嵌入更大的芯片，在垂直方向上每单位面积的存储密度增加。
本发明具有各种优点。本发明的一些实施方案提供使用原子层沉积外延技术逐层生长硅的方法。所述方法有利地应用于制造能3D集成的具有TFT浮置栅极存储单元结构的器件。本发明的某些实施方案提供由于高可靠性和高场效应迁移率而在存储单元中作为存储器存取器件的外延硅p-沟道TFT。一些实施方案具有作为电荷存储元件的外延硅浮置栅极的高可靠性、良好控制的厚度、和低缺陷密度的优点。其他的实施方案提供制造减小的和可按比例缩放的单元尺寸，其具有满足3D存储阵列要求的用于构造和掺杂剂活化的低热预算。本发明的一些实施方案可降低晶体管漏电流并改善存储单元的电荷保持时间。本发明的某些实施方案通过使用与确定的CMOS技术完全兼容的那些工艺过程，来提供制造3D存储单元的简单方法。
还应理解，本发明中所述的实施例和实施方式仅仅是用于说明性的目的，本领域技术人员在本发明启示下可认识到各种改变或变化，其也在本发明的精神和范围之内和所附的权利要求的范围之内。

Claims (26)

1.一种生长外延硅层的方法，所述方法包括：
提供包括氧封端的硅表面的衬底；
在所述氧封端的硅表面上形成第一氢封端的硅表面，所述第一氢封端的硅表面与每个表面硅原子的单个Si-H键相连；
通过断裂所述Si-H键和通过由Ar流辅助SiH4热裂解自由基的原子层沉积(ALD)外延和连续闪光灯退火加入硅的原子层，从而在所述第一氢封端的硅表面上形成第二氢封端的硅表面；
其中：
所述第二氢封端的硅表面与每个表面硅原子的两个Si-H键相连；
所述第二氢封端的硅表面能够通过由Ar流辅助SiH4热裂解自由基的ALD外延和连续闪光灯退火来加入一个或多个硅层。
2.如权利要求1所述的方法，其中所述包括氧封端的硅表面的衬底包括二氧化硅表面。
3.如权利要求1所述的方法，其中所述包括氧封端的硅表面的衬底包括有源器件上的绝缘层。
4.如权利要求1所述的方法，其中所述形成第一氢封端的硅表面的方法包括通过使用氢等离子体和/或通过利用所供应的H自由基退火来进行氢化过程。
5.如权利要求1所述的方法，其中SiH4热裂解产生能键合表面硅原子的SiH2自由基，所述表面硅原子具有由Ar流引起的断裂的Si-H键。
6.如权利要求1所述的方法，其中所述形成第二氢封端的硅表面的方法还包括通过热裂解某些混合有SiH4的杂质气体的掺杂步骤。
7.如权利要求1所述的方法，还包括在沉积之后退火所述外延硅层。
8.一种制造薄膜晶体管存储单元的方法，所述方法包括：
提供衬底；
在所述衬底上形成第一绝缘层；
在所述第一绝缘层上形成一个或多个源极或漏极区，所述一个或多个源极或漏极区的每一个与第一表面相连并包括N+多晶硅层、势垒层和导电层，所述N+多晶硅层在所述势垒层上，所述势垒层覆盖所述导电层，所述第一表面由N+多晶硅构成；
在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层与第二表面相连，所述第二表面基本上与第一表面共面；
形成覆盖所述第一表面和所述第二表面的第一外延硅层；
形成夹在所述第一外延硅层上的下部二氧化硅隧道层和上部二氧化硅阻挡层之间的第二外延硅层，所述第二外延硅层能够形成浮置栅极；
在所述上部二氧化硅阻挡层上形成P+多晶硅层；和
通过图案化所述P+多晶硅层形成至少一个控制栅极。
9.如权利要求8所述的方法，其中所述在第一绝缘层上形成一个或多个源极或漏极区的方法还包括：
在所述第一绝缘层上形成第一导电层；
在所述导电层上形成势垒层；
在所述势垒层上形成N+多晶硅层；和
图案化所述N+多晶硅层、所述势垒层和所述导电层以形成包括所述第一表面的一个或多个限定区域。
10.如权利要求9所述的方法，其中所述第一绝缘层包括二氧化硅。
11.如权利要求9所述的方法，其中所述导电层是包括TiSi2的金属硅化物。
12.如权利要求9所述的方法，其中所述势垒层是包括TiN的金属氮化物。
13.如权利要求8所述的方法，其中所述在第一绝缘层上形成第二绝缘层的方法还包括：
沉积第二绝缘层以覆盖所述第一绝缘层上的一个或多个源极或漏极区；和
进行CMP和/或回蚀刻过程以形成第二表面，所述第二表面基本上与所述第一表面共面。
14.如权利要求13所述的方法，其中所述第二绝缘层包括通过高密度等离子体辅助化学气相沉积所沉积的二氧化硅。
15.如权利要求13所述的方法，其中所述第二绝缘层包括TEOS沉积的二氧化硅。
16.如权利要求8所述的方法，其中所述形成覆盖所述第一表面和第二表面的第一外延硅层的方法还包括：
将所述共面的第一和第二表面转化为具有Si-H键封端的氢化表面；
通过由Ar流辅助SiH4/B2H6热裂解的ALD外延和连续闪光灯退火，在所述氢化表面上生长具有H封端的第一硅原子层；
通过由Ar流辅助SiH4/B2H6热裂解的ALD外延和连续闪光灯退火，顺序地生长具有H封端的第二或更多的硅原子层；和
进行沉积后退火。
17.如权利要求16所述的方法，其中所述第一外延硅层是具有低剂量p-型硼杂质的晶体硅。
18.如权利要求8所述的方法，其中所述第一外延硅层能够形成具有N+多晶硅源极/漏极的薄膜晶体管的沟道。
19.如权利要求8所述的方法，其中可以通过使用低压CVD技术利用SiH4和O2或O3前体，形成在势垒层和隧道层中的所述二氧化硅层。
20.如权利要求8所述的方法，其中所述形成夹在上部二氧化硅阻挡层和下部二氧化硅隧道层之间的第二外延硅层的方法包括：
在所述下部二氧化硅隧道层上形成氢化表面；
通过由Ar流辅助SiH4热裂解的ALD外延和连续闪光灯退火，在所述氢化表面上生长具有H封端的第一硅原子层；
通过由Ar流辅助SiH4热裂解的ALD外延和连续闪光灯退火，顺序地生长具有H封端的第二或更多的硅原子层；和
进行沉积后退火。
21.如权利要求8所述的方法，其中所述p+多晶硅控制栅极位于通过图案化所述第二外延硅层制造的浮置栅极上。
22.如权利要求8所述的方法，还包括重复所述方法步骤以三维集成所述存储单元结构。
23.一种具有薄膜晶体管存储单元的器件，所述器件包括：
衬底；
在所述衬底上的介电层，所述介电层与第一表面相连；
嵌入所述介电层的一个或多个源极或漏极区，所述一个或多个源极或漏极区的每一个包括N+多晶硅层、扩散势垒层、和第一导电层，所述N+多晶硅层位于所述扩散势垒层上，所述扩散势垒层覆盖所述导电层，所述N+多晶硅层具有基本上与所述第一表面共面的第二表面；
覆盖所述第一表面和第二表面的P-外延硅层；
所述P-外延硅层上的未掺杂的外延硅层，所述未掺杂的外延硅层夹在上部二氧化硅阻挡层和下部二氧化硅隧道层之间；
覆盖所述上部二氧化硅阻挡层的P+多晶硅层；和
通过图案化所述P+多晶硅层制造的至少一个控制栅极。
24.如权利要求23所述的器件，其中利用由SiH4热裂解自由基和Ar流的ALD外延生长以及连续闪光灯退火，形成所述未掺杂的外延硅层。
25.如权利要求23所述的器件，其中所述P-外延硅层是轻度P-型掺杂的，并能形成具有N+多晶硅源极或漏极区的TFT的p-沟道。
26.如权利要求23所述的器件，其中所述未掺杂的外延硅层能够形成浮置栅极。
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