CN100576472C - 具有非晶硅monos存储单元结构的半导体器件及其制造方法 - Google Patents
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Abstract
一种具有非晶硅(a-Si)金属-氧化物-氮化物-氧化物半导体(MONOS)存储单元结构的半导体器件。该器件包括：基片；覆盖基片的电介质层；以及嵌入电介质层中的一个或多个源区或漏区，其中n型a-Si和电介质层有共面表面。另外，该器件包括p-i-n a-Si二极管结。该器件还包括覆盖a-Si p-i-n二极管结的氧化物-氮化物-氧化物(ONO)电荷捕获层和覆盖ONO层的金属控制柵。提供了一种制造a-Si MONOS存储单元结构的方法并且可以重复该方法以便三维地扩展所述结构。
Description
技术领域
本发明涉及用于半导体器件制造的集成电路及其处理。更具体地，本发明提供一种具有存储单元的半导体器件和一种制造该器件的方法。仅作为实例，本发明已应用于三维(3D)非晶硅(a-Si)金属-氧化物-氮化物-氧化物半导体(MONOS)存储单元结构和一种用于制造该存储单元结构的方法。但是应该认识到本发明拥有更宽广的可应用范围。例如，本发明可以应用于诸如动态随机存取存储器器件、静态随机存取存储器器件、闪速存储器器件等等的各种器件中。
背景技术
集成电路或“IC”已从制造在单片硅上的少数相互连接的器件发展到数百万的器件。当前的IC提供了远超过最初所想象的性能和复杂性。为了实现在复杂性和电路密度(即能够封装在给定芯片面积上的器件数目)上的改进，最小器件特征尺寸，也称为器件“几何形状(geometry)”，已随着每一代IC而变得越来越小。现在半导体器件正以小于四分之一微米宽的特征来制造。
增加电路密度不仅改善了IC的复杂性和性能，而且还向消费者提供了较低成本的零件。IC制造设备可花费数亿或甚至数十亿美元。每一制造设备将有某种晶片生产量，并且每一晶片在其上将有特定数量的IC。因此，通过使IC的单个器件更小，可在每一晶片上制造更多的器件，从而增加制造设备的产量。使器件更小是很有挑战性的，因为用于IC制造的每个工艺是有限度的。那就是说，一个给定工艺典型地只作用到某一特征尺寸，然后需要改变工艺或器件布局。
在过去，减少存储器件一直是一项有挑战性的任务。举例来说，对于非易失性存储器件，由于无力在不减少每单位面积上的存储容量的情况下减小存储单元的尺寸，这阻碍了高密度存储器的发展。在过去，已经针对减小尺度的存储单元开发了各种传统技术。遗憾的是，这些传统技术通常是不充分的。
因此，可以看出需要一种用于存储单元结构的改善的器件设计和技术。
发明内容
本发明涉及用于半导体器件制造的集成电路及其处理。更具体地，本发明提供一种具有存储单元的半导体器件以及该器件的制造方法。仅作为实例，本发明已应用于三维(3D)非晶硅(a-Si)金属-氧化物-氮化物-氧化物半导体(MONOS)存储单元结构和一种用于制造该存储单元结构的方法。但是应该认识到本发明拥有更宽广的可应用范围。例如，本发明可以应用于诸如动态随机存取存储器器件、静态随机存取存储器器件、闪速存储器器件等等的各种器件中。
在一个特定实施例中，本发明提供一种具有a-Si MONOS存储单元结构的器件。该器件包括基片、基片上的绝缘层以及嵌入在电介质层中的一个或多个源区或漏区。一个或多个源区或漏区的每一个包括n型a-Si层、扩散势垒层和传导层。与电介质层有共面表面的n型a-Si层位于扩散势垒层上。扩散势垒层覆盖传导层。另外，该器件包括覆盖n型a-Si层和电介质层的共面表面的本征型(i型)a-Si层。此外，该器件包括覆盖i型a-Si层的p型a-Si层。该器件还包括覆盖p型a-Si层的氧化物-氮化物-氧化物(ONO)层和覆盖ONO层的至少一个控制柵。
在一个替选的特定实施例中，本发明提供一种制造a-Si MONOS存储单元结构的方法。该方法包括提供基片、在基片上形成第一绝缘层以及在第一绝缘层上形成一个或多个源区或漏区。一个或多个源区或漏区的每一个与第一表面相关并且包括n型a-Si层、势垒层和传导层。n型a-Si层位于势垒层上。势垒层覆盖传导层。另外，该方法包括在第一绝缘层上形成第二绝缘层。第二绝缘层与基本上与第一表面共面的第二表面相关。该方法还包括：形成覆盖第一表面和第二表面的i型a-Si层以及形成覆盖i型a-Si层的p型a-Si层。此外，该方法包括：形成覆盖p型a-Si层的氧化物-氮化物-氧化物(ONO)层。该方法还包括形成覆盖ONO层的金属层和通过图案化金属层来形成至少一个控制柵。
在另一个特定实施例中，覆盖i型a-Si层的p型a-Si能够在n型a-Si表面上形成p-i-n二极管结。这个p-i-n二极管结可以作为每个存储比特的存取器件，具有改善的信噪比和减小的缩放限制。在另一个特定实施例中，n型a-Si源区、p型a-Si沟道层以及下一n型a-Si漏区的组合能够形成薄膜晶体管(TFT)。TFT可以作为存储单元的替选存取器件。另外，单元结构化设计的简单性提供了以3D的形式堆叠的能力。例如，整个存储单元结构可以以交叉点存储器体系结构的形式来实施，其中ONO层内的每个存储器存储元件可以夹在正交字线和位线阵列之间。
除了能够3D堆叠以外，通过本发明还可以获得很多胜过传统技术的益处。根据某些实施例，本发明结合了ONO电荷捕获存储器存储设计的高可靠性、使用p-i-n二极管作为存取器件的小几何单元尺寸以及在存储单元容忍的温度内掺杂剂活化与制造的低热量预算的优点。另外，本发明提供一种不必对传统设备和工艺进行实质修改而与传统CMOS生产工艺技术兼容的易于使用的过程。在一些实施例中，该方法提供通过满足3D存储单元结构的可堆叠性和热预算约束的a-Si薄膜的低温沉积来形成p-i-n二极管结的工艺。根据该实施例，可以获得这些益处中的一个或多个。这些益处以及其它益处将在本说明书中尤其是在以下进行更详细描述。
参考详细的说明书和随后的附图可以更完整地理解本发明的各个附加的目的、特征和优点。
附图说明
图1是根据本发明一个实施例的a-Si MONOS存储单元的简化侧视图；
图2是示出根据本发明一个实施例的制造a-Si MONOS存储单元结构的简化示图；
图3A是示出根据本发明一个实施例的用于制造a-Si MONOS存储单元结构而在基片上形成第一绝缘层的方法的简化示图；
图3B是示出根据本发明一个实施例的用于制造a-Si MONOS存储单元结构而按顺序形成传导层、扩散势垒层和n型a-Si层的方法的简化示图；
图3C是示出根据本发明一个实施例的用于制造a-Si MONOS存储单元结构而形成源区或漏区的方法的简化示图；
图3D是示出根据本发明一个实施例的用于制造a-Si MONOS存储单元结构而在源区或漏区周围形成第二绝缘层的方法的简化示图；
图3E是示出根据本发明一个实施例的用于制造a-Si MONOS存储单元结构而形成源区或漏区与第二绝缘层的共面表面的方法的简化示图；
图3F是示出根据本发明一个实施例的用于制造a-Si MONOS存储单元结构而形成p-i-n二极管结的方法的简化示图；
图3G是示出根据本发明一个实施例的用于制造a-Si MONOS存储单元结构而形成ONO层的方法的简化示图；
图3H是示出根据本发明一个实施例的用于制造a-Si MONOS存储单元结构而在ONO层上形成金属控制柵的方法的简化示图；
图3I是示出根据本发明一个实施例的用于制造三维a-Si MONOS存储单元结构而形成层间电介质的方法的简化示图。
具体实施方式
本发明涉及用于半导体器件制造的集成电路及其处理。更具体地，本发明提供一种具有存储单元的半导体器件和一种制造该器件的方法。仅作为实例，本发明已应用于三维(3D)非晶硅(a-Si)金属-氧化物-氮化物-氧化物半导体(MONOS)存储单元结构和一种用于制造该存储单元结构的方法。但是应该认识到本发明拥有更宽广的可应用范围。例如，本发明可以应用于诸如动态随机存取存储器器件、静态随机存取存储器器件、闪速存储器器件等等的各种器件中。
如上所述，各种传统技术已经涉及减小尺寸的存储单元。根据传统技术之一，以堆叠的柵结构来实现存储单元。例如，堆叠结构利用通过源区和沟道区的一个或多个沟道热电子而被编程并且然后通过Fowler-Norheim隧道效应来擦除。
遗憾的是，堆叠的柵单元结构是二维阵列类型，通常随着单元尺寸缩小，每单位面积存储容量就变小。一个可行的解决方案是在包含CMOS支持电路的a-Si基片之上堆叠三维的若干层存储器阵列。根据各个实施例，本发明提供三维存储单元结构。例如，本发明的某些实施例提供在存储单元中制造可堆叠存取器件的能力。这要求改善存储单元结构设计，使其能够满足下列属性中的一个或多个，这些属性包括：堆叠能力、小几何形状、低泄漏电流、双向可操作、易于集成到低温后端CMOS流中、成本效率、效率等等。因此，本发明的各个实施例提供了一种非晶硅金属-氧化物-氮化物-氧化物半导体(a-Si MONOS)存储单元结构。应该理解，术语“a-Si MONOS”是指一类存储单元结构并且是广义定义的。例如，“a-SiMONOS”可以根据图1来说明。
图1是具有能够被三维堆叠的a-Si MONOS存储单元结构的半导体器件100的简化示图。该示图仅是实例，其不应过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替选和修改。器件100包括以下组件：
1.基片10；
2.电介质层20；
3.传导层30；
4.扩散势垒层35；
5.一个或多个n型a-Si源区或漏区40；
6.i型a-Si中间层50；
7.p型a-Si层60；
8.氧化物-氮化物-氧化物(ONO)层70；以及
9.金属栅区80。
虽然上面已经示出了对于器件100使用选定组的组件，但是也可以有许多替选、修改和变化。例如，某些组件可以被扩展和/或组合。其它组件可以插入到上面指出的那些组件中。根据该实施例，组件的布置可以与替换的其他组件互换。在本说明书各处特别是在下面可找到这些组件进一步的细节。
在一个实施例中，基片10由半导体材料制造。例如，半导体材料是硅。在另一实例中，基片10包括多个半导体器件，如利用电介质钝化的a-Si MONOS存储器阵列。
电介质层20位于基片10上。在一个实施例中，电介质层20的至少一部分由在硅基片上通过热氧化处理形成的二氧化硅组成。在另一个实施例中，电介质层20是由高密度等离子体(HDP)辅助的化学气相沉积所沉积的氧化硅或者TEOS沉积的氧化硅。
在电介质层20中嵌入一个或多个约束区。这些约束区每个都包含传导层、扩散势垒层以及半导体源区或漏区。在如图1所示的典型约束区中，传导层30位于底部并且扩散势垒层35覆盖传导层30，接着是n型a-Si层40。n型a-Si层40有与电介质层20的表面共面的表面。n型a-Si层40能够形成器件100的源区或漏区。n型源区或漏区40通过扩散势垒层35传导地连接到传导层30。传导层30能够与存储器位线(图1中未示出)电耦合以便执行对存储单元的编程或擦除功能。在一个实施例中，传导层30是包含金属的材料或者金属合金材料。例如，材料是硅化钛。在另一个实施例中，扩散势垒层35是氮化钛。
参见图1，n型a-Si源区或漏区40包含无氢非晶硅，所述无氢非晶硅位于嵌入在电介质区域20中的约束区内的顶部。在一个实施例中，非晶硅与n型掺杂剂(例如As、P等)掺杂以便以电子作为其主要载流子而具有传导性。如图1中所看到的，在另一个实施例中，n型a-Si源区或漏区40具有与电介质层20共面的表面。
再次参考图1，i型a-Si层50位于n型a-Si源区或漏区40和电介质层20的共面表面上。i型a-Si层50是没有杂质掺杂的本征半导体。在一个实施例中，i型a-Si层50至少部分地与n型a-Si源区或漏区40直接接触。另外，p-型a-Si层60位于i型a-Si层50上。在一个实例中，p型a-Si层以p型掺杂剂(例如B、Ga等)掺杂，以空穴作为其主要载流子。参见图1，在另一个实施例中，p型a-Si层60和覆盖约束n型a-Si源区或漏区40的i型a-Si层50在器件100中形成a-Si p-i-n二极管结。在另一个实施例中，位于两个相邻n型a-Si源区或漏区40上的p型a-Si层60能够形成p沟道薄膜晶体管(TFT)。a-Si p-i-n二极管结或p沟道TFT都可以用作器件100的存储器存取器件。
参见图1，ONO层70位于p型a-Si层60上。ONO层70包括覆盖p型a-Si层60的下氧化物层72，接着是覆盖下氧化物层72的氮化物层75，以及覆盖氮化物层75的上氧化物层78。例如，下氧化物层72和上氧化物层78由原子层沉积的二氧化硅制成。氮化物层75由原子层沉积的氮化硅制成。在一个实施例中，下氧化物层72是器件100的隧道氧化物，用于使热载流子注入到电荷捕获氮化物层75中以便进行存储器存储。在另一个实施例中，上氧化物层78是用于阻挡电荷从电荷捕获氮化物层75泄漏的阻挡电介质或柵绝缘层。ONO层70可以被修改以便优化某些器件设计要求。例如，可以调整氮化硅层中的组成以及隧道氧化物和阻挡电介质的厚度以便为存储器件提供增强的性能。在另一实例中，可以精细调整和控制在氮化硅层中捕获的电荷量以使每一单元储存4个或者更多比特。
再来参考图1，器件100还包括至少一个金属栅区80作为控制柵。通过将一金属层图案化来形成金属栅区80，该金属层形成为覆盖ONO层70。图案化的金属栅区80至少位于形成p-i-n a-Si二极管结的一个约束n型a-Si源区或漏区40之上。金属栅区80的图案几何形状未在图1中特别示出，其只是一个实例并且本领域普通技术人员将认识到金属栅区80的许多变化、替选和修改以及它们的相互联系。例如，金属栅区80可以电耦合到存储器阵列字线(未示出)，存储器阵列字线可以与耦合到传导层30的存储器位线正交。在一个实施例中，作为存储单元的控制柵的金属栅区80可以用具有高功函数的材料制成以便抑制寄生的柵擦除电流。在一个实例中，金属栅区80包括钛材料。在另一实例中，金属栅区80包括铝材料。
根据本发明的一个实施例，具有a-Si MONOS存储单元结构的器件100可以在侧向上复制以形成一个存储器阵列。存储器阵列还可以用具有到柵、源区或漏区的多个金属互连和/或接触的层间电介质来钝化。在另一个实施例中，钝化层可以进一步被平坦化以便再次形成用于堆叠多个器件100的基片。在另一个实施例中，本发明提供一种能够以多层堆叠以形成三维存储器陈列的a-Si MONOS存储单元结构。
图2是示出根据本发明实施例的用于制造a-Si MONOS存储单元结构的方法的简化示图。该示图仅是实例，其不应该过度限制此处的权利要求的范围。方法2000包括以下过程：
1.用于在基片上形成第一绝缘层的过程2100；
2.用于形成n型a-Si源区或漏区的过程2200；
3.用于形成覆盖i型a-Si层的p型a-Si层的过程2300；
4.用于形成ONO层的过程2400；
5.用于形成金属控制柵的过程2500；以及
6.用于形成层间电介质的过程2600。
上述一系列过程提供了根据本发明一个实施例的一种方法。也可以提供其它替选方案，在其中增加了一些过程、删除了一个或多个过程或者按照不同的顺序提供一个或多个过程等等，而不背离此处的权利要求范围。例如，具有通过方法2000制成的a-Si MONOS存储单元结构的半导体器件是器件100。本发明的更多细节可以在本说明书各处并且特别是在以下找到。
在过程2100，在基片上形成绝缘层。图3A示出了一种根据本发明实施例的用于制造具有a-Si MONOS存储单元结构的半导体器件而形成绝缘层的简化方法。该示图仅是实例，其不应该过度限制权利要求的范围。本领域普通技术人员将认识到许多变化、替选和修改。
如图3A中所示，提供了起动基片110。例如，基片110包括硅。在另一个实例中，基片110包括多个半导体器件，所述半导体器件包括利用钝化嵌入在层间电介质中的多个CMOS存储器件。在基片110上，形成第一绝缘层120。在一个实施例中，第一绝缘层120包括二氧化硅。例如，通过热氧化过程形成二氧化硅。在另一个实例中，通过使用高密度等离子体化学气相沉积(HDP-CVD)技术来沉积二氧化硅层。
参考图2，在过程2200，形成一个或多个n型a-Si源区或漏区。图3B、3C、3D和3E示出了一种根据本发明实施例的用于制造具有a-SiMONOS存储单元结构的半导体器件而形成一个n型a-Si源区或漏区的简化方法。这些示图仅是实例，其不应该过度限制权利要求的范围。本领域普通技术人员应该认识到许多变化、替选和修改。例如，可以执行过程2200来制造器件100。
如图3B中所示，在第一绝缘层120上顺序地形成传导层130、扩散势垒层135和n型a-Si层140。在一个实施例中，传导层130由金属硅化物材料制成。金属硅化物能够形成用于电耦合的接触垫。例如，传导层130可以与沿着特定方向嵌入在第一绝缘层120中的存储器阵列位线(未示出)电耦合。在另一个实例中，传导层130是硅化钛(TiSi2)。在另一个实施例中，TiSi2层可以通过包括蒸发、溅射或CVD在内的各种沉积技术来形成。例如，TiSi2层通过使用SiH4和TiCl4等的气体混合物的热CVD和随后的600-800℃热退火来形成。
在又一个实施例中，为了减少金属相互扩散问题，在半导体层形成之前沉积覆盖传导层130的扩散势垒层135。例如，扩散势垒层135由氮化钛(TiN)材料制成。在另一个实例中，利用低压化学气相沉积(LPCVD)或物理气相沉积(PVD)来沉积TiN层。再次参考图3B，在扩散势垒层135上形成n型a-Si层140。在另一个实施例中，通过利用SiH4/PH3/H2气体混合物的流动的低温(＜400℃)等离子体增强的CVD来沉积n型a-Si层140，其中磷是n型掺杂剂杂质。可以使用诸如LPCVD和原子层沉积(ALD)技术的其它替选方法来形成n型a-Si层140。显然，本领域普通技术人员将认识到包括其掺杂剂的n型a-Si形成的许多其它替选。
在过程2200，参考图3C，根据本发明的一个实施例，对于连续的层130、135和140执行图案化和蚀刻。在一个实施例中，利用光致抗蚀剂层的应用以及接着在图案化光掩模下的UV曝光来执行图案化。对光致抗蚀剂层进行显影以及对曝光的抗蚀剂材料进行剥离清洗产生由部分露出的n型a-Si层140和仍然由抗蚀剂层覆盖的一个或多个约束区组成的表面。此外，执行等离子体蚀刻来去除未遮蔽的层130、135和140直到露出第一绝缘层120。刻蚀过程是各向异性的因此保留了抗蚀剂层图案所覆盖的区域。在去除抗蚀剂层之后，如图3C中所示形成一个或多个约束区150。在一个实施例中，一个或多个约束区150的每一个都包括约束部分n型a-Si层140a、扩散势垒层135a和传导层130a。约束n型a-Si层140a位于覆盖约束传导层130a的约束扩散势垒层135a上。
另外在过程2200，增加了第二绝缘层160以便完全覆盖所形成的一个或多个约束区150以及第一绝缘层120的暴露区域，如图3D所示。在一个实施例中，第二绝缘层160包括氧化硅。例如，氧化硅利用高密度等离子体(HDP)化学气相沉积来沉积。在另一实例中，氧化硅是原硅酸四乙酯TEOS沉积的氧化硅。
参见图3E，仍然在过程2200，执行化学机械平坦化(CMP)过程以便去除第二绝缘层160的额外量直到露出约束区150中的n型a-Si层140a并且形成共面表面形成为止。CMP平坦化的表面至少部分包括区域140a中n型a-Si层的第一表面141并且部分包括第二绝缘层160的第二表面161。在另一个实施例中，CMP过程和干刻蚀过程的组合或者干刻蚀过程单独可用于去除第二绝缘层160的额外量。在另一个实施例中，第二绝缘层160沉积在约束区150(如图3C所示)周围直到第二绝缘层160的第二表面161与区域140a中的n型a-Si的第一表面141基本上共面。一个或多个约束区150的每一个内的n型a-Si层140a嵌入在有共面表面的第二绝缘层160中并且能够形成存储器件的源区或漏区。例如，存储器件是器件100。
回来参考图2，在过程2300，形成i型a-Si和p型a-Si的顺序层。图3F示出了根据本发明一个实施例的用于制造具有a-Si MONOS存储单元的半导体器件而形成覆盖i型a-Si层的p型a-Si层的简化方法。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员应该认识到许多变化、替选和修改。
如图3F所示，本征或者无掺杂的(即i型)a-Si层170形成，覆盖约束区150中的n型a-Si层140a的表面141和第二绝缘层160的表面161。在一个实施例中，i型a-Si层170至少部分地接触约束区150中的n型a-Si层140a的表面141。在另一个实施例中，i型a-Si层170通过利用SiH4/H2气体混合物的流动的低温(＜400℃)等离子体增强CVD来沉积。在另一实例中，i型a-Si层170通过利用在450℃之下的LPCVD使用Si2H6来沉积非晶硅而形成。也可以使用其它替选方法，例如用ALD方法使用SiH4或者Si2H6。
另外在过程2300，p型a-Si层180被沉积，覆盖i型a-Si层170。例如，p型a-Si层180通过利用SiH4/H2气体混合物的流动的低温(＜400℃)等离子体增强CVD工艺来沉积。可以使用诸如LPCVD和ALD技术的其它替选方法来形成p型a-Si层180。当然，本领域普通技术人员将认识到包括其掺杂剂的p型a-Si形成的许多其它替选。在一个特定实施例中，在约束n型a-Si层140a之上，存在i型a-Si和p型a-Si的顺序层，其能够形成a-Si p-i-n二极管结。a-Si p-i-n二极管结可以用作存储单元的存取器件。在另一个特定实施例中，约束区150中的约束n型a-Si层140a形成源区并且相邻区域150中的约束n型a-Si层140a形成漏区。在两个区域150上，i型a-Si层170上的p型a-Si层180形成将n型源区连接到n型漏区的薄膜晶体管沟道。根据本发明的一个实施例，包括a-Si p沟道薄膜晶体管在内的这样一个结构也可以作为存储单元的存取器件。
再次参考图2，在过程2400，形成ONO层。图3G是示出根据本发明一个实施例的用于制造具有a-Si MONOS存储单元结构的半导体器件而形成ONO层的简化方法。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替选和修改。
参见图3G，ONO层190形成，覆盖p型a-Si层180层。ONO层是被下氧化物层192和上氧化物层198夹在中间的氮化物层195。氮化物层195可以用作用于存储器存储的电荷捕获绝缘层。例如，氮化物层195是通过ALD技术沉积的氮化硅。在另一实例中，氮化物是富硅氮化物。下氧化物层192是把氮化物层195与p型a-Si层180分隔开来的隧道氧化物，其中来自n型a-Si层漏区140a的热电子通过编程电场而注入到氮化物层195中。上氧化物层198是阻挡氧化物或者柵绝缘层，设置高的势垒层以便使电荷保留在氮化物层195中。在一个实例中，下氧化物层192和上氧化物层198都由二氧化硅制成。在另一实例中，通过ALD技术生长二氧化硅。在一个实施例中，上氧化物层198比下氧化物层192厚。
在过程2500，形成金属控制柵。图3H示出根据本发明一个实施例的用于制造具有a-Si MONOS存储单元结构的半导体器件而形成金属控制柵的简化方法。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替选和修改。例如，执行本发明方法的过程2500来制造器件100的金属控制柵。
如图3H所示，沉积金属层200，其覆盖ONO层190。在一个实施例中，金属层200覆盖上氧化物层198。金属层200包括具有高功函数的材料。在一个实例中，金属层200由铝材料制成。在另一实例中，金属层200包括钛材料。可以通过包括蒸发、溅射和电化学沉积(ECD)的各种技术来进行金属沉积。
根据本发明的一个实施例，可以通过图案化位于在过程2300形成的a-Si p-i-n二极管结之上的ONO层190上的金属层200来形成控制柵。在另一个实施例中，图案化的控制柵设置于在过程2300可替选地形成的p沟道TFT之上。在另一实施例中，双金属柵可以形成在每个存储单元内。用于形成每个控制柵的图案化和蚀刻过程包括：施加光致抗蚀剂层、遮蔽、曝光、显影抗蚀剂、剥离曝光的抗蚀剂残余、金属蚀刻以及抗蚀剂层去除等等。
在另一个实施例中，每一个图案化的控制柵可以与存储器阵列字线电耦合。存储器阵列字线可以配置为与其存储器阵列的位线方向正交。虽然控制柵的详细图案化几何形状未在图3H中明确说明，但是本领域普通技术人员将认识到柵结构的许多变化、替选和修改，其不应该过度地限制权利要求的范围。在过程2500的结尾，控制柵的形成完成了a-Si MONOS存储单元结构的形成。例如，器件100的阵列通过包括从过程2100到过程2500的顺序过程在内的方法2000而制成。
回来参考图2，在过程2600，形成层间电介质。图3I示出了形成层间电介质210的简化方法，层间电介质210覆盖在过程2500结尾形成的具有a-Si MONOS存储单元结构的器件。该示图仅是实例，其不应该过度地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替选和修改。例如，在层间电介质210的形成之前可以在过程2500结尾形成具有a-Si MONOS存储单元结构的多个器件。另外，金属互连(未示出)可以嵌入在层间电介质210中用于存储器阵列的位线或字线。在另一个特定实施例中，通过过程2100到2600形成的a-Si MONOS存储单元结构是三维可堆叠的。例如，层间电介质可以通过CMP或回蚀刻工艺来平坦化。电介质的平坦化表面可以用作基片。然后可以重复方法2000的一系列过程(2100一直到2500)以便形成另一层存储单元陈列。
如图3I所示，在一个特定实施例中，本发明提供具有a-Si MONOS存储单元结构的器件。该器件包括基片、基片上的电介质层以及嵌入在电介质层中的一个或多个源区或漏区。所述一个或多个源区或漏区的每一个包括n型a-Si层、扩散势垒层和传导层。与电介质层有一共面表面的n型a-Si层位于扩散势垒层上。扩散势垒层覆盖传导层。另外，该器件包括覆盖n型a-Si层和电介质层的共面表面的本征型(i型)a-Si层。此外，该器件包括覆盖i型a-Si层的p型a-Si层。该器件还包括覆盖p型a-Si层的氧化物-氮化物-氧化物(ONO)层和覆盖ONO层的至少一个控制柵。
用于制造具有a-Si MONOS存储单元结构的半导体器件的上述过程仅是实例，其不应该过度地限制此处权利要求的范围。对于本领域普通技术人员来说还可以有许多替选、修改和变化。例如，某些过程可以扩展和/或组合。其它过程可以插入到上面指出的那些过程中。根据一个特定实施例，方法2000直接提供具有相同结构的器件100的一种二维存储单元阵列。根据另一个特定实施例，可以重复方法2000以便以多层的形式堆叠存储单元结构，从而可以制成三维存储单元结构阵列。n型a-Si源区或漏区、a-Si p-i-n二极管结或者p沟道TFT以及跟着金属控制柵的ONO电荷捕获层的形成的简单性提供了容易的3D可堆叠性。例如，具有a-SiMONOS存储单元结构的器件100可以三维地嵌入在较大的芯片中并且在竖直方向上每单位面积的存储密度提高。
本发明具有各种优点。本发明的某些实施例提供了一种能用于3D堆叠的a-Si MONOS存储单元。本发明的某些实施例提供了存储单元中的a-Si p-i-n二极管结作为存储器存取器件。例如，用低温(＜450℃)CVD过程形成a-Si p-i-n二极管结，所述过程满足3D存储单元的可堆叠性和热预算约束。本发明的某些实施例可以降低晶体管泄漏电流并且改善存储单元的电荷保留时间。本发明的某些实施例使用与已建立的CMOS技术完全兼容的工艺来提供一种简单的制造3D存储单元的方法。
还应该理解，在此所描述的实例和实施例只是为了说明的目的并且本领域技术人员能够想到受其启发的各种修改和改变，并且这些修改和改变将包括在本申请的精神和范围以及所附权利要求的范围内。
Claims (30)
1.一种制造非晶硅(a-Si)金属-氧化物-氮化物-氧化物半导体(MONOS)存储单元结构的方法，该方法包括：
提供基片；
在所述基片上形成第一绝缘层；
在所述第一绝缘层上形成一个或多个源区或漏区，所述一个或多个源区或漏区的每一个与第一表面相关并且包括n型a-Si层、势垒层和传导层，所述n型a-Si层在所述势垒层上，所述势垒层覆盖所述传导层，所述第一表面由n型a-Si组成；
在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层与第二表面相关，所述第二表面基本上与所述第一表面共面；
形成覆盖所述第一表面和所述第二表面的i型a-Si层；
形成覆盖所述i型a-Si层的p型a-Si层；
形成覆盖所述p型a-Si层的氧化物-氮化物-氧化物层；
形成覆盖所述氧化物-氮化物-氧化物层的金属层；以及
通过图案化所述金属层来形成至少一个控制栅。
2.权利要求1的方法，其中在所述第一绝缘层上形成一个或多个源区或漏区的方法进一步包括：
在所述第一绝缘层上沉积所述传导层；
沉积覆盖所述传导层的所述势垒层；
沉积覆盖所述势垒层的所述n型a-Si层；以及
图案化所述n型a-Si层、所述势垒层和所述传导层以便形成包括所述第一表面的约束区。
3.权利要求2的方法，其中所述传导层是包括TiSi2的金属硅化物。
4.权利要求2的方法，其中所述势垒层是包括TiN的金属氮化物。
5.权利要求1的方法，其中所述第一绝缘层包括二氧化硅。
6.权利要求1的方法，其中在所述第一绝缘层上形成第二绝缘层进一步包括：
沉积所述第二绝缘层以便覆盖所述第一绝缘层上的一个或多个源区或漏区；以及
执行化学机械平坦化和/或回蚀刻工艺以便形成所述第二表面，所述第二表面基本上与所述第一表面共面。
7.权利要求6的方法，其中所述第二绝缘层包括通过高密度等离子体辅助的化学气相沉积来沉积的氧化硅。
8.权利要求6的方法，其中所述第二绝缘层包括原硅酸四乙酯沉积的氧化硅。
9.权利要求1的方法，其中所述i型a-Si层为本征硅材料。
10.权利要求1的方法，其中覆盖所述i型a-Si层的所述p型a-Si层能够在所述第一表面形成非晶硅PIN二极管结。
11.权利要求1的方法，其中覆盖所述i型a-Si层的所述p型a-Si层能够形成连接所述n型a-Si源区和n型a-Si漏区的p沟道。
12.权利要求1的方法，其中形成所述i型a-Si层进一步包括：在450摄氏度下利用低压化学气相沉积方法通过Si2H6或者利用等离子体化学气相沉积通过SiH4或者利用原子层沉积方法通过SiH4或Si2H6来沉积非晶硅层。
13.权利要求1的方法，其中形成所述氧化物-氮化物-氧化物层进一步包括：
在所述p型a-Si层上沉积氧化硅隧道层；
沉积覆盖所述氧化硅隧道层的氮化硅层；以及
沉积覆盖所述氮化硅层的氧化硅阻挡层。
14.权利要求12的方法，其中通过使用原子层沉积技术来执行形成所述氧化物-氮化物-氧化物层。
15.权利要求1的方法，其中覆盖所述氧化物-氮化物-氧化物层的金属层包括铝材料。
16.权利要求1的方法，其中覆盖所述氧化物-氮化物-氧化物层的金属层包括钛材料。
17.权利要求1的方法，其中所述控制栅设置在至少一个源区和一个漏区之上。
18.权利要求1的方法，重复所述权利要求1的方法以便三维地堆叠所述存储单元结构。
19.一种具有非晶硅(a-Si)金属-氧化物-氮化物-氧化物半导体(MONOS)存储单元结构的器件，该器件包括：
基片；
在所述基片上的电介质层，所述电介质层与第一表面相关；
嵌入在所述电介质层中一个或多个源区或漏区，所述一个或多个源区或漏区的每一个与第一表面相关并且包括n型a-Si层、扩散势垒层和传导层，所述n型a-Si层位于所述扩散势垒层上，所述扩散势垒层覆盖所述传导层，所述第一表面由n型a-Si组成并且第二表面基本上与所述第一表面共面；
覆盖所述第一表面和所述第二表面的i型a-Si层；
覆盖所述i型a-Si层的p型a-Si层；
覆盖所述p型a-Si层的氧化物-氮化物-氧化物层；以及
覆盖所述氧化物-氮化物-氧化物层的至少一个控制栅。
20.权利要求19的器件，其中所述绝缘层包括氧化硅。
21.权利要求19的器件，其中所述传导层是包括TiSi2的金属硅化物。
22.权利要求21的器件，其中所述金属硅化物层能够与存储器阵列位线电耦合。
23.权利要求19的器件，其中所述扩散势垒层是包括TiN的金属氮化物。
24.权利要求19的器件，其中覆盖所述i型a-Si层的所述p型a-Si层能够在所述第二表面形成非晶硅p-i-n二极管结。
25.权利要求19的器件，其中所述氧化物-氮化物-氧化物层包括用于电荷捕获的氮化硅层，所述氮化硅层被上氧化硅阻挡层和下氧化硅隧道层夹在中间。
26.权利要求19的器件，其中所述控制栅由覆盖所述氧化物-氮化物-氧化物层的金属层图案来赋予特征。
27.权利要求26的器件，其中所述金属层包括钛。
28.权利要求26的器件，其中所述金属层包括铝。
29.权利要求26的器件，其中所述金属层与存储器阵列字线电耦合。
30.权利要求26的器件，其中所述控制栅设置在至少一个源区和一个漏区之上。
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