TWI647857B - 具有可程式化記憶體之積體電路及其製造方法 - Google Patents
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Abstract
本發明提供製造積體電路之方法及藉由該方法所製造之積體電路。在例示性的實施例中，製造積體電路之方法包含在基板內部形成第一及第二淺溝槽隔離，其中該第一及第二淺溝槽隔離具有初始淺溝槽高度。基部井區為形成於該基板中，其中該基部井區是定位在該第一及第二淺溝槽隔離之間。閘極介電物是形成覆蓋在該基部井區上方，並且浮動閘極是形成覆蓋在該閘極介電物上方。初始淺溝槽高度在該浮動閘極形成之後是降低至低於該初始淺溝槽高度之降低的淺溝槽高度。
Description
本技術領域一般係關於形成記憶體單元之方法及藉由此類方法所形成之記憶體單元，並且尤其係關於形成具有改良的程式化效能之記憶體單元及藉由此類方法所製造之記憶體單元。
半導體產業是持續地朝向具有更高效能之更小及更複雜的微電子組件之製造而移動。市場壓力正驅動該產業以生產更小的組件，但是亦具有顯著的市場壓力以降低成本及改善效能同時製造更小的組件。很多積體電路包含記憶體單元以儲存資訊，並且該記憶體單元結合其它微電子組件而變得更小及更為複雜。有幾種不同類型的記憶體單元，包含非揮發性的及可再寫的快閃記憶體。即使當該記憶體單元為失去電源時，非揮發性記憶體保留儲存的資訊，並且當記憶體單元是可再寫入的時候，儲存的資訊可以改變。用於快閃記憶體之某些記憶體單元藉由充電或耗盡電性隔離組件而儲存資訊，並且該資訊藉由決定是否該隔離組件是經充電與否而回復。使用於快閃記憶體
之其中一種類型的記憶體單元包含保持該電荷之浮動閘極。當記憶體單元之尺寸縮減時，該記憶體單元之程式化效能可能受到折衷，其中程式化效能問題包含記憶體單元在程式化運作期間無法接受及保持適當的電荷。
因此，需要提供具有相較於傳統的記憶體單元有改良的程式化效能之記憶體單元之積體電路，以及用於製造該積體電路之方法。此外，需要提供使用既存的加工製程以減少生產成本之改良的記憶體單元。再者，從後續的實施方式及隨附的申請專利範圍，配合隨附的圖式及本發明背景，本實施例之其它期望的特徵及特性將變得顯而易見。
本發明提供製造積體電路之方法及藉由該方法所製造之積體電路。在例示性的實施例中，製造積體電路之方法包含形成第一及第二淺溝槽隔離在基板內部，其中該第一及第二淺溝槽隔離具有初始淺溝槽高度。基部井區是形成在該基板中，其中該基部井區是定位在該第一及第二淺構槽隔離之間。閘極介電物是形成覆蓋在該基部井區上方，並且浮動閘極是形成覆蓋在該閘極介電物上方。初始淺溝槽高度在該浮動閘極形成之後是降低至較低於該初始淺溝槽高度之降低的淺構槽高度。
以另一個實施例提供製造積體電路之方法。該方法包含形成第一及第二淺溝槽隔離在基板內部，以及形成基部井區於該基板中，其中該基部井區是定位在
該第一及第二淺溝槽隔離之間。閘極介電物是形成覆蓋在該基部井區上方，並且浮動閘極是形成覆蓋在該閘極介電物上方。該浮動閘極具有側表面具有曝露表面區域，並且該側表面之該曝露表面區域在形成該浮動閘極之後是增加的。
本發明以另一個實施例提供積體電路。該積體電路包含具有基板底部表面之基板。第一及第二淺溝槽隔離是配置在該基板內部，其中該第一淺溝槽隔離包含第一頂部表面，位在從該基板底部表面所量測之降低的淺溝槽高度處。在該基板內部之基部井區是配置在該第一及第二淺溝槽隔離之間，並且閘極介電物覆蓋在該基部井區上方。浮動閘極覆蓋在該閘極介電物上方，其中該浮動閘極具有浮動閘極最低點，位在從該基板底部表面所量測之浮動閘極底部高度處。該降低的淺溝槽高度是大於該浮動閘極底部高度從大約200埃至大約10埃。
10‧‧‧積體電路
12‧‧‧基板
14‧‧‧第一淺溝槽隔離
16‧‧‧第二淺溝槽隔離
18‧‧‧基部井區
20‧‧‧深井區
22‧‧‧閘極介電物
24‧‧‧浮動閘極層
26‧‧‧浮動閘極硬式遮罩
28‧‧‧浮動閘極光阻
30‧‧‧浮動閘極
32‧‧‧側表面
34‧‧‧初始淺溝槽高度
35‧‧‧降低的淺溝槽高度
36‧‧‧第一頂部表面
38‧‧‧基板底部表面
40‧‧‧浮動閘極最低點
42‧‧‧浮動閘極底部高度
44‧‧‧快閃介電物
46‧‧‧控制閘極
50‧‧‧第一快閃介電層
52‧‧‧第二快閃介電層
54‧‧‧第三快閃介電層
60‧‧‧選擇性光阻
62‧‧‧堆疊
64‧‧‧選擇性介電物
66‧‧‧選擇性閘極
70‧‧‧記憶體單元
72‧‧‧汲極
74‧‧‧源極
76‧‧‧通道
本發明實施例以下將配合下列圖式作描述，其中相同的元件符號表示類似的元件，並且其中：第1至11圖說明積體電路及用於該積體電路製造之方法之例示性的實施例，其中第1圖是透視圖、第2至7圖是沿著第1圖之平面A-A所截取之剖視圖及第8至11圖是沿著第1圖之平面B-B所截取之剖視圖。
下列實施方式本質上僅為例示性並且並非
意在限定各種實施例或該實施例之應用及使用。再者，沒有意圖受到前述先前技術或下列的實施方式中所提出之任何論點限制。本發明揭露之實施例一般係關於積體電路及用於製造該積體電路之方法。在此所描述之各種任務及製程步驟可以併入更周詳的步驟或具有並未在此作詳細描述之額外的步驟或功能性之製程中。尤其，在製造積體電路之各種步驟是眾所周知的，因此，為了簡要之目的，很多習知的步驟將僅在此簡要地提及或者將完全地省略而不提供眾所周知的製程細節。
在此提供依據各種實施例之用於形成快閃記憶體單元之方法。快閃記憶體單元結構之其中一項實施例包含覆蓋在基板之位在鄰接的淺溝槽隔離之間的部分上方之浮動閘極。快閃介電物及控制閘極朝一個方向覆蓋該浮動閘極，故該控制閘極覆蓋該浮動閘極上方並且亦鄰接該浮動閘極之曝露側表面。該浮動閘極之部分該側表面通常被該淺溝槽隔離所覆蓋，並且因為覆蓋的該側表面區域依據在此所描述之實施例將會鄰接至該控制閘極，所以會減少控制閘極至浮動閘極耦合比例。在該浮動閘極形成之後，凹陷該淺溝槽隔離以增加曝露側表面區域。該控制閘極之後形成，使得該淺溝槽隔離之該凹陷增加該控制閘極至浮動閘極耦合比例，並且所增加的耦合比例提供用於記憶體單元之改良的程式化效能。
參考第1圖中之例示性的實施例。積體電路10包含含有半導體材料之基板12。如同在此所使用的，用
語“半導體材料”將用於涵括半導體產業中用來製造電性裝置之習知半導體材料。半導體材料包含單晶矽材料，諸如通常用於該半導體工業上之相對較純或輕濃度雜質摻雜的單晶矽材料，以及多晶矽材料及與其它諸如鍺、碳及類似成分之元素混合之矽。此外，“半導體材料”涵括諸如相對較純及雜質摻雜的鍺、砷化鎵、氧化鋅、玻璃及類似元素之其它材料。如同在此所參照的，除非有特別指出，否則包含列舉的元素/化合物之材料係基於該材料之總重量而包含該列舉的元素/化合物在至少重量百分比為10或者更多之數量。在很多實施例中，該基板12可以是塊體矽晶圓(如圖示)或者可以是在絕緣層上之薄矽層(一般習知為絕緣體上覆矽(SOI,Silicon-On-Insulator)，未圖示)，該基板接著由載板晶圓所支撐。
在第1圖中所顯示之實施例中，一個或多個淺溝槽隔離是形成於該基板12中，包含第一淺溝槽隔離14及鄰接的第二淺溝槽隔離16。在該淺溝槽隔離從上方觀看時具有封閉形狀(例如盒子)之實施例中，該第一及第二淺溝槽隔離14、16意指該封閉的淺溝槽隔離結構之相對的分支。該淺溝槽隔離是由電性絕緣材料所形成，並且在例示性的實施例中可以包含二氧化矽。如同在此所使用的，“電性絕緣材料”是具有電阻率大約1 x 104歐姆-米或者更多之材料，並且“電性傳導材料”是具有電阻率大約1 x 10-4歐姆-米或者更少之材料。該第一及第二淺溝槽隔離14、16在該基板12內可以實質上彼此平行延伸某特定長
度。該第一及第二淺溝槽隔離14、16可以藉由任何適當的技術所形成。在例示性的實施例中，淺溝槽隔離溝槽(未圖示)可以使用微影而圖案化及蝕刻至該基板12內，諸如以使用四氟化碳及氫氟酸之非等向性反應離子蝕刻。該淺溝槽隔離溝槽(未圖示)接著可以填充諸如二氧化矽之電性絕緣材料，該二氧化矽可以藉由使用矽烷及氧之化學氣相沉積而沉積。接著可以藉由化學機械平坦化而移除過度覆蓋(overburden)以產生複數個淺溝槽隔離。該基板12在該第一及第二淺溝槽隔離14、16之間之表面可以更容易地藉由化學機械平坦化而移除，以便該第一及第二淺溝槽隔離14、16(及其它淺溝槽隔離)可以在該基板12之該表面上方延伸至某些程度。例如，該第一及第二淺溝槽隔離14、16可以在該基板12之該表面上方延伸從大約500埃至大約1000埃，但也可以是其它距離。
基部井區18可以形成在該第一及第二淺溝槽隔離14、16(以及在其它淺溝槽隔離之間)之間之該基板12內部並且深井區20可以形成在該基部井區18之下方。該第一及第二淺溝槽隔離14、16在此係描述成理解該第一及第二淺溝槽隔離14、16為用於在該積體電路10內部之其它淺溝槽隔離之例示性的實施例。該基部井區18在該第一及第二淺溝槽隔離14、16下方亦可以延伸至某些程度範圍。在例示性的實施例中，該基部井區18為包含“P”型傳導決定雜質之P井區，並且該深井區20為包含“N”型傳導決定雜質之N井區，但是相反類型的井在替代的實施
例中亦是可能的。在例示性的實施例中，該基部井區18及深井區20是藉由佈植“P”及“N”型傳導決定離子進入該基板12而形成，其中該佈植之深度是藉由離子佈植製程所使用之能量所控制。該“N”型傳導決定離子主要包含磷、砷及/或銻之離子，但是其它材料亦可以使用。“P”型傳導決定離子主要包含硼、鋁、鎵及銦之離子，但是其它材料亦可以使用。離子佈植包含離子化該傳導決定材料及在電場之影響下推進該離子進人該基板12內。該基部井區18及該深井區20接著可以退火以修復來自該離子佈植製程之晶格受損、以電性活化該傳導決定雜質(有時稱為“摻雜物”)及以重新分佈在該半導體材料內之該傳導決定材料。該退火製程可以使用廣泛變化的溫度，諸如溫度範圍從大約攝氏500度(℃)至大約1200℃。該基部井區18及/或該深井區20在某些實施例中可以在該複數個淺溝槽隔離之前而形成，但是該基部井區18及/或該深井區20亦可以在該淺溝槽隔離之後而形成。
參考第2圖中之例示性的實施例，其中第2至7圖為沿著第1圖之線A-A所截取者。閘極介電物22是形成覆蓋該基部井區18上方，其中該閘極介電物22包含電性絕緣材料。該閘極介電物22在例示性的實施例中可以藉由熱氧化該基部井區18之該表面而形成，但是該閘極介電物22在另外的實施例中可以沉積或以其它方式形成。因此，該閘極介電物22在例示性的實施例中為二氧化矽，但其它電性絕緣材料在另外的實施例中可以使用。如
同在此所使用的，用語“覆蓋(overlying)”意指“在其上方(over)”使得中介層可以位在該閘極介電物22與該基部井區18之間，或者“在其上(on)”使得該閘極介電物22實體上接觸該基部井區18。
浮動閘極層24接著可以形成覆蓋在該閘極介電物22及該第一及第二淺溝槽隔離14、16上方。該浮動閘極層24可以包含具有傳導決定離子之多晶矽，但是也可以是適用於電子儲存作為在記憶體單元內部之浮動閘極之其它材料。多晶矽可以藉由在矽烷環境中之低壓化學氣相沉積而沉積，並且可以包含所需的傳導決定雜質在適當的濃度。接著可以使用微影以圖案化該浮動閘極層24。在所示的實施例中，浮動閘極硬式遮罩26形成在該浮動閘極層24上方，並且浮動閘極光阻28係在該浮動閘極硬式遮罩26上方形成並被圖案化。在例示性的實施例中，該浮動閘極硬式遮罩26是旋塗式硬式遮罩，諸如有機介電材料。旋塗式有機介電硬式遮罩材料是市面上可取得的，並且可以基於各種化學成分，諸如富勒烯化合物或採用具有羥基和/或羧基官能團之芳基的化合物。該旋塗式有機硬式遮罩材料在旋轉塗佈之後可以固化，諸如藉由加熱至大約220至大約400℃。該浮動閘極光阻28(及在下文所描述之其它光阻層)可以藉由旋轉塗佈而沉積，並且藉由透過具有透明區段及不透明區段之遮罩來曝露於光線或其它電磁輻射而圖案化。該光線造成該光阻中之化學改變，使得曝露部分或未曝露部分可以被選擇性地移除。可以使用有機溶劑移
除所需的位置，並且該浮動閘極光阻28仍然覆蓋在該浮動閘極硬式遮罩26(或用於下文所描述之光阻層之其它組件)之其它區域上方。
該浮動閘極層24使用該浮動閘極光阻28而圖案化以形成浮動閘極30，如同在第3圖中接續參考第2圖於例示性的實施例中所說明者。該浮動閘極硬式遮罩26及該浮動閘極層24可以使用非等向性蝕刻以該浮動閘極光阻28進行圖案化，諸如以使用溴化氫或甲烷二氟之活性離子蝕刻。該浮動閘極30具有擁有側表面區域之側表面32，其中該側表面32之一部分是被該第一淺溝槽隔離14所覆蓋。如同上文所描述的，因為當該第一及第二淺溝槽隔離14、16形成時在化學機械平坦化期間有不同的移除速率，所以該第一及第二淺溝槽隔離14、16可以在該基部井區18之表面上方延伸。其它側表面32的其它部分是被其它淺溝槽隔離所覆蓋，其中對於該側表面32與該第一淺溝槽隔離14的描述亦適用於其它複數個淺溝槽隔離。該側表面32中未被該第一淺溝槽隔離14所覆蓋之部分為該側表面32的曝露部分，並且此曝露部分具有曝露表面區域。
參考在第4及5圖中之例示性的實施例，該浮動閘極30作更詳細的說明。該第一淺溝槽隔離14(及其它淺構槽隔離)在高度上可以降低以增加該側表面32之曝露表面區域，其中第4圖說明高度降低之前之積體電路10及第5圖說明高度降低之後之積體電路10。在該第一淺溝槽隔離14包含二氧化矽之例示性的實施例中，藉由使用稀
釋氫氟酸進行濕蝕刻的方式，可以選擇性地減少該第一淺溝槽隔離14的高度。該第一及第二淺溝槽隔離14、16具有量測由該第一淺溝槽隔離14之第一頂部表面36至基板底部表面38之初始淺溝槽高度34。因為該側表面32中被該第一及第二淺溝槽隔離14、16所覆蓋之該部分將不再受到覆蓋，所以減少該初始淺溝槽高度34會增加該側表面32之曝露表面區域。在例示性的實施例中，在該浮動閘極30形成至較低於該初始淺溝槽高度34之第二浮動閘極高度35之後，該初始淺溝槽高度34將減小。在各種實施例中，所降低的淺溝槽高度35是低於該初始淺溝槽高度34從大約50至大約300埃(Å，angstroms)，或者從大約100至大約250埃，或者從大約150至大約200埃。在例示性的實施例中，該初始淺溝槽高度34在該浮動閘極30形成之後是減小的，部分原因是當形成時該浮動閘極30依循該可獲得的空間之該輪廓。因此，若該初始淺溝槽高度34在該浮動閘極30之該形成之前是降低時，該浮動閘極30之該形狀可能不同於所需求。
該浮動閘極30具有帶有浮動閘極底部高度42之浮動閘極最低點40，該浮動閘極底部高度42係從該浮動閘極最低點40至該基板底部表面38。為了產生該降低的淺溝槽高度35，可以把該初始淺溝槽高度34的降低最佳化以增加該浮動閘極30之該側表面32之該曝露表面區域而不曝露該浮動閘極最低點40。若該初始淺溝槽高度34減少太多，當電荷洩漏增加時該記憶體單元之效能將會
衰退，其中該電荷洩漏可能來自該控制閘極(在第5圖中所說明，以下所討論)透過該基部井區18至該基板12。例如，若降低的淺溝槽高度35被降低到曝露出該浮動閘極最低點40，則可以觀察到增加的洩漏。因此，該降低的淺溝槽高度35可以大於該浮動閘極底部高度42大約10埃或更多。例如，在各種實施例中該降低的淺構槽高度35可以大於浮動閘極底部高度42從大約300埃至大約10埃，或者從大約200埃至大約10埃，或者從大約100埃至大約10埃。
因為稀釋氫氟酸對於除了可能存在於複數個淺溝槽隔離中的二氧化矽以外之積體電路材料具有可忽略或極慢的蝕刻速率，所以可以不使用遮罩或微影而進行上文所描述之利用稀釋氫氟酸的濕式蝕刻。因此，該濕式蝕刻的效果就僅在於降低該初始淺溝槽高度34(及相關的淺溝槽高度)。濕式蝕刻製程的額外好處在於成本，因為濕式蝕刻是低成本製程。該蝕刻可以在室溫下執行，並且可以使用將以大約每分鐘1埃之速率降低該初始淺溝槽高度34的稀釋氫氟酸。其它濕式製程可以使用於另外的實施例中，諸如除了二氧化矽以外之材料存在於該第一及第二淺溝槽隔離14、16中的情形。
參考在第6圖中所說明之例示性的實施例，在該初始淺溝槽高度34降低至該降低的淺溝槽高度35之後，快閃介電物44是形成覆蓋在該浮動閘極30及該第一及第二淺溝槽隔離14、16上方，如同上文所描述。
控制閘極46接著可以形成覆蓋該快閃介電物44。在第7圖中所說明之例示性的實施例中，接續參考第6圖，該快閃介電物44包含依序沉積之至少三個不同的材料層。例如，該快閃介電物44可以包含含有二氧化矽之第一快閃介電層50、含有氮化矽之第二快閃介電層52及含有二氧化矽之第三快閃介電層54，以形成可稱為ONO(氧化物(Oxide)、氮化物(Nitride)、氧化物(Oxide))快閃介電物44。二氧化矽可以藉由使用矽烷及氧之化學氣相沉積而形成，並且氮化矽可以藉由使用氨及二氯矽烷之化學氣相沉積而形成。該控制閘極46可以包含具有傳導決定雜質之多晶矽，該傳導決定雜質可以在矽烷環境中藉由低壓化學氣相沉積而形成。該降低的淺溝槽高度35增加該浮動閘極30之該側表面32之曝露表面區域，如同上文所描述，並且此增加的區域用於增加控制閘極至浮動閘極耦合比例。該控制閘極至浮動閘極耦合比例為：1)該浮動閘極30中直接被該控制閘極46所覆蓋之表面區域相較於2)該浮動閘極30之全部表面區域(其中該浮動閘極30之全部表面區域包含接觸該閘極介電物22之表面區域)之比例。該浮動閘極30中直接被該控制閘極46所覆蓋之區域為垂直於該浮動閘極30之表面的理論線段(theoretical line)穿越通過該快閃介電物44並接觸該控制閘極46之區域。在該初始淺溝槽高度34降低至該降低的淺溝槽高度35以及該控制閘極46形成之後，該控制閘極至浮動閘極耦合比例在某些實施例中可能高達到大約70%。控制閘極至浮動閘極耦合比例的
增加通常會改善記憶體單元程式化效能。
參考第8圖，其中第8至11圖為沿著第1圖之線B-B所截取者。選擇性光阻60為形成及圖案化在該控制閘極46、該快閃介電物44(為了簡化以單一材料層作圖示)、該浮動閘極30、該閘極介電物22及該基部井區18上方。該選擇性光阻60在各種實施例中可以包含抗反射塗佈及/或硬式遮罩(未圖示)。第9圖，接續參考第8圖，說明由藉由移除被圖案化的選擇性光阻60所曝露之該控制閘極46、該快閃介電物44、該浮動閘極30及該閘極介電物22所形成之堆疊62。這些層可以使用對於將被移除之這些層的材料具有選擇性的一種或多種反應性離子蝕刻而移除。
選擇性介電物64及選擇性閘極66接著可以鄰接該堆疊62而形成，如同在第10圖中之例示性的實施例中所說明。因此，該選擇性介電物64及該選擇性閘極66為鄰接至該浮動閘極30及該控制閘極46，其中該選擇性介電物64是定位在該選擇性閘極66及每一個該浮動閘極30與該控制閘極46之間。該選擇性介電物64可以包含二氧化矽，並且該選擇性閘極66可以包含多晶矽及傳導決定雜質，該選擇性介電物64及選擇性閘極66可以如同上文描述而形成。該選擇性介電物64及選擇性閘極66可以藉由完全沉積所需的材料及執行移除水平部分比垂直部分更容易之非等向性反應性離子蝕刻而形成，使得該選擇性介電物64及該選擇性閘極66形成為類似於鄰接該堆疊62
之間隔物。
第11圖說明兩個鄰接的例示性記憶體單元70，接續參考第10圖。該堆疊62之中心部分可以使用微影及反應性離子蝕刻而移除。汲極72及源極74可以藉由離子佈植而形成於該基部井區18內，如同上文所描述，其中該汲極72可以使用於該鄰接的記憶體單元70兩者。該源極74及汲極72在各種實施例中可以包含“N”或“P”型傳導決定雜質，其中該源極74及汲極72中之主要的傳導決定雜質是不同於在該基部井區18中之主要的傳導決定雜質。通道76是定義在該源極74及汲極72之間之該基板12的該基部井區18內部，其中該通道76在該浮動閘極30及該選擇性閘極66之下方。該通道76亦可以在該選擇性閘極66或該選擇性閘極66之至少一部分下方。該記憶體單元70接著可以併入具有位元線及字元線(未圖示)之該積體電路10。
針對複數個淺溝槽隔離，可以藉由增加控制閘極至浮點閘極耦合比例以相對簡單且便宜的方式降低初始淺溝槽高度34，從而改良記憶體單元70之程式化效能。此高度降低方式容易整併至許多積體電路製造程序內，並且具有相對較低的成本。
雖然已在前述實施方式中提出至少一個例示性的實施例，但應該瞭解的是仍存在有大量的變化。亦應該瞭解的是例示性的實施例僅僅為說明例子，並且並非意在以任何方式限定本申請的範疇、應用性或配置。更確
切地說，前述實施方式將提供熟習該項技藝之人士方便的藍圖用於實現一個或一個以上之實施例，應瞭解的是在例示實施例中所描述之元件的功能與配置可以做各種改變而不會脫離由如同在附加的申請專利範圍中所提出之範疇。
Claims (20)
- 一種製造積體電路之方法，包括：形成第一淺溝槽隔離及第二淺溝槽隔離在基板內部，其中，該第一淺溝槽隔離包括初始淺溝槽高度；形成基部井區於該基板中，其中，該基部井區是定位在該第一淺溝槽隔離與該第二淺溝槽隔離之間；形成閘極介電物覆蓋在該基部井區上方及延伸至該第一淺溝槽隔離及該第二淺溝槽隔離上；形成浮動閘極覆蓋在該閘極介電物上方，其中該浮動閘極包括側表面，以及其中該側表面之部分被該第一淺溝槽隔離所覆蓋且露出該側表面之曝露部分；以及在形成該浮動閘極之後，降低該初始淺溝槽高度至低於該初始淺溝槽高度之降低的淺溝槽高度。
- 如申請專利範圍第1項所述之方法，其中，減少該初始淺溝槽高度包括將該第一淺溝槽隔離曝露於濕式蝕刻。
- 如申請專利範圍第1項之所述方法，其中，該浮動閘極之側表面的該曝露部分未被該第一或第二淺溝槽隔離所覆蓋。
- 如申請專利範圍第1項所述之方法，更包括：形成快閃介電物覆蓋在該浮動閘極與該第一淺溝槽隔離上方。
- 如申請專利範圍第4項所述之方法，其中，形成該快閃介電物包括形成包括第一快閃介電層、第二快閃介電層及第三快閃介電層之該快閃介電物。
- 如申請專利範圍第5項所述之方法，其中，形成該快閃介電物包括形成包括二氧化矽之該第一快閃介電層、形成包括氮化矽之該第二快閃介電層及形成包括二氧化矽之該第三快閃介電層。
- 如申請專利範圍第1項所述之方法，其中，降低該初始淺溝槽高度包括降低該初始淺溝槽高度從大約50埃至大約300埃。
- 如申請專利範圍第1項所述之方法，更包括：形成選擇性閘極覆蓋在該基板上方並且鄰接至該浮動閘極。
- 如申請專利範圍第8項所述之方法，更包括：形成源極於該基板中；形成汲極於該基板中，其中，通道是定義在該源極及該汲極之間之該基板內部，並且其中，該選擇性閘極及該浮動閘極覆蓋在該通道上方。
- 如申請專利範圍第1項所述之方法，更包括：最佳化該降低的淺溝槽高度。
- 如申請專利範圍第1項所述之方法，其中：降低該初始淺溝槽高度包括降低該初始淺溝槽高度至該降低的淺溝槽高度，其中，該初始淺溝槽高度及該降低的淺溝槽高度是經量測從該第一淺溝槽隔離之第一頂部表面至基板底部表面；以及形成該浮動閘極包括形成具有浮動閘極底部高度量測從浮動閘極最低點至該基板底部表面之該浮動閘 極，並且其中，該降低的淺溝槽高度是大於該浮動閘極底部高度從大約10埃至大約200埃。
- 一種製造積體電路之方法，包括：形成第一淺溝槽隔離及第二淺溝槽隔離在基板內部；形成基部井區於該基板中，其中，該基部井區是定位在該第一淺溝槽隔離與該第二淺溝槽隔離之間；形成閘極介電物覆蓋在該基部井區上方及延伸至該第一淺溝槽隔離及該第二淺溝槽隔離上；形成浮動閘極覆蓋在該閘極介電物上方，其中，該浮動閘極具有帶有曝露表面區域之側表面，以及其中該側表面之部分被該第一淺溝槽隔離所覆蓋；以及在形成該浮動閘極之後，增加該側表面之該曝露表面區域。
- 如申請專利範圍第12項所述之方法，更包括：形成快閃介電物覆蓋在該第一淺溝槽隔離及該浮動閘極上方。
- 如申請專利範圍第13項所述之方法，更包括形成控制閘極覆蓋在該快閃介電物上方。
- 如申請專利範圍第14項所述之方法，其中，增加該側表面之該曝露表面區域包括增加控制閘極至浮動閘極耦合比例。
- 如申請專利範圍第14項所述之方法，更包括：形成選擇閘極覆蓋在該基板上方，其中，該選擇性 閘極為鄰接該浮動閘極及該選擇性閘極為鄰接該控制閘極。
- 如申請專利範圍第16項所述之方法，更包括：形成源極及汲極於該基板中，使得通道是定義在該源極及該汲極之間之該基板中，其中，該選擇性閘極及該浮動閘極覆蓋在該通道上方。
- 如申請專利範圍第12項所述之方法，其中，增加該側表面之該曝露表面區域包括降低初始淺溝槽高度。
- 如申請專利範圍第12項所述之方法，其中，該曝露表面區域是該浮動閘極之該側表面的曝露部分的表面區域，且該曝露表面區域未被該第一或第二淺溝槽隔離所覆蓋。
- 一種積體電路，包括：基板，其包括基板底部表面；第一淺溝槽隔離及第二淺溝槽隔離，在該基板內部，其中，該第一淺溝槽隔離包括在從該基板底部表面所量測之降低的淺溝槽高度處之第一頂部表面；基部井區，其在該基板內部位在該第一淺溝槽隔離與該第二淺溝槽隔離之間；閘極介電物，其覆蓋在該基部井區上方及延伸至該第一淺溝槽隔離及該第二淺溝槽隔離上；以及浮動閘極，其覆蓋在該閘極介電物上方，其中，該浮動閘極包括具有從該基板底部表面所量測之浮動閘極底部高度之浮動閘極最低點，並且其中，該降低的淺 溝槽高度是大於該浮動閘極底部高度大約10埃至大約200埃。
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