KR100872720B1 - 플래시 메모리 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 플래시 메모리는 기판에 형성된 소자분리막과 활성영역; 상기 활성영역 위에 형성된 복수의 스택 게이트(Stack Gate); 상기 스택 게이트 사이의 소자분리막의 하측과 활성영역에 형성된 깊은 임플란트(Deep Implant) 영역; 및 상기 스택 게이트 사이의 활성영역의 표면에 형성된 얕은 임플란트 영역;을 포함하는 것을 특징으로 한다.
플래시 메모리, 공통소스, 소스라인

Description

플래시 메모리 및 그 제조방법{Flash memory and Manufacturing method the same}
실시예는 플래시 메모리 및 그 제조방법에 관한 것이다.
공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(Floationg Gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다.
현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
플래시 메모리 소자는 소스 라인(source line)을 형성하기 위해 각 단위 셀의 소스를 연결하는 소스 연결층을 가진다. 최근 플래시 메모리 소자에서 소스 연결층은 소자의 고집적화를 실현하기 위해 자기 정렬 소스(Self Aligned Source; SAS) 공정을 통해 불순물 확산 층으로 된 소스 라인(Source line)을 많이 적용하고 있다.
도 1 내지 도 4는 종래기술에 따른 플래시 메모리의 공정단면도이다.
종래기술에 의한 소스라인 형성방법은 도 1과 같이, 기판(110)에 소자분리막(120)을 형성하여, 활성영역(130)을 정의한다.
이후, 도 2와 같이 활성영역(130)에 스택 게이트(미도시)를 형성한 후 포토레지스트 마스크(미도시)를 이용한 상태에서 필드 부에 채워진 소자분리막(120)인 산화막(Oxide)을 RIE(반응이온성 식각) 등에 의해 에칭(Etch)하여 트렌치(T)를 만든다.
이후, 도 3과 같이 트렌치(T)가 형성된 기판에 수직이온주입(Iv)과 틸트이온주입(It)의 이중 이온주입을 하여, 도 4와 같이 수직면(141, 143)과 측면(142)으로 연결된 공통소스(140)를 형성한다.
한편, 종래기술은 도 4와 같이 사이드월(SW) 산화(oxidation) 전에 CDE(Chemical Dry Etching) 공정을 통한 RIE에 대미지(damage) 제거를 수행한다.
즉, 이온주입(implant), 산화막 식각(Oxide RIE)으로 인해 스트레스(stress) 받은 부분이 CDE 공정을 사용하여 제거된다.
그런데, 종래기술에 의하면 산화막과 기판의 높은 식각선택비가 필요하며 이 에 따라 고가의 장비 필요하고 추가적인 공정진행이 수반되는 문제가 있다.
또한, 종래기술에 의하면 기판과 에칭된 소자분리막의 높은 단차로 인해 후속 포토(Photo) 공정 진행 마진(margin)이 떨어지는 문제가 있다.
또한, 종래기술에 의하면 소자분리막이 에칭된 부분의 골짜기 부분에 감광막 잔여물(PR residue) 발생시 리드페일(read fail)일 발생하는 문제가 있다.
예를들어, 골짜기 부분에 PR residue 발생의 경우 옥사이드에치 블락(oxide etch block)이 발생하여 후속 RCS(Recessed Common Source)의 이온주입(implant)이 블락킹(blocking)되어 소스라인(Source line)이 연결되지 못하고 플로팅(floating)이 발생할 수 있다.
또한, 종래기술에 의하면 소자분리막 에칭시 액티브 대미지(Active damage)가 발생하여 SW(Side Wall) 어닐(anneal)공정이 필요하며, 적절한 큐어링(curing)을 못할 경우 전위(dislocation) 발생으로 인한 W/L(Word Line) 스트레스 페일(stress fail)일 발생할 수 있다.
예를 들어, 옥사이드에칭(Oxide etch) 시 active damage의 경우 소스라인(source line)의 에칭 진행시 스트레스(stress) 발생으로 인하여 인접한 부분의 액티브(active) 영역에 대미지(damage)가 발생하고, 이로 인하여 W/L 스트레스(stress)를 인가하여 스트레스 페일(Stress fail)이 발생할 수 있다.
또한, 종래기술에 의하면 소자분리막 에칭시 컨트롤게이트와 플로팅게이트의 대미지(damage)로 인하여 추가적 CDE(chemical dry etching)공정 및 SW 어닐스텝(anneal step)이 필요하며, 적절한 큐어링(curing)을 못할 경우 리텐션 페 일(retention fail)이 발생할 수 있다.
예를 들어, RCS(Recessed Common Source) 옥사이드에칭(Oxide etch) 시 소스(source) 영역에만 사이드 폴리 대미지(side poly damage)가 발생하여 후속 SW 옥시데이션(oxidation) 시(時) 옥사이드(oxide)를 형성할 때 드레인(drain) 영역보다 옥사이드(oxide)가 얇게 자라게 되고, 이로 인하여 리텐션 페일(retention fail)이 발생하게 된다. 이러한 현상을 제거하려면 대미지(damage)를 거의 주지 않는 CDE 장치를 사용하여 대미지(damage)가 발생한 영역을 제거해주어야 하므로 추가적인 공정 스텝(step)이 발생한다. 게다가 CDE를 사용한 대미지(damage) 영역 제거 역시 추가 에치(etch) 를 진행하는 공정이므로 RCS Rs(면저항)가 증가하는 부작용이 발생한다.
실시예는 RCS(Recessed Common Source) 공정진행시 필드옥사이드 에칭스텝(Field oxide etch step)을 진행하지 않고, 동일한 Rs(면저항) 이하의 공통소스(common source) 특성을 확보하여 공정을 단순화하고 공정 진행 중 생길 수 있는 문제를 방지할 수 있는 플래시 메모리 및 그 제조방법을 제공하고자 한다.
실시예에 따른 플래시 메모리는 기판에 형성된 소자분리막과 활성영역; 상기 활성영역 위에 형성된 복수의 스택 게이트(Stack Gate); 상기 스택 게이트 사이의 소자분리막의 하측과 활성영역에 형성된 깊은 임플란트(Deep Implant) 영역; 및 상기 스택 게이트 사이의 활성영역의 표면에 형성된 얕은 임플란트 영역;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 플래시 메모리의 제조방법은 기판에 소자분리막과 활성영역을 형성하는 단계; 상기 활성영역 위에 복수의 스택 게이트(Stack Gate)를 형성하는 단계; 상기 스택 게이트 사이의 소자분리막 하측과 활성영역에 깊은 임플란트(Deep Implant) 영역을 형성하는 단계; 및 상기 스택 게이트 사이의 활성영역의 표면에 얕은 임플란트 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 플래시 메모리 및 그 제조방법에 의하면, 종래의 기술보다 공정이 단순화된 방법에 의해 공통소스라인을 형성할 수 있고, 종래의 기술에서 발생 가능한 불량을 방지 또는 개선할 수 있는 효과가 있다.
구체적으로, 1) 실시예는 종래기술의 핵심적인 2개의 RIE 공정(RCS oxide RIE, etch damage CDE)을 스킵(skip)함으로써 종래의 기술보다 공정이 단순화되고 종래의 기술에서 발생 가능한 불량을 방지 또는 개선할 수 있다.
2) 실시예는 추가적인 이온주입(implant)이 필요하지 않고 RIE스텝(step) 이 삭제된다. 예를 들어, 이온주입(implant) 방법만 0도 이온주입(implant) + 틸트이온주입(tilt implant)이 STI 깊이(depth)에 따라 딥 이온주입(Deep implant)으로 대체되는 것이다.
3) 실시예는 STI 에치스텝(Etch step)을 삭제하여 단차가 기존에 비하여 약 2,000~4,000 Å 이 작아질 수 있다. 예를 들어, 2,800Å 이 작아질 수 있다. 이로 인하여 후속 공정 마진(margin)이 증가하고 PR 잔여물(residue) 발생가능성이 없어진다.
4) 또한, 실시예에 의하면 옥사이드 에치(Oxide etch)를 진행하지 않기 때문에 컨트롤게이트(control gate)와 플로팅게이트(floating gate)의 대미지(damage)가 최소화된다. 한편, 딥 이온주입(Deep implant) 진행시에도 대미지(damage)가 발생 가능 하지만, 옥사이드 에치(Oxide etch) 때 발생한 대미지(damage)에 비하여 매우 낮은 수준이 된다.
5) 또한, 실시예에 의하면 옥사이드 에치(Oxide etch)를 진행하지 않기 때문에 RIE 진행시 STI 에지(edge) 부분에 스트레스(stress)가 인가되지 않고, 이로 인한 페일(fail)이 발생하지 않는다.
예를 들어, 워드라인(W/L) 스트레스 페일(stress fail)은 RCS(Recessed Common Source) 영역의 필드(field)를 제거하면서 STI 액티브(active)도 동시에 대미지(damage)를 받게 되어 발생하는 것으로 에치(etch)를 진행하지 않기 때문에 에치 대미지(etch damage)로 인한 액티브 에지(Active edge) 영역의 스트레스(stress)가 발생하지 않는다.
6) 또한, 실시예에 의하면 단차개선으로 인한 PR 잔여물(residue) 제거로 불량을 개선할 뿐만 아니라, 후속 공정 진행시 PR 균일성(uniformity)이 개선되어 CD 균일성(uniformity) 개선 및 코팅(coating) 불량을 개선할 수 있다.
7) 또한, 종래기술에 의하면 RCS가 구불구불하게 형성된 3차원 구조를 이루지만, 실시예는 STI 아래에 직선으로 연결되고, 대미지(damage) 발생으로 Rs를 증가시키는 액티브(active) 식각공정이 제거되어 기존 RCS 방법보다 저항의 변화(variation)를 감소시킬 수 있다.
이하, 실시예에 따른 플래시 메모리 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
(실시예)
도 9는 실시예에 따른 플래시 메모리의 단면도이다.
실시예에 따른 플래시 메모리는 기판(210)에 형성된 소자분리막(220)과 활성영역; 상기 활성영역 위에 형성된 복수의 스택 게이트(Stack Gate)(260)(도 5 참조); 상기 스택 게이트(260) 사이의 소자분리막(220)의 하측과 활성영역(230)에 형성된 깊은 임플란트(Deep Implant) 영역(240a); 및 상기 스택 게이트 사이의 활성영역(230)의 표면에 형성된 얕은 임플란트 영역(240b);을 포함할 수 있다.
실시예에서, 상기 깊은 임플란트(Deep Implant) 영역(240a)과 상기 얕은 임플란트 영역(240b)은 전기적으로 연결됨으로써 공통소스(240)를 형성할 수 있다.
실시예에서, 스택 게이트(Stack Gate)(260)의 높이가 상기 소자분리막(220)의 깊이보다 길 수 있다.
또한, 실시예에서 상기 깊은 임플란트(Deep Implant) 영역(240a)은 상기 스택 게이트(260) 사이의 활성영역(230)에 상기 소자분리막(220)의 깊이보다 낮은 깊이로 형성된 제1 이온주입영역(242); 및 상기 스택 게이트(260) 사이의 소자분리막(220) 하측과 활성영역(230)에 상기 소자분리막(220)의 깊이보다 깊은 깊이로 형성된 제2 이온주입영역(246);을 포함할 수 있다.
또한, 상기 깊은 임플란트 영역(240a)은, 스택 게이트(260) 사이의 활성영역(230)에 상기 제1 이온주입영역(242)보다 낮은 깊이에 형성된 제3 이온주입영역(244)을 더 포함할 수 있다.
실시예에서, 상기 제2 이온주입영역(246)은 상기 스택 게이트(260) 사이의 소자분리막(220)의 하측과 활성영역(230)에 직선으로 연결된 형태일 수 있다.
즉, 종래기술에 의하면 RCS(Recessed Common Source)가 구불구불하게 형성된 3차원 구조를 이루지만, 실시예에서 공통소스는 STI 아래에 직선으로 연결되고, 대미지(damage) 발생으로 Rs를 증가시키는 액티브(active) 식각공정이 제거되어 기존 RCS 방법보다 저항의 변화(variation)를 감소시킬 수 있다.
도 10은 종래기술에 의한 플래시 메모리의 단면도이다.
종래의 기술에 의하면 공통소스(Common source)(140)를 연결하기 위해 3 차원 구조로 구불구불하게 연결이 되었다.
종래기술에 의하면, 만약 단위 표면의 면저항(Rs)이 각각 R 이라고 가정하면, N 번째 활성영역(active) 까지 가는데 전체(total) 저항은 3NR이 된다.
반면, 실시예에서는 도 9와 같이 공통소스(240)를 형성할 수 있다. 즉, 실시예에서의 공통소스(240)는 깊은 임플란트(Deep Implant) 영역(240a)과 얕은 임플란트 영역(240b)을 포함할 수 있다.
실시예에서, 상기 제2 이온주입영역(246)은 상기 스택 게이트(260) 사이의 소자분리막(220)의 하측과 활성영역(230)에 직선으로 연결된 형태일 수 있다.
즉, 실시예에서는 도 9와 같이 일단 수직(vertical)하게 숏트(short)가 발생하면, 소자분리막(220) 아래쪽으로 직선연결된 공통소스(Common source)(240)를 형성할 수 있다.
구체적으로, 저항(R)은 저항체의 길이에 비례하게 되고, 길이가 짧아질수록 전체(total) 저항은 감소한다. 실시예에서 제안한 방법은 소자분리막(220) 아래에서 공통소스(common source)를 연결하는 영역은 직선으로 연결되어있고, 액티브(active)(230)와 공통소스(240)는 3 부분의 임플란트(implant)된 영역(246, 244, 242)으로 연결되어있다.
이때 저항을 이루는 단 면적이 기존 방법에 비하여 매우 크기 때문에 실질적인 저항은 감소하게 되고, E13~E14 수준의 도핑(doping)을 진행한다고 하더라도, 기존 방법으로 E15 수준을 도핑(Doping) 하는 것과 동일한 효과를 나타내게 된다. 도 9와 같이 N 번째 액티브(active) 까지 가는데 토탈(Total) 저항은 기존 방법과 동일한 3NR 의 값을 가질 수 있다.
이하, 실시예에 따른 플래시 메모리의 제조공정을 설명한다.
도 5는 실시예에 따른 플래시 메모리의 제조공정의 평면도이다.
우선, 도 5와 같이 기판(210)에 소자분리막(STI)(220)과 활성영역을 정의한다. 이후, 상기 활성영역 위에 복수의 스택 게이트(Stack Gate)(260)를 형성하고, 드레인 영역(250)을 가리는 감광막 패턴(310)을 형성한다. 상기 감광막 패턴(310)에 의해 공통소스 라인 영역인 I-I' 라인 영역이 오픈된다.
도 6은 도 5의 I-I' 선을 따른 단면도이다.
다음으로, 도 7과 같이 상기 스택 게이트(260) 사이의 소자분리막(220)과 활성영역(230)에 깊은 임플란트(Deep Implant) 영역(240a)을 형성한다.
실시예에서 깊은 임플란트(Deep Implant) 영역(240a)을 형성하는 단계는, 상기 스택 게이트(260) 사이의 소자분리막(220)과 활성영역(230)에 복수의 이온주입에 의해 형성될 수 있다.
예를 들어, 3회에 걸쳐 이온주입을 통해 깊은 임플란트(Deep Implant) 영역(240a)을 형성할 수 있으나 이에 한정되는 것이 아니며 2회, 4회 또는 그 이상의 이온주입도 가능하다.
예를 들어, 3회에 진행되는 경우 상기 소자분리막(220)의 깊이보다 낮은 깊이로 제1 이온주입영역(242)을 형성하는 제1 이온주입단계(A)를 진행한다.
이후, 상기 스택 게이트(260) 사이의 소자분리막(220)과 활성영역(230)에 상기 제1 이온주입영역(242)보다 더 깊은 깊이에 제3 이온주입영역(244)을 형성하는 제3 이온주입단계(B) 단계를 진행한다.
이후, 상기 스택 게이트(260) 사이의 소자분리막(220)과 활성영역(230)에 상기 소자분리막(220)의 깊이보다 깊은 깊이로 제2 이온주입영역(246)을 형성하는 제2 이온주입단계(C)를 진행한다.
실시예에서, 상기 제2 이온주입영역(246)은 상기 소자분리막(220)의 하측과 활성영역(230)에 직선으로 연결된 형태일 수 있다.
도 8은 도 5의 II-II' 선을 따른 단면도이다.
스택 게이트(Stack Gate)(260)와 드레인 영역(250)은 감광막 패턴(310)에 의해 가려지고, 공통소스 영역이 오픈된다.
실시예에서 스택 게이트(Stack Gate)(260)의 높이가 소자분리막(220)의 깊이보다 길 수 있다.
예를 들어, 실시예에서 소자분리막(STI)(220) 깊이(depth) (2600 Å) 보다 게이트(gate) 물질로 사용하는 스택게이트(Stack Gate)(260)의 두께(3400 Å)가 약 800 Å 더 두껍다는 것을 이용한 것으로 셀프얼라인(self align) 방법이 사용되기 때문에 공정(process)이 더 간단하며, 기존 RIE 진행 후 이온주입(implant)을 진행하는 것보다 RIE를 진행하지 않아서 RIE에 의한 스트레스(stress), 깊이 프로파일(depth profile) 차이에 의한 공정 마진(margin) 저하를 개선할 수 있다.
즉, 감광막 패턴(310)으로 블락킹(blocking) 안 되는 부분도 스택게이트(Stack gate)(260) 폴리(poly)의 두께가 소자분리막 깊이(STI depth) 보다 두꺼우므로 스택게이트 폴리에 블락킹(blocking) 되고 채널(Channel)로 들어가지 못한다.
또한, 실시 예는 STI 에치스텝(Etch step)을 삭제하여 단차가 기존에 비하여 약 2,000~4,000 Å 이 작아질 수 있다. 예를 들어, 2,800Å 이 작아질 수 있다. 이로 인하여 후속 공정 마진(margin)이 증가하고 PR 잔여물(residue) 발생가능성이 없어진다.
예를 들어, 종래기술에 의하면 컨트롤게이트(Control gate)(2,100Å) + ONO(250Å) + 플로팅게이트(Floating gate)(1,000Å) + STI(2800Å)= 6,150Å이 되는 경우,
실시예를 적용하면 컨트롤게이트(Control gate: CG)(2,100Å) + ONO(250Å) + 플로팅게이트(Floating gate: FG)(1,000Å) = 3,350 Å으로, 약 54% 높이(height)의 감소를 가져올 수 있다.
실시예에서 도 7과 같은 3회에 걸친 깊은 임플란트(Deep Implant) 영역(240a)을 형성하는 예는 다음과 같다.
예를 들어, 인(P)을 이온주입 이온으로 하는 경우, 제1 이온주입단계(A)는 인(P)을 약 135 KeV의 에너지와 1013~1014 /cm2 도즈로 이온주입하여 약 1500 Å 깊 이의 투사범위(Rp: 투영범위 또는 이온주입피크)에 제1 이온주입영역(242)을 형성할 수 있다.
이후, 제3 이온주입단계(B)는 인(P)을 약 160 KeV의 에너지와 1013~1014 /cm2 도즈로 이온주입하여 약 2200 Å 깊이의 투사범위(Rp: 투영범위 또는 이온주입피크)에 제3 이온주입영역(244)을 형성할 수 있다.
이후, 제2 이온주입단계(C)는 인(P)을 약 200 KeV의 에너지와 1013~1014 /cm2 도즈로 이온주입하여 약 2700 Å 깊이의 투사범위(Rp: 투영범위 또는 이온주입피크)에 제2 이온주입영역(246)을 형성할 수 있다.
또는 예를 들어, 아세닉(As)을 이온주입 이온으로 하는 경우, 제1 이온주입단계(A)는 아세닉(As)을 약 250 KeV의 에너지와 1013~1014 /cm2 도즈로 이온주입하여 약 1500 Å 깊이의 투사범위(Rp: 투영범위 또는 이온주입피크)에 제1 이온주입영역(242)을 형성할 수 있다.
이후, 제3 이온주입단계(B)는 아세닉(As)을 약 370 KeV의 에너지와 1013~1014 /cm2 도즈로 이온주입하여 약 2200 Å 깊이의 투사범위(Rp: 투영범위 또는 이온주입피크)에 제3 이온주입영역(244)을 형성할 수 있다.
이후, 제2 이온주입단계(C)는 아세닉(As)을 약 460 KeV의 에너지와 1013~1014 /cm2 도즈로 이온주입하여 약 2700 Å 깊이의 투사범위(Rp: 투영범위 또는 이온주입 피크)에 제2 이온주입영역(246)을 형성할 수 있다.
그 다음으로, 도 9와 같이, 상기 스택 게이트(260) 사이의 활성영역(230)의 표면에 얕은 임플란트 영역(240b)을 형성한다.
앞의 공통소스(Common source) 공정에서 깊은 이온주입(deep implant)을 사용하여 원하는 영역의 소자분리막 아래를 모두 이온주입(implant)으로 연결하였다. 그러나 소자분리막(220) 바닥 부분과 활성영역의 표면(surface) 부분이 연결되지 못하면 의미가 없게 된다.
실시예에서는 소자분리막의 바닥과 활성영역의 표면(surface)을 연결하는 방법으로 기존 공정에서 사용하는 셀 소스드레인(CSD: cell source/drain) 공정, 고전압 엘디디(HV LDD)공정 또는 저전압 엘디디(LV LDD)공정 중의 어느 하나 이상의 공정 시 상기 스택 게이트(260) 사이의 소자분리막(220)과 활성영역(230)을 오픈하여 진행함으로써 추가적인 공정의 증가 없이 소자분리막 바닥과 소스라인(source line)의 표면을 연결할 수 있다.
예를 들어, 셀 소스드레인(CSD: cell source/drain) 공정을 활용하는 경우 아세닉(As)을 이온주입 이온으로 하고, 약 15 KeV의 에너지와 2×1014 /cm2 도즈로 이온주입하여 약 150 Å 깊이의 투사범위(Rp)에 얕은 임플란트 영역(240b)을 형성할 수 있다.
또는, 고전압 엘디디(HV LDD)공정을 활용하는 경우 인(P)을 이온주입 이온으로 하고, 약 60 KeV의 에너지와 2×1013 /cm2 도즈로 이온주입하여 약 800 Å 깊이 의 투사범위(Rp)에 얕은 임플란트 영역(240b)을 형성할 수 있다.
또는, 저전압 엘디디(LV LDD)공정을 활용하는 경우 아세닉(As)을 이온주입 이온으로 하고, 약 40 KeV의 에너지와 2×1014 /cm2 도즈로 이온주입하여 약 300 Å 깊이의 투사범위(Rp)에 얕은 임플란트 영역(240b)을 형성할 수 있다.
예를 들어, 고전압 트랜지스터(HV TR)를 사용하는 플리시(Flash) 공정의 최대 졍션 뎁스(junction depth)가 최소(minimum) 약 1000 Å 수준이라고 할 때 공통소스(Common source)를 형성하기 위한 공정은 약 1500 Å에서부터 진행할 수 있다.
이는 기존에 진행하는 공정을 그대로 이용하게 되어 추가적인 공정이 필요하지 않는 것을 의미한다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1 내지 도 4는 종래기술에 따른 플래시 메모리의 공정단면도.
도 5는 실시예에 따른 플래시 메모리의 제조공정의 평면도.
도 6 내지 도 9는 실시예에 따른 플래시 메모리의 공정단면도.
도 10은 종래기술에 따른 플래시 메모리의 단면도.

Claims (13)

  1. 기판에 형성된 소자분리막과 활성영역;
    상기 활성영역 위에 형성된 복수의 스택 게이트(Stack Gate);
    상기 스택 게이트 사이의 소자분리막의 하측과 활성영역에 형성된 제1 임플란트 영역; 및
    상기 스택 게이트 사이의 활성영역의 표면에 상기 제1 임플란트 영역보다 얕게 형성된 제2 임플란트 영역;을 포함하며,
    상기 제1 임플란트 영역은,
    상기 스택 게이트 사이의 활성영역에 상기 소자분리막의 깊이보다 낮은 깊이로 형성된 제1 이온주입영역;
    상기 스택 게이트 사이의 소자분리막 하측과 활성영역에 상기 소자분리막의 깊이보다 더 깊은 깊이로 형성된 제2 이온주입영역; 및
    상기 스택 게이트 사이의 활성영역에 상기 제1 이온주입영역보다 낮은 깊이에 형성된 제3 이온주입영역;을 포함하는 것을 특징으로 하는 플래시 메모리.
  2. 제1 항에 있어서,
    상기 스택 게이트(Stack Gate)의 높이가 상기 소자분리막의 깊이보다 긴 것을 특징으로 하는 플래시 메모리.
  3. 삭제
  4. 삭제
  5. 기판에 형성된 소자분리막과 활성영역;
    상기 활성영역 위에 형성된 복수의 스택 게이트(Stack Gate);
    상기 스택 게이트 사이의 소자분리막의 하측과 활성영역에 형성된 제1 임플란트 영역; 및
    상기 스택 게이트 사이의 활성영역의 표면에 상기 제1 임플란트 영역보다 얕게 형성된 제2 임플란트 영역;을 포함하며,
    상기 제1 임플란트 영역은,
    상기 스택 게이트 사이의 활성영역에 상기 소자분리막의 깊이보다 낮은 깊이로 형성된 제1 이온주입영역; 및
    상기 스택 게이트 사이의 소자분리막 하측과 활성영역에 상기 소자분리막의 깊이보다 더 깊은 깊이로 형성된 제2 이온주입영역;을 포함하고,
    상기 제2 이온주입영역은 상기 스택 게이트 사이의 소자분리막의 하측과 활성영역에 직선으로 연결된 형태인 것을 특징으로 하는 플래시 메모리.
  6. 제1 항 또는 제5 항에 있어서,
    상기 제2 임플란트 영역은,
    상기 제1 임플란트 영역의 상측과 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리.
  7. 제1 항 또는 제5 항에 있어서,
    상기 제1 임플란트 영역과 상기 제2 임플란트 영역은 공통소스를 형성하는 것을 특징으로 하는 플래시 메모리.
  8. 기판에 소자분리막과 활성영역을 형성하는 단계;
    상기 활성영역 위에 복수의 스택 게이트(Stack Gate)를 형성하는 단계;
    상기 스택 게이트 사이의 소자분리막 하측과 활성영역에 제1 임플란트 영역을 형성하는 단계; 및
    상기 스택 게이트 사이의 활성영역의 표면에 상기 제1 임플란트 영역보다 얕게 제2 임플란트 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
  9. 제8 항에 있어서,
    상기 스택 게이트(Stack Gate)를 형성하는 단계는,
    상기 스택 게이트(Stack Gate)의 높이가 상기 소자분리막의 깊이보다 긴 것을 특징으로 하는 플래시 메모리 제조방법.
  10. 제8 항에 있어서,
    상기 제1 임플란트 영역을 형성하는 단계는,
    상기 스택 게이트 사이의 소자분리막과 활성영역에 상기 소자분리막의 깊이 보다 낮은 깊이로 제1 이온주입영역을 형성하는 단계; 및
    상기 스택 게이트 사이의 소자분리막 하측과 활성영역에 상기 소자분리막의 깊이보다 더 깊은 깊이로 제2 이온주입영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
  11. 제10 항에 있어서,
    상기 제1 임플란트 영역을 형성하는 단계는,
    상기 제1 이온주입영역을 형성하는 단계 후에 상기 스택 게이트 사이의 활성영역에 상기 제1 이온주입영역보다 낮은 깊이에 제3 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
  12. 제10 항에 있어서,
    상기 제2 이온주입영역을 형성하는 단계에서,
    상기 제2 이온주입영역은 상기 소자분리막의 하측과 활성영역에 직선으로 연결된 형태인 것을 특징으로 하는 플래시 메모리 제조방법.
  13. 제8 항에 있어서,
    상기 제2 임플란트 영역을 형성하는 단계는,
    상기 제1 임플란트 영역을 형성하는 단계 후에,
    셀 소스/드레인(Cell Source/Drain) 공정, 고전압 엘디디(HV LDD)공정 또는 저전압 엘디디(LV LDD)공정 중의 어느 하나 이상의 공정 시 상기 스택 게이트 사이의 소자분리막과 활성영역을 오픈하여 진행함으로써 형성되는 것을 특징으로 하는 플래시 메모리 제조방법.
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JP2008224919A JP5032421B2 (ja) 2007-09-07 2008-09-02 フラッシュメモリ及びその製造方法
CN2008102156292A CN101383354B (zh) 2007-09-07 2008-09-08 闪存及其制造方法

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016518B1 (ko) * 2008-07-15 2011-02-24 주식회사 동부하이텍 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법
CN103715145B (zh) * 2012-09-29 2017-07-14 中芯国际集成电路制造(上海)有限公司 Nor快闪存储器的形成方法
US9673194B2 (en) * 2013-10-31 2017-06-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9679979B2 (en) * 2014-02-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure for flash memory cells and method of making same
US9876019B1 (en) * 2016-07-13 2018-01-23 Globalfoundries Singapore Pte. Ltd. Integrated circuits with programmable memory and methods for producing the same
CN106941076B (zh) * 2017-04-24 2020-05-01 上海华力微电子有限公司 一种降低闪存源端导通电阻的方法
CN112309853A (zh) * 2020-11-12 2021-02-02 上海华虹宏力半导体制造有限公司 屏蔽栅极沟槽结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6596586B1 (en) 2002-05-21 2003-07-22 Advanced Micro Devices, Inc. Method of forming low resistance common source line for flash memory devices
KR20030096875A (ko) * 2002-06-18 2003-12-31 주식회사 하이닉스반도체 반도체 플래시 메모리 셀의 제조방법
KR20060072751A (ko) * 2004-12-23 2006-06-28 동부일렉트로닉스 주식회사 플래시 메모리 셀 및 그 제조 방법
KR20060078853A (ko) * 2004-12-30 2006-07-05 동부일렉트로닉스 주식회사 플래시 메모리 셀 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223868A (ja) * 1997-02-12 1998-08-21 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその製造方法
TW355835B (en) 1997-12-12 1999-04-11 United Microelectronics Corp Manufacturing method of flash memory
JP2000269366A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 不揮発性半導体メモリ
JP2004235399A (ja) * 2003-01-30 2004-08-19 Renesas Technology Corp 不揮発性半導体記憶装置
JP4979060B2 (ja) 2006-03-03 2012-07-18 ルネサスエレクトロニクス株式会社 表示制御用半導体集積回路
KR100806787B1 (ko) * 2006-07-24 2008-02-27 동부일렉트로닉스 주식회사 플래쉬 반도체 소자의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6596586B1 (en) 2002-05-21 2003-07-22 Advanced Micro Devices, Inc. Method of forming low resistance common source line for flash memory devices
KR20030096875A (ko) * 2002-06-18 2003-12-31 주식회사 하이닉스반도체 반도체 플래시 메모리 셀의 제조방법
KR20060072751A (ko) * 2004-12-23 2006-06-28 동부일렉트로닉스 주식회사 플래시 메모리 셀 및 그 제조 방법
KR20060078853A (ko) * 2004-12-30 2006-07-05 동부일렉트로닉스 주식회사 플래시 메모리 셀 및 그 제조 방법

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