CN104425508A - 集成的分裂栅非易失性存储器单元和逻辑结构 - Google Patents

集成的分裂栅非易失性存储器单元和逻辑结构 Download PDF

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Abstract

本发明提供了集成的分裂栅非易失性存储器单元和逻辑结构。制作半导体结构的方法包括在NVM区域中形成选择栅和电荷存储层。垫片选择栅是通过在回刻蚀之后沉积共形层而形成的。构图刻蚀导致在所述选择栅上保留所述电荷存储层的一部分。形成于逻辑区域中的哑元栅结构具有被绝缘层围绕的哑元栅。执行化学抛光导致所述电荷存储层的顶面与所述哑元栅结构的顶面共面。用包括另一个化学机械抛光的金属逻辑栅替代所述哑元栅的一部分导致所述电荷存储层的顶面与所述金属逻辑栅共面。

Description

集成的分裂栅非易失性存储器单元和逻辑结构
技术领域
本公开通常涉及制作半导体结构的方法，更具体地说，涉及在集成分裂栅非易失性存储器单元与诸如晶体管的逻辑结构的制作有用的方法。
背景技术
由于对存储电荷的NVM晶体管以及通常用于高速操作的逻辑晶体管的不同要求，非易失性存储器(NVM)和逻辑晶体管的集成一直是一个挑战。随着浮置栅极以及纳米晶体或氮化物的使用，存储电荷的需要已经解决了大部分。在任何这些情况下，对这种独特层的需要使得NVM晶体管和逻辑晶体管的集成很困难。特定类型的电荷存储层还对可用于实现集成的选项有很大影响。使用了高-k电介质的逻辑结构也越来越受欢迎以随着栅电介质厚度规格低于2纳米来降低泄露影响。
虽然具有28纳米栅长度的逻辑结构当前被生产，使用在浮置栅极配置上的控制栅的NVM在这种小规模上尚未被证明是可靠的。因此，随着栅长度的减小，具有纳米晶体的NVM是更可行的选项。因此，需要提供具有通过使用与规格为28纳米或更小的栅长度相同的工艺形成的逻辑结构和NVM的集成电路。
附图说明
本发明通过举例的方式说明并不被附图所限定，在附图中类似的参考符号表示相同的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。
图1是根据第一实施例的在制作的一个阶段的半导体结构。
图2-图34示出了在制作的后续阶段的图1的半导体结构。
具体实施方式
公开了半导体结构的方法和结构的实施例。其包括与诸如具有高-k栅电介质的晶体管的逻辑结构集成的非易失性存储器(NVM)分裂栅存储器单元。分裂栅存储器单元包括选择栅和控制栅。氧化层和氮化层沉积在衬底的包括分裂栅结构的区域上，而包括高-k电介质的栅堆叠沉积在衬底的被形成逻辑结构的区域上。在制作期间，在NVM和逻辑区域上的夹层电介质可以被化学-机械抛光，这导致控制栅需要成为沿着NVM的选择栅的一侧的垫片。在ILD被抛光之后，逻辑结构的金属栅材料被沉积。通过参考下面的描述和附图，可以更好地理解。
图1所示的是在制作的中间阶段的半导体结构100的实施例，其中半导体结构100包括具有深N-井植入104的半导体衬底102，NVM P-井106、逻辑结构P-井107、具有将P-井106的大部分从P-井107的大部分分离的沉积氧化物的隔离沟槽108、以及在P-井106、P-井107上的栅电介质110。
半导体衬底102可以是任何半导体材料或材料的组合，例如砷化镓、硅锗、绝缘体硅片(SOI)、硅、单晶硅等等，以及上面的组合。栅电介质110可以是对栅电介质常见的热生长氧化物，并且厚度可以是30-120埃或其它合适的尺寸。
NVM区域112包括NVM P-井106，在其上形成NVM存储器单元。逻辑区域114包括逻辑P-井107，在其上形成逻辑结构。注意，相反极性可以被用于半导体结构100，其中P-井106、107可以是可以被使用的极性的示例。
图2所示的是在逻辑区域114上沉积光致抗蚀剂202并且执行各向异性刻蚀或各向同性刻蚀以移除NVM区域112中的栅电介质110之后的半导体结构100的实施例。对于栅电介质110是氧化硅的情况，反应离子刻蚀(RIE)、HF湿刻蚀或其它合适的刻蚀可以被使用。在刻蚀NVM区域112中的栅电介质110之后，逻辑区域114上的光致抗蚀剂202被移除，如图3所示。
在图4中，氧化层400形成于NVM区域112中的隔离沟槽108之间的P-井106的暴露表面中。通过使用湿或干热氧化，氧化层400的厚度可以在20-40埃的范围内。
图5所示的是在多晶硅层502沉积在NVM区域112和逻辑区域114中之后的半导体结构100。多晶硅层502的厚度可以在500-800埃的范围内并且可以通过使用低压化学气相沉积(LPCVD)被沉积。
图6所示的是随着多晶硅层502通过植入602N-型离子被掺杂的半导体结构100。掺杂可以被植入在任何合适的深度，例如大约是多晶硅层502一半厚度的深度。
图7所示的是在氧化层702、氮化层704和氧化层706已沉积在NVM区域112和逻辑区域114中的多晶硅层502上之后的半导体结构100。氧化层702的厚度可以在大约30-60埃的范围内。氮化层704的厚度可以在大约200-300埃的范围内以及氧化层706的厚度可以在大约50-100埃的范围内。层702-706的其它合适的厚度可以被使用。层702-706可以通过使用化学气相沉积(CVD)被沉积。
图8所示的是在光致抗蚀剂部分808、810被构图以及NVM区域112上的层502(图6)、702-706(图7)被刻蚀以形成NVM单元的栅堆叠802、804之后的半导体结构100。光致抗蚀剂部分812保持在层502(图5)、702-706(图7)上，其在逻辑区域114中被统称为“硬掩模806”，而栅堆叠802、804被刻蚀。光致抗蚀剂部分808、810和812然后被移除，如图9所示。
图10所示的是在P-井106中的凹口1002、1004和1006在NVM区域112中的栅堆叠802、804周围被干刻蚀之后的半导体结构100。凹口1002、1004和1006的深度可以是大约200-400埃或是其它合适的深度。
图11所示的是在通过使用高温氧化在凹口1002、1004、1006中生长修复氧化物部分1102、1104、1106之后的半导体结构100。氧化物部分1102、1104、1106被用于修复对P-井106的表面的损坏，该损坏可以在刻蚀过程中发生并且厚度可以是大约50-150埃。其它合适的厚度可以被使用。
图12所示的是示出植入过程1202(也称为“逆掺杂”)、在修复氧化物部分1102-1106下面形成植入区域1204、1206、1208之后的半导体结构100。植入区域1204、1206、1208是与它们在其中形成的区域的极性相反的掺杂剂类型。在所示的示例中，因为P-井区域106具有P-型极性，植入区域1204-1208具有N-型极性。
图13所示的是在修复氧化物部分1102-1106通过刻蚀或其它合适的技术被移除之后的半导体结构100。
图14所示的是在底部氧化物部分1402、1404、1406形成在植入区域1204-1208上之后的半导体结构100。氧化物部分1408在NVM区域112和逻辑区域114的边界处也沿着硬掩模806的多晶硅层(图5的502)的暴露侧壁形成。底部氧化物部分1402、1404、1406、1408的厚度可以在50-150埃的范围内或是其它合适的厚度，并且通过使用高温氧化被形成。
图15所示的是在NVM区域112和逻辑区域114的顶部上形成电荷存储层1502之后的半导体结构100。电荷存储层1502可以通过沉积和热处理多晶硅、锗、金属、碳化硅、或其它合适的金属或硅材料或这些材料的任何组合的离散存储元件被形成。在所示的实施例中，电荷存储层1502包括代表纳米晶体1504的小圆圈，然而，电荷存储层1502可以是由连续的氮化硅层、多晶硅或其它合适的材料形成。电荷存储层1502也可以被称为共形导电层并且厚度在50-300埃之间。底部氧化物部分1402、1404、1406、1408可以是热层以承受纳米晶体形成的高温。高-k电介质材料可以被用作具有金属纳米晶体的底部氧化物部分1402、1404、1406、1408，或当使用较低温度硅纳米晶体形成过程时。电介质层1506形成于电荷存储层1502上以将电荷存储层1502从随后形成的层中分离开。
图16所示的是在多晶硅层1602被沉积在NVM区域112和逻辑区域114中之后的半导体结构100。多晶硅层1602的厚度可以在500-800埃的范围内并且可以通过使用低压化学气相沉积(LPCVD)被沉积。
图17所示的是随着多晶硅层1602通过植入1702(例如利用N-型掺杂剂)的半导体结构100。掺杂可以被植入在任何合适的深度，例如大约是多晶硅层1602一半厚度的深度。
图18所示的是在多晶硅层1602被刻蚀以在选择栅堆叠802(图8)上形成侧壁垫片1802、1804、在选择栅堆叠804(图8)上形成侧壁垫片1806、1808以及在电荷存储层1502的侧壁上形成侧壁垫片1810之后的半导体结构100。
图19所示的是在光致抗蚀剂区域1902、1904在相应垫片1804、1806和电荷存储层1502相邻部分上沉积并构图之后的半导体结构100。
图20所示的是在电荷存储层1502(图15)的部分和底部氧化物1402-1408(图14)从未受到光致抗蚀剂区域1902、1904保护的区域中移除之后的半导体结构100。
图21所示的是在光致抗蚀剂区域1902、1904被移除、从而将电荷存储层1502(图15)的部分保留在相应选择栅堆叠802、804的顶部的部分以及一侧之后的半导体结构100。垫片1804、1806与电荷存储层1502的相应部分保持相邻。
图22所示的是在氧化层2202、氮化层2204和氧化层2206已沉积在NVM区域112和逻辑区域114上之后的半导体结构100。氧化层2202的厚度可以在大约50-150埃的范围内。氮化层2204的厚度可以在大约200-300埃的范围内以及氧化层2206的厚度可以在大约50-100埃的范围内。层2202-2206的其它合适的厚度也可以使用。层2202-2206可以通过使用化学气相沉积(CVD)被沉积。
图23所示的是在光致抗蚀剂2302沉积在NVM区112上以及层2202-2206上和硬掩模806从逻辑区域114移除之后的半导体结构100。
图24所示的是在光致抗蚀剂2302在NVM区域112上移除之后的半导体结构100。
图25所示的是在光致抗蚀剂2502沉积在NVM区域112上以及使用湿刻蚀或其它合适的技术移除栅电介质110之后的半导体结构100。
图26所示的是在高-k电介质层2602、阻挡金属层2604以及多晶硅层2606被沉积、构图以及刻蚀以在逻辑区域114中形成栅堆叠2600(也被称为哑元栅结构)之后的半导体结构100。高-k电介质层2602在具有15-30埃或其它合适的厚度的高-k电介质材料下可以具有一层10埃或更小厚度的基底氧化物并且通过使用化学气相沉积(CVD)或其它合适的技术被沉积。阻挡金属层2604可以由厚度在15-150埃的范围内或是其它合适的厚度的例如氮化钛的合适材料形成并且通过使用物理气相沉积(PVD)(也被称为“溅射”)或其它合适的技术被沉积。多晶硅层2606的厚度可以在400-800埃的范围内或是其它合适的厚度并且通过使用化学气相沉积(CVD)或其它合适的技术沉积在阻挡金属层2604上。多晶硅层2606也可以被称为哑元逻辑栅极。氧化层2608的厚度可以在50-100埃的范围内或是其它合适的厚度，并且通过使用CVD或其它合适的技术被沉积。光致抗蚀剂2502和氧化层2206在层2602、2604、2606、2608的沉积之前被移除。
图27所示的是在例如氮化层2702和氧化层2704的一层或多层垫片材料沉积在NVM区域112和逻辑区域114中之后的半导体结构100。氮化层2702的厚度可以在20-120埃的范围内或是其它合适的厚度并且通过使用CVD或其它合适的技术被沉积。氧化层2704的厚度可以在50-200埃的范围内或是其它合适的厚度并且通过使用CVD或其它合适的技术被沉积。
图28所示的是在光致抗蚀剂2802已经沉积以及氧化层2704通过使用湿刻蚀或其它合适的技术已被构图之后的半导体结构100。光致抗蚀剂2802被剥离之后，逻辑区域114覆盖有氮化层2702和氧化层2704，而NVM区域覆盖有氧化层2202、氮化层2204、氮化层2702。
图29所示的是在湿刻蚀被用于从包括氮化层2204和2702的NVM区域112移除保护层同时保持氧化层2202之后的半导体结构100。光致抗蚀剂2802也被移除。
图30所示的是在侧壁垫片3002、3004、3006形成在NVM单元3001上，侧壁垫片3008、3010、3012形成在NVM单元3003上以及侧壁垫片3011、3013、3015、3017形成在逻辑结构3009上之后的半导体结构100。垫片3002、3004和3006留下暴露的控制栅垫片1804和1806的顶部部分。可以通过植入形成更重掺杂的源极/漏极区域3028-3040具有更高的掺杂浓度、因此更高的导电性。由于垫片3002-3017，源极/漏极区域3028-3040与NVM单元3001、3003和逻辑结构3009的栅极隔开。
控制栅垫片1804、1806的顶部部分(3016、3020)、源极/漏极区域3028-3040以及NVM单元3001、3003和逻辑结构3009的栅极顶部于是可以被硅化以制作低电阻触点3014-3026。硅化物的厚度可以在50-200埃的范围内或是其它合适的厚度，并且可以通过溅射金属和热处理结构100以热形成硅-金属化合物而形成。
图31所示的是在绝缘氧化物层3102沉积在NVM区域112和逻辑区域114上、并且被抛光到500-800埃的高度或其它合适的厚度之后的半导体结构100，其中抛光取决于NVM单元3001、3003和逻辑结构3009的高度。注意，在选择栅堆叠802、804顶部上的电荷存储层1502的一部分在抛光期间被移除。
图32所示的是在硬掩模3202被沉积和构图以保护NVM区域112之后的半导体结构100。湿刻蚀或其它合适的技术被用于选择性地移除硅化的多晶硅栅以在逻辑结构2009中形成开口3204。在多晶硅栅被删除之后，高-k电介质层2602和阻挡金属2604保持在开口3204的底部。
图33所示的是在通过使用原子层沉积或其它合适的技术将开口3204的底部和两侧与功函数金属3302对齐之后的半导体结构100。功函数金属3302是基于电特性被选择的导电金属或其它材料以设置逻辑结构3009的信道的阈值电压。随后，在金属栅3304和功函数金属3302的化学机械抛光之后，金属栅3304沉积在功函数金属3302上以填充开口3204。金属栅3304可以由铝或其它合适的材料形成。
图34所示的是在硬掩模3202被移除、以及夹层电介质3402沉积在NVM区域112和逻辑区域114上之后的半导体结构100。开口3404-3412可以形成于电介质3402中并且填充有导电材料以与NVM单元3001、3003和逻辑结构3009的源极/漏极区域3028-3040接触。
目前应了解，提供了一种通过使用具有非易失性存储器(NVM)部分(112)和逻辑区域(114)的衬底制作半导体结构的方法。所述方法可以包括在所述NVM区域中的所述衬底上形成选择栅(804)，以及在包括所述逻辑区域和所述NVM区域上的所述衬底上形成电荷存储层。在所述NVM区域上包括在所述选择栅。共形的(conformal)导电层(1602)形成在包括所述逻辑区域和所述NVM区域上的所述电荷存储层。在所述NVM区域上包括在所述选择栅上。所述共形的导电层被回刻蚀以形成与所述选择栅的侧壁相邻的控制栅(1806)。掩模(1904)形成在所述电荷存储层、所述控制栅以及所述选择栅的一部分上。使用所述掩模执行所述电荷存储层的构图刻蚀以保留在所述选择栅上以及在所述控制栅下的所述电荷存储层的一部分并且从所述逻辑区域移除所述电荷存储层。在所述逻辑区域中形成具有被绝缘层(3102)围绕的哑元逻辑栅(2604、2606)的哑元栅结构(2600)。执行化学机械抛光以移除所述选择栅上的所述电荷存储层的所述部分并且导致所述NVM区域的顶面与所述逻辑区域的顶面共面。用金属栅(3302、3304)替代所述哑元栅结构的一部分。
另一方面，所述方法还可以包括在执行所述电荷存储层的所述构图刻蚀之后以及在所述逻辑区域中形成所述哑元栅之前在所述NVM区域上形成硬掩膜(2202、2204、2206)。形成哑元栅结构包括在所述逻辑区域上形成高-k电介质(2602)，在所述高-k电介质上形成阻挡层(2604)以及对所述阻挡层构图。
另一方面，形成哑元栅结构还可以包括：在所述阻挡层上形成多晶硅层(2606)；以及对所述多晶硅层和所述高-k电介质构图，其中对所述多晶硅层和所述高-k电介质构图与对所述阻挡层构图对准对齐以保留多晶硅哑元栅。
另一方面，形成所述硬掩膜可以包括形成氮化层(2204)。
另一方面，形成所述硬掩膜还可以包括在形成所述氮化层以及在所述氮化层上形成第二氧化层(2206)之前形成第一氧化层(2202)。
另一方面，所述方法还可以包括在执行所述化学机械抛光之前移除所述硬掩膜。
另一方面，替代所述哑元栅可以包括在所述NVM区域上形成掩膜(3202)；移除所述多晶硅哑元栅；沉积功函数金属(3302)以及沉积栅金属(3304)。
另一方面，替代所述哑元栅还可以包括在所述栅金属和所述功函数金属上执行化学机械抛光。
另一方面，形成所述电荷存储层的所述步骤可以包括形成包括被绝缘材料围绕的纳米晶体的层。
另一方面，形成所述共形的导电层包括沉积多晶硅层(1602)并植入所述多晶硅层(1702)。
另一方面，所述方法还可以包括在所述NVM区域中的所述衬底上形成第一热氧化层(400)，其中形成所述选择栅还特征在于在所述第一热氧化层上形成。
另一方面，所述方法还可以包括移除与所述选择栅相邻的所述第一热氧化层的一部分；以及在形成所述共形的导电层之前形成与所述选择栅相邻的第二热氧化层(1404)。所述电荷存储层形成于所述第二热氧化层上。
另一方面，所述方法还可以包括在形成所述第二热氧化层之前刻蚀与所述选择栅相邻的所述衬底。
在另一个实施例中，一种通过使用具有非易失性存储器(NVM)部分(112)和逻辑区域(114)的衬底制作半导体结构的方法可以包括：在所述NVM区域中形成选择栅(804)；在所述NVM区域中的所述衬底上形成电荷存储层(1502)；形成与所述选择栅的第一侧相邻的控制栅(1806)；在所述NVM区域上形成硬掩膜(2202、2204、2206)；在形成所述硬掩膜之后在所述逻辑区域上形成高-k电介质(2602)；在所述高-k电介质上形成阻挡金属(2604)；在所述阻挡金属上形成哑元栅(2606)；对所述哑元栅和所述阻挡金属构图；从所述NVM区域上移除所述硬掩膜；执行化学机械抛光；以及用功函数金属(3302)替代所述哑元栅。
另一方面，所述方法还可以包括在执行所述化学机械抛光之前在所述哑元栅周围形成夹层电介质(3102)。
另一方面，所述方法还可以包括对所述电荷存储层构图以从所述选择栅移除所述电荷存储层的第一部分并且保留在所述选择栅上的第二部分。执行所述化学机械抛光移除所述电荷存储层的所述第二部分。
另一方面，形成所述电荷存储层还特征在于形成纳米晶体层，由此所述纳米晶体层通过执行所述化学机械抛光从所述选择栅上被移除。
另一方面，所述方法还可以包括在形成所述选择栅之前在所述衬底上执行第一热氧化(400)；在形成所述选择栅之前后从所述衬底移除氧化物；以及在形成所述控制栅之前执行第二热氧化(1404)。所述控制栅形成于由所述第二热氧化形成的氧化物上。
另一方面，形成所述硬掩膜层可以包括形成第一氧化层(2202)；在所述第一氧化层上形成氮化层(2204)；以及在所述氮化层上形成第二氧化层(2206)。
在另一个实施例中，一种使用具有非易失性存储器(NVM)部分(112)和逻辑区域(114)的衬底的半导体结构可以包括在所述NVM区域中的所述衬底上的热氧化层(400)上的包括多晶硅的选择栅(804)；与所述选择栅的第一侧相邻的控制栅(1806)；具有在所述控制栅和所述衬底之间的第一部分以及在所述控制栅和所述选择栅的所述第一侧之间的第二部分的电荷存储层(1502)。所述第二部分具有顶面。逻辑栅(3302、3304)包括在于所述NVM区域中的所述衬底上的高k电介质(2602)上的金属。所述逻辑栅具有与所述纳米晶体层的所述第二部分的所述顶面共面的顶面。
虽然关于特定导电类型或电位极性描述了本发明，技术人员知道导电类型和电位极性可以是相反的。
在描述和权利要求中的术语“前面”、“后面”、“顶部”、“底部”、“上面”、“下面”等等(如果有的话)，是用于描述性的目的并且不必用于描述永久性的相对位置。应了解术语的这种用法在适当的情况下是可以互换的以便本发明所描述的实施例例如能够在其它方向而不是本发明所说明的方向上操作。
虽然本发明的描述参照具体实施例，在不脱离如以下权利要求所记载的的本发明范围的情况下，可以进行各种修改以及变化。例如，顶部氧化物和底部氧化物被描述，但是另一种绝缘材料可以被取代。因此，说明书以及附图被认为是说明性而不是限定性的，并且所有这些修改是旨在包括在本发明的范围内。在此关于具体实施例描述的任何好处、优点或解决方案都不旨在被解释为任何或所有权利要求的关键的、必需的、或本质特征或元素。
此外，本发明所用的“一”或“一个”被定义为一个或多个。并且，在权利要求中所用词语如“至少一个”以及“一个或多个”不应该被解释以暗示通过不定冠词“一”或“一个”引入的其它权利要求元素限定任何其它特定权利要求。所述特定权利要求包括这些所引入的对发明的权利元素，所述权利元素不仅仅包括一个这样的元素。即使当同一权利要求中包括引入短语“一个或多个”或“至少一个”以及不定冠词，例如“一”或“一个”。使用定冠词也是如此。
除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素的。因此，这些术语不一定表示时间或这些元素的其它优先次序。

Claims (20)

1.一种通过使用具有非易失性存储器(NVM)区域和逻辑区域的衬底来制作半导体结构的方法，包括：
在所述NVM区域中的所述衬底上形成选择栅；
在所述衬底上形成电荷存储层，包括在所述逻辑区域和所述NVM区域上形成电荷存储层，其中在所述NVM区域上包括在所述选择栅上；
在所述电荷存储层上形成共形的导电层，包括在所述逻辑区域和所述NVM区域上形成共形的导电层，其中在所述NVM区域上包括在所述选择栅上；
刻蚀所述共形的导电层以形成与所述选择栅的侧壁相邻的控制栅；
在所述电荷存储层、所述控制栅以及所述选择栅的一部分上形成掩模；
使用所述掩模来执行所述电荷存储层的构图刻蚀以保留在所述选择栅上以及所述控制栅下的所述电荷存储层的一部分并且从所述逻辑区域移除所述电荷存储层；
在所述逻辑区域中形成具有被绝缘层围绕的哑元逻辑栅的哑元栅结构；
执行化学机械抛光以移除所述选择栅上的所述电荷存储层的所述部分并且导致所述NVM区域的顶面与所述逻辑区域的顶面共面；以及
用金属栅替代所述哑元栅结构的一部分。
2.根据权利要求1所述的方法，还包括：
在执行所述电荷存储层的所述构图刻蚀之后以及在所述逻辑区域中形成所述哑元栅之前在所述NVM区域上形成硬掩膜；
其中，形成哑元栅结构包括：
在所述逻辑区域上形成高k电介质；
在所述高k电介质上形成阻挡层；以及
对所述阻挡层构图。
3.根据权利要求2所述的方法，其中形成哑元栅结构还包括：
在所述阻挡层上形成多晶硅层；以及
对所述多晶硅层和所述高k电介质构图，其中对所述多晶硅层和所述高k电介质构图与对所述阻挡层构图对齐以保留多晶硅哑元栅。
4.根据权利要求2所述的方法，其中形成所述硬掩膜包括形成氮化层。
5.根据权利要求4所述的方法，其中形成所述硬掩膜还包括在形成所述氮化层以及在所述氮化层上形成第二氧化层之前形成第一氧化层。
6.根据权利要求2所述的方法，还包括在执行所述化学机械抛光之前移除所述硬掩膜。
7.根据权利要求3所述的方法，其中替代所述哑元栅结构的所述部分包括：
在所述NVM区域上形成掩膜；
移除所述多晶硅哑元栅；
沉积功函数金属；以及
沉积栅金属。
8.根据权利要求7所述的方法，其中替代所述哑元栅结构的所述部分还包括在所述栅金属和所述功函数金属上执行化学机械抛光。
9.根据权利要求1所述的方法，其中形成所述电荷存储层的步骤包括形成包括被绝缘材料围绕的纳米晶体的层。
10.根据权利要求1所述的方法，其中形成所述共形的导电层包括沉积多晶硅层并植入所述多晶硅层。
11.根据权利要求1所述的方法，还包括在所述NVM区域中的所述衬底上形成第一热氧化层，其中形成所述选择栅还特征在于在所述第一热氧化层上形成。
12.根据权利要求11所述的方法，还包括：
移除与所述选择栅相邻的所述第一热氧化层的一部分；以及
在形成所述共形的导电层之前形成与所述选择栅相邻的第二热氧化层，
其中所述电荷存储层形成于所述第二热氧化层上。
13.根据权利要求12所述的方法，还包括在形成所述第二热氧化层之前刻蚀与所述选择栅相邻的所述衬底。
14.一种通过使用具有非易失性存储器(NVM)区域和逻辑区域的衬底来制作半导体结构的方法，包括：
在所述NVM区域中形成选择栅；
在所述NVM区域中的所述衬底上形成电荷存储层；
形成与所述选择栅的第一侧相邻的控制栅；
在所述NVM区域上形成硬掩膜；
在形成所述硬掩膜之后在所述逻辑区域上形成高k电介质；
在所述高k电介质上形成阻挡金属；
在所述阻挡金属上形成哑元栅；
对所述哑元栅和所述阻挡金属构图；
从所述NVM区域上移除所述硬掩膜；
执行化学机械抛光；以及
用功函数金属替代所述哑元栅。
15.根据权利要求14所述的方法，还包括在执行所述化学机械抛光之前在所述哑元栅周围形成夹层电介质。
16.根据权利要求14所述的方法，还包括对所述电荷存储层构图以从所述选择栅移除所述电荷存储层的第一部分并且保留在所述选择栅上的第二部分，其中执行所述化学机械抛光移除所述电荷存储层的所述第二部分。
17.根据权利要求16所述的方法，其中形成所述电荷存储层还特征在于形成纳米晶体层，由此所述纳米晶体层通过执行所述化学机械抛光从所述选择栅上被移除。
18.根据权利要求17所述的方法，还包括：
在形成所述选择栅之前在所述衬底上执行第一热氧化；
在形成所述选择栅之前后从所述衬底移除氧化物；以及
在形成所述控制栅之前执行第二热氧化，
其中所述控制栅形成于由所述第二热氧化形成的氧化物上。
19.根据权利要求18所述的方法，其中形成所述硬掩膜层包括：
形成第一氧化层；
在所述第一氧化层上形成氮化层；以及
在所述氮化层上形成第二氧化层。
20.一种使用具有非易失性存储器(NVM)区域和逻辑区域的衬底的半导体结构，包括：
在所述NVM区域中的所述衬底上的热氧化层上的包括多晶硅的选择栅；
与所述选择栅的第一侧相邻的控制栅；
具有在所述控制栅和所述衬底之间的第一部分以及在所述控制栅和所述选择栅的所述第一侧之间的第二部分的电荷存储层，其中所述第二部分具有顶面；以及
包括在所述逻辑区域中的所述衬底上的高-k电介质上的金属的逻辑栅，所述逻辑栅具有与所述纳米晶体层的所述第二部分的所述顶面共面的顶面。
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