JP6566539B2 - 集積されたスプリットゲート不揮発性メモリセルおよび論理構造 - Google Patents

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Description

本開示は、概して半導体構造を作成する方法に関し、より詳細には、スプリットゲート不揮発性メモリセルをトランジスタなどの論理構造と集積させて作製するのに有用な方法に関する。
不揮発性メモリ（ＮＶＭ）と論理トランジスタとを集積することは、電荷を蓄積するＮＶＭトランジスタ、および、一般的に高速動作のために意図されている論理トランジスタに対して要件が異なることに起因して常に挑戦であった。電荷を蓄積する必要性は、ほとんどは、フローティングゲートを使用することによって対処されてきたが、ナノ結晶または窒化物も用いられていた。
なお、スプリットゲートフラッシュメモリセルの構造およびその製造方法について、特許文献１に記載されている。
米国特許第５，６１４，７４６号明細書
これらの場合のいずれにおいても、この特有の層のこの必要性によって、ＮＶＭトランジスタと論理トランジスタとを集積することが困難になる。特定のタイプの電荷蓄積層が、集積を達成するのに利用可能である選択肢に大きな影響を及ぼす可能性もある。ゲート誘電体の厚さが２ナノメートルを下回る寸法であるため、リークの影響を低減するように高ｋゲート誘電体を使用する論理構造もより需要が高まってきている。
２８ナノメートルのゲート長を有する論理構造が現在製造されているにもかかわらず、フローティングゲート構成の上の制御ゲートを使用するＮＶＭは、そのような小さい寸法における信頼性が証明されていない。したがって、ナノ結晶を有するＮＶＭは、ゲート長の低減に伴い、より有望な選択肢である。それゆえ、ゲート長が２８ナノメートル以下の寸法であり、同じ処理技術を使用して形成される論理構造とＮＶＭとの両方を有する集積回路を提供することが望ましい。
上記問題点を解決するために、請求項１に記載の発明は、不揮発性メモリ（ＮＶＭ）領域および論理領域を有する基板を使用して半導体構造を作成する方法であって、前記ＮＶＭ領域において前記基板の上に選択ゲートを形成する、選択ゲート形成工程と、前記論理領域および前記ＮＶＭ領域の上を含む前記基板の上に電荷蓄積層を形成する工程であって、前記ＮＶＭ領域の上は前記選択ゲートの上を含む、電荷蓄積層形成工程と、前記論理領域および前記ＮＶＭ領域の上を含む前記電荷蓄積層の上に共形導電層を形成する工程であって、前記ＮＶＭ領域の上は前記選択ゲートの上を含む、共形導電層形成工程と、前記共形導電層をエッチングして、前記選択ゲートの側壁に隣接する制御ゲートを形成する、制御ゲート形成工程と、前記電荷蓄積層と、前記制御ゲートと、前記選択ゲートの一部分との上にマスクを形成する、マスク形成工程と、前記マスクを使用して前記電荷蓄積層のパターン化エッチングを実行して、前記選択ゲートの上および前記制御ゲートの下に前記電荷蓄積層の一部分を残し、前記論理領域から前記電荷蓄積層を除去する、エッチング工程と、誘電層によって囲まれているダミー論理ゲートを有するダミーゲート構造を前記論理領域において形成する、ダミーゲート構造形成工程と、化学機械研磨を実行して前記選択ゲートの上の前記電荷蓄積層の部分を除去することによって、前記ＮＶＭ領域の上面を前記論理領域の上面と同一平面になるようにする、化学機械研磨工程と、前記ダミーゲート構造の一部分を金属ゲートに置換える、ダミーゲート置き換え工程とを備えることを要旨とする。
請求項１４に記載の発明は、不揮発性メモリ（ＮＶＭ）領域および論理領域を有する基板を使用して半導体構造を作成する方法であって、前記ＮＶＭ領域において選択ゲートを形成する工程と、前記ＮＶＭ領域において前記基板の上に電荷蓄積層を形成する工程と、前記選択ゲートの第１の側面に隣接する制御ゲートを形成する工程と、前記ＮＶＭ領域の上にハードマスクを形成する工程と、前記ハードマスクを形成した後に前記論理領域の上に高ｋ誘電体を形成する工程と、前記高ｋ誘電体の上にバリア金属を形成する工程と、前記バリア金属の上にダミーゲートを形成する工程と、前記ダミーゲートおよび前記バリア金属をパターニングする工程と、前記ＮＶＭ領域の上から前記ハードマスクを除去する工程と、化学機械研磨を実行する工程と、前記ダミーゲートを仕事関数金属に置き換える工程とを備えることを要旨とする。
請求項２０に記載の発明は、不揮発性メモリ（ＮＶＭ）領域および論理領域を有する基板を使用した半導体構造であって、前記ＮＶＭ領域における前記基板上の熱酸化物層の上のポリシリコンを含む選択ゲートと、前記選択ゲートの第１の側面に隣接する制御ゲートと、前記制御ゲートと前記基板との間に第１の部分を、前記制御ゲートと前記選択ゲートの前記第１の側面との間に第２の部分を有する電荷蓄積層であって、前記第２の部分は上面を有する、電荷蓄積層と、前記論理領域における前記基板の上の高ｋ誘電体の上の金属を含む論理ゲートであって、該論理ゲートは、前記ナノ結晶層の前記第２の部分の前記上面と同一平面上に存在する上面を有する、論理ゲートとを備えることを要旨とする。
本開示は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
第１の実施形態に応じた作製の一段階における半導体構造の図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。 作製の後続の段階における図１の半導体構造を示す図。
高ｋ誘電体を有するトランジスタなどの論理構造と集積された不揮発性メモリ（ＮＶＭ）スプリットゲートメモリセルを含む半導体構造のための方法および構造の実施形態が開示される。スプリットゲートメモリセルは、選択ゲートおよび制御ゲートを含む。スプリットゲート構造を含む基板の領域の上に酸化物および窒化物の層が堆積され、一方で、論理構造が形成されている基板の領域の上に高ｋ誘電体を含むゲートスタックが堆積される。作製中、ＮＶＭおよび論理領域の上の層間誘電体が化学機械研磨されることがあるが、その結果、制御ゲートはＮＶＭの選択ゲートの片側に沿ってスペーサとなる必要がある。ＩＬＤが研磨された後、論理構造のための金属ゲート材料が堆積される。これは、以下の記載および図面を参照することによってより良好に理解される。
図１には、高濃度Ｎウエルインプラント１０４を有する半導体基板１０２と、ＮＶＭ Ｐウエル１０６と、論理構造Ｐウエル１０７と、Ｐウエル１０６の大部分をＰウエル１０７の大部分から分離するトレンチであって酸化物を堆積された分離トレンチ１０８と、Ｐウエル１０６、Ｐウエル１０７の上のゲート誘電体１１０とを備える、作製の中間段階における半導体構造１００の一実施形態が示されている。
半導体基板１０２は、ガリウムヒ素、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、および上記の組み合わせなどの、任意の半導体材料または材料の組み合わせであることができる。ゲート誘電体１１０は、ゲート誘電体には一般的である熱成長酸化物であってもよく、３〜１２ナノメートル（３０〜１２０オングストローム）または他の適切な寸法の厚さであってもよい。
ＮＶＭ領域１１２は、ＮＶＭメモリセルが上に形成されることになるＮＶＭのＰウエル１０６を含む。論理領域１１４は、論理構造が上に形成されることになる論理Ｐウエル１０７を含む。なお、Ｐウエル１０６、１０７は、使用されてもよい極性の例であって、半導体構造１００においては逆の極性が使用されてもよい。
図２には、論理領域１１４の上にフォトレジスト２０２が堆積され、異方性エッチングまたは等方性エッチングが実行されて、ＮＶＭ領域１１２におけるゲート誘電体１１０が除去された後の半導体構造１００の一実施形態が示されている。ゲート誘電体１１０が酸化シリサイドである場合には、反応性イオンエッチング（ＲＩＥ）、ＨＦウェットエッチング、または他の適切なエッチングを利用することができる。ＮＶＭ領域１１２におけるゲート誘電体１１０がエッチングされた後、図３に示すように、論理領域１１４の上のフォトレジスト２０２が除去される。
図４では、ＮＶＭ領域１１２における複数の分離トレンチ１０８の間のＰウエル１０６の露出面に酸化物層４００が形成される。酸化物層４００は、ウェットまたはドライ熱酸化を利用することにより２〜４ナノメートル（２０〜４０オングストローム）厚に及ぶことができる。
図５には、ＮＶＭ領域１１２および論理領域１１４においてポリシリコンの層５０２が堆積された後の半導体構造１００が示されている。ポリシリコン層５０２は、５０〜８０ナノメートル（５００〜８００オングストローム）厚に及び、低圧化学気相成長（ＬＰＣＶＤ）を利用することにより堆積されることができる。
図６には、Ｎ型イオン注入６０２によってポリシリコン層５０２がドープされているときの半導体構造１００が示されている。ドーピングは、ポリシリコン層５０２の厚さのおよそ２分の１である深さなどの、任意の適切な深さにおいて注入されてもよい。
図７には、ＮＶＭ領域１１２および論理領域１１４におけるポリシリコン層５０２の上に酸化物層７０２、窒化物層７０４および酸化物層７０６が堆積された後の半導体構造１００が示されている。酸化物層７０２は、約３〜６ナノメートル（約３０〜６０オングストローム）厚に及ぶことができる。窒化物層７０４は、約２０〜３０ナノメートル（約２００〜３００オングストローム）厚に及ぶことができ、酸化物層７０６は、約５〜１０ナノメートル（約５０〜１００オングストローム）厚に及ぶことができる。他の適切な厚さを層７０２〜７０６に使用することができる。層７０２〜７０６は化学気相成長（ＣＶＤ）を利用することにより堆積されることができる。
図８には、フォトレジスト部分８０８、８１０がパターニングされ、ＮＶＭ領域１１２の上の層５０２（図６）、７０２〜７０６（図７）がエッチングされてＮＶＭセルのゲートスタック８０２、８０４が形成された後の半導体構造１００が示されている。ゲートスタック８０２、８０４がエッチングされるに際し、フォトレジスト部分８１２は、論理領域１１４において、一体として「ハードマスク８０６」と称される層５０２（図５）、７０２〜７０６（図７）の上に残る。フォトレジスト部分８０８、８１０および８１２はその後、図９に示すように除去される。
図１０には、ＮＶＭ領域１１２においてゲートスタック８０２、８０４の周囲でＰウエル１０６内の凹部１００２、１００４および１００６がドライエッチングされた後の半導体構造１００が示されている。凹部１００２、１００４および１００６は、約２０〜４０ナノメートル（約２００〜４００オングストローム）の深さまたは他の適切な深さを有することができる。
図１１には、高温酸化を利用することにより凹部１００２、１００４、１００６内に修復酸化物部分１１０２、１１０４、１１０６が成長された後の半導体構造１００が示されている。酸化物部分１１０２、１１０４、１１０６は、エッチングプロセスの間に発生する可能性があるＰウエル１０６の表面に対する損傷を修復するのに利用され、約５〜１５ナノメートル（約５０〜１５０オングストローム）の厚さを有することができる。他の適切な厚さを使用することができる。
図１２には、修復酸化物部分１１０２〜１１０６の下に注入領域１２０４、１２０６、１２０８を形成する、「カウンタードーピング」とも称される注入プロセス１２０２を示す半導体構造１００が示されている。注入領域１２０４、１２０６、１２０８のドーパント型は、それらが形成される領域の極性とは逆の極性である。図示されている例において、Ｐウエル領域１０６がＰ型の極性を有するため、注入領域１２０４〜１２０８はＮ型の極性を有する。
図１３には、エッチングまたは他の適切な技法によって修復酸化物部分１１０２〜１１０６が除去された後の半導体構造１００が示されている。
図１４には、注入領域１２０４〜１２０８の上に下部酸化物部分１４０２、１４０４、１４０６が形成された後の半導体構造１００が示されている。酸化物部分１４０８も、ＮＶＭ領域１１２と論理領域１１４との境界においてハードマスク８０６のポリシリコン層（図５の５０２）の露出した側壁に沿って形成される。下部酸化物部分１４０２、１４０４、１４０６、１４０８は、５〜１５ナノメートル（５０〜１５０オングストローム）または他の適切な厚さに及び、高温酸化を利用することにより形成される。
図１５には、ＮＶＭ領域１１２および論理領域１１４の最上部の上に電荷蓄積層１５０２を形成した後の半導体構造１００が示されている。電荷蓄積層１５０２は、ポリシリコン、ゲルマニウム、金属、シリコンカーバイド、または他の適切な金属もしくはシリコン材料あるいはこれらの材料の任意の組合せを堆積およびアニーリングを行うことによって形成されてもよい。図示されている実施形態において、電荷蓄積層１５０２は、ナノ結晶１５０４を表す小さい円を含むが、電荷蓄積層１５０２は、窒化シリコン、ポリシリコンまたは他の適切な材料の連続的な層から形成されてもよい。電荷蓄積層１５０２は、共形（コンフォーマルな）導電層と称される場合もあり、５〜３０ナノメートル（５０〜３００オングストローム）厚であってもよい。下部酸化物部分１４０２、１４０４、１４０６、１４０８は、ナノ結晶形成の熱に耐えるためのサーマル層であってもよい。金属ナノ結晶を有する下部酸化物部分１４０２、１４０４、１４０６、１４０８として、またはより低い温度のシリコンナノ結晶形成プロセスが使用されるときに、高ｋ誘電体材料が使用されてもよい。電荷蓄積層１５０２を続いて形成される層から絶縁するために、誘電体層１５０６が電荷蓄積層１５０２の上に形成される。
図１６には、ＮＶＭ領域１１２および論理領域１１４においてポリシリコンの層１６０２が堆積された後の半導体構造１００が示されている。ポリシリコン層１６０２は、５０〜８０ナノメートル（５００〜８００オングストローム）厚に及び、低圧化学気相成長（ＬＰＣＶＤ）を利用することにより堆積されることができる。
図１７には、Ｎ型ドーパントを用いるなどして、注入１７０２によってポリシリコン層１６０２がドープされているときの半導体構造１００が示されている。ドーピングは、ポリシリコン層１６０２の厚さのおよそ２分の１である深さなどの、任意の適切な深さにおいて注入されてもよい。
図１８には、選択ゲートスタック８０２（図８）上の側壁スペーサ１８０２、１８０４、選択ゲートスタック８０４（図８）上の側壁スペーサ１８０６、１８０８、および電荷蓄積層１５０２の側壁上の側壁スペーサ１８１０を形成するようにポリシリコン層１６０２がエッチングされた後の半導体構造１００が示されている。
図１９には、それぞれのスペーサ１８０４、１８０６および電荷蓄積層１５０２の隣接部分の上にフォトレジスト領域１９０２、１９０４が堆積され、およびパターニングされた後の半導体構造１００が示されている。
図２０には、電荷蓄積層１５０２（図１５）および下部酸化物１４０２〜１４０８（図１４）の複数の区画であって、フォトレジスト領域１９０２、１９０４によって保護されていない領域に存在する区画が除去された後の半導体構造１００が示されている。
図２１には、フォトレジスト領域１９０２、１９０４が除去されて、電荷蓄積層１５０２（図１５）の複数の区画であって、それぞれの選択ゲートスタック８０２、８０４の上部および片側面上の区画の上に存在する区画が残された後の半導体構造１００が示されている。電荷蓄積層１５０２のそれぞれの区画に隣接したスペーサ１８０４、１８０６が残っている。
図２２には、ＮＶＭ領域１１２および論理領域１１４の上に酸化物層２２０２、窒化物層２２０４および酸化物層２２０６が堆積された後の半導体構造１００が示されている。酸化物層２２０２は、約５〜１５ナノメートル（約５０〜１５０オングストローム）厚に及ぶことができる。窒化物層２２０４は、約２０〜３０ナノメートル（約２００〜３００オングストローム）厚に及ぶことができ、酸化物層２２０６は、約５〜１０ナノメートル（約５０〜１００オングストローム）厚に及ぶことができる。他の適切な厚さを層２２０２〜２２０６に使用することができる。層２２０２〜層２２０６は化学気相成長（ＣＶＤ）を利用することにより堆積されることができる。
図２３には、ＮＶＭ領域１１２および層２２０２〜層２２０６の上にフォトレジスト２３０２が堆積され、論理領域１１４からハードマスク８０６が除去された後の半導体構造１００が示されている。
図２４には、ＮＶＭ領域１１２の上のフォトレジスト２３０２が除去された後の半導体構造１００が示されている。
図２５には、ＮＶＭ領域１１２の上にフォトレジスト２５０２が堆積され、ウェットエッチングまたは他の適切な技法を使用することによりゲート誘電体１１０が除去された後の半導体構造１００が示されている。
図２６には、高ｋ誘電体層２６０２、バリア金属層２６０４、およびポリシリコン層２６０６が堆積、パターニングおよびエッチングされることによって論理領域１１４においてゲートスタック２６００（ダミーゲート構造とも称される）が形成された後の半導体構造１００が示されている。高ｋ誘電体２６０２は、１．５〜３ナノメートル（１５〜３０オングストローム）または他の適切な厚さを有する高ｋ誘電体材料の下に１ナノメートル（１０オングストローム）以下の厚さのベース酸化物の層を有することができ、化学気相成長（ＣＶＤ）または他の適切な技法を使用して堆積されることができる。バリア金属層２６０４は、１．５〜１５ナノメートル（１５〜１５０オングストローム）に及ぶ厚さまたは他の適切な厚さを有する窒化チタンなどの適切な材料から形成されることができ、物理気相成長（ＰＶＤ）（「スパッタリング」としても知られている）または他の適切な技法を使用して堆積されることができる。ポリシリコン層２６０６は、４０〜８０ナノメートル（４００〜８００オングストローム）または他の適切な厚さを有することができ、化学気相成長（ＣＶＤ）または他の適切な技法を使用してバリア金属層２６０４の上に堆積されることができる。ポリシリコン層２６０６は、ダミー論理ゲートとも称され得る。酸化物層２６０８は、５〜１０ナノメートル（５０〜１００オングストローム）または他の適切な厚さを有することができ、ＣＶＤまたは他の適切な技法を使用して堆積されることができる。フォトレジスト２５０２および酸化物層２２０６は、層２６０２、２６０４、２６０６、２６０８を堆積する前に除去される。
図２７には、ＮＶＭ領域１１２および論理領域１１４において窒化物層２７０２および酸化物層２７０４などの１以上のスペーサ材料層が堆積された後の半導体構造１００が示されている。窒化物層２７０２は、２〜１２ナノメートル（２０〜１２０オングストローム）または他の適切な厚さを有することができ、ＣＶＤまたは他の適切な技法を使用して堆積されることができる。酸化物層２７０４は、５〜２０ナノメートル（５０〜２００オングストローム）または他の適切な厚さを有することができ、ＣＶＤまたは他の適切な技法を使用して堆積されることができる。
図２８には、フォトレジスト２８０２が堆積され、ウェットエッチングまたは他の適切な技法を使用して酸化物層２７０４がパターニングされた後の半導体構造１００が示されている。フォトレジスト２８０２が剥離された後、論理領域１１４は窒化物層２７０２および酸化物層２７０４によって被覆されている一方で、ＮＶＭ領域は酸化物層２２０２、窒化物層２２０４、窒化物層２７０２によって被覆されている。
図２９には、ウェットエッチングが利用されて、酸化物層２２０２を残しながらＮＶＭ領域１１２から窒化物層２２０４および２７０２を含む保護層が除去された後の半導体構造１００が示されている。フォトレジスト２８０２も除去される。
図３０には、ＮＶＭセル３００１上に側壁スペーサ３００２、３００４、３００６が形成され、ＮＶＭセル３００３上に側壁スペーサ３００８、３００１０、３０１２が形成され、論理構造３００９上に側壁スペーサ３０１１、３０１３、３０１５、３０１７が形成された後の半導体構造１００が示されている。スペーサ３００２、３００４および３００６は、制御ゲートスペーサ１８０４および１８０６の上部を露出したままにする。ドーピング濃度がより高い、すなわち導電性がより高い、より高濃度にドープされたソース／ドレイン領域３０２８〜３０４０が、注入によって形成されることができる。ソース／ドレイン領域３０２８〜３０４０は、スペーサ３００２〜３０１７に起因してＮＶＭセル３００１、３００３および論理構造３００９のゲートから離間されている。
制御ゲートスペーサ１８０４、１８０６の上部区画（３０１６、３０２０）、ソース／ドレイン領域３０２８〜３０４０、ならびにＮＶＭセル３００１、３００３および論理構造３００９のゲートの上部を、その後、低抵抗コンタクト３０１４〜３０２６を作成するためにシリサイド化することができる。シリサイドは、５〜２０ナノメートル（５０〜２００オングストローム）に及ぶ厚さまたは他の適切な厚さを有することができ、金属のスパッタリングを行い、構造１００にアニーリングを行ってシリコン金属化合物を熱形成することによって形成されることができる。
図３１には、ＮＶＭ領域１１２および論理領域１１４の上に誘電酸化物層３１０２が堆積され、ＮＶＭセル３００１、３００３および論理構造３００９の高さに応じて５０〜８０ナノメートル（５００〜８００オングストローム）または他の適切な厚さに及ぶ高さまで研磨された後の半導体構造１００が示されている。なお、選択ゲートスタック８０２、８０４の上にある電荷蓄積層１５０２の部分は研磨プロセスの間に除去される。
図３２には、ＮＶＭ領域１１２を保護するためにハードマスク３２０２が堆積およびパターニングされた後の半導体構造１００が示されている。ウェットエッチングまたは他の適切な技法が使用されて、シリサイド化ポリシリコンゲートが選択的に除去されて、論理構造２００９において開口３２０４が形成される。ポリシリコンゲートが除去された後、高ｋ誘電体２６０２およびバリア金属２６０４は開口３２０４の底部に残る。
図３３には、開口３２０４の底部および側面が原子層堆積または他の適切な技法を使用して、仕事関数金属３３０２を用いて覆われた後の半導体構造１００が示されている。仕事関数金属３３０２は、論理構造３００９のチャネルの閾値電圧を設定するための電気的特性に基づいて選択される導電性金属または他の材料である。その後、仕事関数金属３３０２の上に金属ゲート３３０４が堆積されて、開口３２０４を充填し、その後、金属ゲート３３０４および仕事関数金属３３０２が化学機械研磨される。金属ゲート３３０４は、アルミニウムまたは他の適切な金属から形成され得る。
図３４には、ハードマスク３２０２が除去され、ＮＶＭ領域１１２および論理領域１１４の上に層間誘電体３４０２が堆積された後の半導体構造１００が示されている。開口３４０４〜３４１２は、誘電体３４０２において形成され、導電性材料を充填されて、ＮＶＭセル３００１、３００３および論理構造３００９のソース／ドレイン領域３０２８〜３０４０と接触することができる。
ここまでで、不揮発性メモリ（ＮＶＭ）部分（１１２）および論理領域（１１４）を有する基板を使用して半導体構造を作成する方法であって、ＮＶＭ領域において基板の上に選択ゲート（８０４）を形成する工程と、論理領域およびＮＶＭ領域の上を含む基板の上に電荷蓄積層（１５０２）を形成する工程とを備える方法が提供されたことが理解されるであろう。ＮＶＭ領域の上は選択ゲートの上を含む。論理領域およびＮＶＭ領域の上を含む電荷蓄積層の上に共形導電層（１６０２）が形成される。ＮＶＭ領域の上は選択ゲートの上を含む。共形導電層に対してエッチバックが行われて、選択ゲートの側壁に隣接する制御ゲート（１８０６）が形成される。電荷蓄積層と、制御ゲートと、選択ゲートの一部分との上にマスク（１９０４）が形成される。マスクを使用して電荷蓄積層のパターン化エッチングが実行されて、選択ゲートの上および制御ゲートの下に電荷蓄積層の一部分が残され、論理領域から電荷蓄積層が除去される。誘電層（３１０２）によって囲まれているダミー論理ゲート（２６０４、２６０６）を有するダミーゲート構造（２６００）が論理領域に形成される。化学機械研磨が実行されて、選択ゲートの上の電荷蓄積層の部分が除去されることによって、ＮＶＭ領域の上面が論理領域の上面と同一平面になる。ダミーゲート構造の一部分が金属ゲート（３３０２、３３０４）に置き換えられる。
別の態様において、方法は、電荷蓄積層のパターン化エッチングを実行した後で、かつ論理領域においてダミーゲートを形成する前に、ＮＶＭ領域の上にハードマスク（２２０２、２２０４、２２０６）を形成する工程をさらに備えることができる。ダミーゲート構造を形成する工程は、論理領域の上に高ｋ誘電体（２６０２）を形成する工程と、高ｋ誘電体の上にバリア層（２６０４）を形成する工程と、バリア層をパターニングする工程とを備える。
別の態様において、ダミーゲート構造を形成する工程は、バリア層の上にポリシリコン層（２６０６）を形成する工程と、ポリシリコン層および高ｋ誘電体をパターニングする工程とをさらに備えることができ、ポリシリコン層および高ｋ誘電体のパターニングは、バリア層のパターニングと整合されて、ポリシリコンダミーゲートが残される。
別の実施形態において、ハードマスクを形成する工程は、窒化物層（２２０４）を形成する工程を含むことができる。
別の態様において、ハードマスクを形成する工程は、窒化物層の形成およびその窒化物層の上への第２の酸化物層（２２０６）の形成の前に第１の酸化物層（２２０２）を形成する工程をさらに含むことができる。
別の態様において、方法は、化学機械研磨を実行する前にハードマスクを除去する工程をさらに備えることができる。
別の態様において、ダミーゲートを置き換える工程は、ＮＶＭ領域の上にマスク（３２０２）を形成する工程と、ポリシリコンダミーゲートを除去する工程と、仕事関数金属（３３０２）を堆積する工程と、ゲート金属（３３０４）を堆積する工程とを含むことができる。
別の態様において、ダミーゲートを置き換える工程は、ゲート金属および仕事関数金属に対して化学機械研磨を実行する工程をさらに含むことができる。
別の態様において、電荷蓄積層を形成する工程は、誘電材料によって囲まれているナノ結晶を備える層を形成する工程を含むことができる。
別の態様において、共形導電層を形成する工程は、ポリシリコン層（１６０２）を堆積する工程と、ポリシリコン層に注入する工程（１７０２）とを含むことができる。
別の態様において、方法は、ＮＶＭ領域における基板上に第１の熱酸化物層（４００）を形成する工程をさらに備えることができ、選択ゲートを形成する工程は、その熱酸化物層上に形成されることをさらに含む。
別の態様において、方法は、第１の熱酸化物層のうち選択ゲートに隣接する一部分を除去する工程と、共形導電層を形成する前に、選択ゲートに隣接する第２の熱酸化物層（１４０４）を形成する工程とをさらに備えることができる。電荷蓄積層は第２の熱酸化物層上に形成される。
別の態様において、方法は、第２の熱酸化物層を形成する前に、選択ゲートに隣接する基板をエッチングする工程をさらに備えることができる。
別の態様において、不揮発性メモリ（ＮＶＭ）部分（１１２）および論理領域（１１４）を有する基板を使用して半導体構造を作成する方法は、ＮＶＭ領域において選択ゲート（８０４）を形成する工程と、ＮＶＭ領域において基板の上に電荷蓄積層（１５０２）を形成する工程と、選択ゲートの第１の側面に隣接する制御ゲート（１８０６）を形成する工程と、ＮＶＭ領域の上にハードマスク（２２０２、２２０４、２２０６）を形成する工程と、ハードマスクを形成した後に論理領域の上に高ｋ誘電体（２６０２）を形成する工程と、高ｋ誘電体の上にバリア金属（２６０４）を形成する工程と、バリア金属の上にダミーゲート（２６０６）を形成する工程と、ダミーゲートおよびバリア金属をパターニングする工程と、ＮＶＭ領域の上からハードマスクを除去する工程と、化学機械研磨を実行する工程と、ダミーゲートを仕事関数金属（３３０２）に置き換える工程とを備えることができる。
別の態様において、方法は、化学機械研磨を実行する前にダミーゲートの周囲に層間誘電体（３１０２）を形成する工程をさらに備えることができる。
別の態様において、方法は、電荷蓄積層をパターニングして、選択ゲートの上から電荷蓄積層の第１の部分を除去し、選択ゲートの上に電荷蓄積層の第２の部分を残す工程をさらに備えることができる。化学機械研磨を実行する工程は、電荷蓄積層の第２の部分を除去する。
別の態様において、電荷蓄積層を形成する工程は、ナノ結晶層を形成することをさらに含み、ナノ結晶層は、化学機械研磨を実行することによって選択ゲートの上から除去される。
別の態様において、方法は、選択ゲートを形成する前に基板上に第１の熱酸化（４００）を実行する工程と、選択ゲートを形成する前後に基板から酸化物を除去する工程と、制御ゲートを形成する前に第２の熱酸化（１４０４）を実行する工程とをさらに備えることができる。制御ゲートは、第２の熱酸化によって形成される酸化物上に形成される。
別の態様において、ハードマスクを形成する工程は、第１の酸化物層（２２０２）を形成する工程と、第１の酸化物層の上に窒化物層（２２０４）を形成する工程と、窒化物層の上に第２の酸化物層（２２０６）を形成する工程とを備えることができる。
別の態様において、不揮発性メモリ（ＮＶＭ）部分（１１２）および論理領域（１１４）を有する基板を使用した半導体構造は、ＮＶＭ領域における基板上の熱酸化物層（４００）の上のポリシリコンを含む選択ゲート（８０４）と、選択ゲートの第１の側面に隣接する制御ゲート（１８０６）と、制御ゲートと基板との間に第１の部分を、制御ゲートと選択ゲートの第１の側面との間に第２の部分を有する電荷蓄積層（１５０２）とを備えることができる。第２の部分は上面を有する。論理ゲート（３３０２、３３０４）は、論理領域における基板の上の高ｋ誘電体（２６０２）の上の金属を含む。論理ゲートは、ナノ結晶層の第２の部分の上面と同一平面上に存在する上面を有する。
本開示は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解されるであろう。
本明細書および特許請求の範囲における「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永続的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本開示の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解されるであろう。
本明細書において、具体的な実施形態を参照して本開示を説明したが、添付の特許請求の範囲に明記されているような本開示の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、上部酸化物および下部酸化物が記載されたが、別の誘電材料に置き換えられてもよい。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本開示の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
さらに、本明細書において使用される場合、「１（“ａ”ｏｒ“ａｎ”）」という用語は、１または２以上として定義される。さらに、特許請求の範囲における「少なくとも１の」および「１以上の」などの前置きの語句の使用は、不定冠詞「１の（“ａ”ｏｒ“ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１以上の」または「少なくとも１の」および「１の（“ａ”ｏｒ“ａｎ”）」などの不定冠詞を含む場合であっても、１だけのこのような要素を含む開示に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
別途記載されない限り、「第１の」および「第２の」などの用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims (18)

  1. 不揮発性メモリ（ＮＶＭ）領域および論理領域を有する基板を使用して半導体構造を作成する方法であって、
    前記ＮＶＭ領域において前記基板の上に選択ゲートを形成する、選択ゲート形成工程と、
    前記論理領域および前記ＮＶＭ領域の上を含む前記基板の上に電荷蓄積層を形成する工程であって、前記ＮＶＭ領域の上は前記選択ゲートの上を含む、電荷蓄積層形成工程と、
    前記論理領域および前記ＮＶＭ領域の上を含む前記電荷蓄積層の上に共形導電層を形成する工程であって、前記ＮＶＭ領域の上は前記選択ゲートの上を含む、共形導電層形成工程と、
    前記共形導電層をエッチングして、前記選択ゲートの側壁に隣接する制御ゲートを形成する、制御ゲート形成工程と、
    前記電荷蓄積層と、前記制御ゲートと、前記選択ゲートの一部分との上にマスクを形成する、マスク形成工程と、
    前記マスクを使用して前記電荷蓄積層のパターン化エッチングを実行して、前記選択ゲートの上および前記制御ゲートの下に前記電荷蓄積層の一部分を残し、前記論理領域から前記電荷蓄積層を除去する、エッチング工程と、
    誘電層によって囲まれているダミー論理ゲートを有するダミーゲート構造を前記論理領域において形成する、ダミーゲート構造形成工程と、
    化学機械研磨を実行して前記選択ゲートの上の前記電荷蓄積層の部分を除去することによって、前記ＮＶＭ領域の上面を前記論理領域の上面と同一平面になるようにする、化学機械研磨工程と、
    前記ダミーゲート構造の一部分を金属ゲートに置換える、ダミーゲート置き換え工程と、
    前記エッチングを実行した後で、かつ前記論理領域において前記ダミーゲート構造を形成する前に、前記ＮＶＭ領域の上にハードマスクを形成する、ハードマスク形成工程とを備え、
    前記ダミーゲート構造を形成する工程は、
    前記論理領域の上に高ｋ誘電体を形成する工程と、
    前記高ｋ誘電体の上にバリア層を形成する工程と、
    前記バリア層をパターニングする工程とを含む、方法。
  2. 前記ダミーゲート構造を形成する工程は、
    前記バリア層の上にポリシリコン層を形成する工程と、
    前記ポリシリコン層および前記高ｋ誘電体をパターニングする工程とをさらに含み、前記ポリシリコン層および前記高ｋ誘電体の前記パターニングは、前記バリア層の前記パターニングと整合されてポリシリコンダミーゲートが残される、請求項１に記載の方法。
  3. 前記ハードマスク形成工程は、窒化物層を形成する工程を含む、請求項１に記載の方法。
  4. 前記ハードマスク形成工程は、前記窒化物層の形成および該窒化物層の上への第２の酸化物層の形成の前に第１の酸化物層を形成する工程をさらに含む、請求項３に記載の方法。
  5. 前記化学機械研磨工程の前に前記ハードマスクを除去する工程をさらに備える、請求項１に記載の方法。
  6. 前記ダミーゲート置き換え工程は、
    前記ＮＶＭ領域の上にマスクを形成する工程と、
    前記ポリシリコンダミーゲートを除去する工程と、
    仕事関数金属を堆積する工程と、
    ゲート金属を堆積する工程とを含む、請求項２に記載の方法。
  7. 前記ダミーゲート置き換え工程は、前記ゲート金属および前記仕事関数金属に対して化学機械研磨を実行する工程をさらに含む、請求項６に記載の方法。
  8. 前記電荷蓄積層形成工程は、誘電材料によって囲まれているナノ結晶を備える層を形成する工程を含む、請求項１に記載の方法。
  9. 前記共形導電層形成工程は、ポリシリコン層を堆積する工程と、前記ポリシリコン層に注入する工程とを含む、請求項１に記載の方法。
  10. 前記ＮＶＭ領域における前記基板上に第１の熱酸化物層を形成する工程をさらに備え、前記選択ゲート形成工程は、前記第１の熱酸化物層上に形成されることをさらに含む、請求項１に記載の方法。
  11. 前記第１の熱酸化物層のうち前記選択ゲートに隣接する一部分を除去する工程と、
    前記共形導電層形成工程の前に、前記選択ゲートに隣接する第２の熱酸化物層を形成する、第２熱酸化物層形成工程とをさらに備え、前記電荷蓄積層は前記第２の熱酸化物層上に形成される、請求項１０に記載の方法。
  12. 前記第２熱酸化物層形成工程の前に、前記選択ゲートに隣接する前記基板をエッチングする工程をさらに備える、請求項１１に記載の方法。
  13. 不揮発性メモリ（ＮＶＭ）領域および論理領域を有する基板を使用して半導体構造を作成する方法であって、
    前記ＮＶＭ領域において選択ゲートを形成する工程と、
    前記ＮＶＭ領域において前記基板の上に電荷蓄積層を形成する工程と、
    前記選択ゲートの第１の側面に隣接する制御ゲートを形成する工程と、
    前記ＮＶＭ領域の上にハードマスクを形成する工程と、
    前記ハードマスクを形成した後に前記論理領域の上に高ｋ誘電体を形成する工程と、
    前記高ｋ誘電体の上にバリア金属を形成する工程と、
    前記バリア金属の上にダミーゲート構造を形成する工程と、
    前記ダミーゲート構造および前記バリア金属をパターニングする工程と、
    前記ＮＶＭ領域の上から前記ハードマスクを除去する工程と、
    化学機械研磨を実行する工程と、
    前記ダミーゲート構造を仕事関数金属に置き換える工程とを備える、方法。
  14. 前記化学機械研磨を実行する前に前記ダミーゲート構造の周囲に層間誘電体を形成する工程をさらに備える、請求項１３に記載の方法。
  15. 前記電荷蓄積層をパターニングして、前記選択ゲートの上から前記電荷蓄積層の第１の部分を除去し、前記選択ゲートの上に前記電荷蓄積層の第２の部分を残す工程をさらに備え、前記化学機械研磨を実行する工程は、前記電荷蓄積層の第２の部分を除去する、請求項１３に記載の方法。
  16. 前記電荷蓄積層を形成する工程は、ナノ結晶層を形成することを含み、前記ナノ結晶層は、前記化学機械研磨を実行することによって前記選択ゲートの上から除去される、請求項１５に記載の方法。
  17. 前記選択ゲートを形成する前に前記基板上に第１の熱酸化を実行する工程と、
    前記選択ゲートを形成する前後に前記基板から酸化物を除去する工程と、
    前記制御ゲートを形成する前に第２の熱酸化を実行する工程とをさらに備え、
    前記制御ゲートは、前記第２の熱酸化によって形成される酸化物上に形成される、請求項１６に記載の方法。
  18. 前記ハードマスクを形成する工程は、
    第１の酸化物層を形成する工程と、
    前記第１の酸化物層の上に窒化物層を形成する工程と、
    前記窒化物層の上に第２の酸化物層を形成する工程とを備える、請求項１７に記載の方法。
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