CN1989603A - 半导体器件的形成方法及其结构 - Google Patents

半导体器件的形成方法及其结构 Download PDF

Info

Publication number
CN1989603A
CN1989603A CNA2005800253061A CN200580025306A CN1989603A CN 1989603 A CN1989603 A CN 1989603A CN A2005800253061 A CNA2005800253061 A CN A2005800253061A CN 200580025306 A CN200580025306 A CN 200580025306A CN 1989603 A CN1989603 A CN 1989603A
Authority
CN
China
Prior art keywords
dielectric
dielectric layer
layer
cap
forms
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005800253061A
Other languages
English (en)
Inventor
秉·W·闵
奈杰尔·G·卡韦
文卡塔·R·科拉甘塔
奥马尔·齐亚
锡南·格克泰佩利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN1989603A publication Critical patent/CN1989603A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

在一个实施例中，描述了一种用于形成半导体器件(10)的方法。半导体衬底(11)具有第一部分(14或16)和第二部分(18或20)。第一电介质层(24或26)形成在半导体衬底的第一部分上方，第二电介质层(30)形成在半导体衬底的第二部分上方。可包括硅例如多晶硅的帽盖(28)形成在第一电介质层上方。第一电极层(40)形成在帽盖上方，第二电极层(32、36或40)形成在第二电介质上方。

Description

半导体器件的形成方法及其结构
技术领域
本发明通常涉及形成半导体器件，并且更具体地，涉及形成高压器件。
背景技术
随着器件尺寸缩小，高介电常数(高-k或hi-k)材料用作在电路中在最低电压下工作的器件的栅电介质，此后称为核心器件。但如果高-k材料例如HfO2(氧化铪)用于高压器件，例如中等厚度栅氧化物器件(此后称为TGO器件)、厚栅氧化物器件(此后称为DGO器件)或电容器，则存在至少三个问题。第一，如果HfO2形成在SiO2(二氧化硅)上方，则在制造期间Hf(铪)和Hf引起的缺陷会扩散到SiO2中。扩散会引起不良可靠性，尤其是在高压应用中。第二，利用高-k材料改变器件的功函数。当功函数改变时，与器件相关的技术必须改变。代替地，不变成高-k材料，早期技术会继续使用并且节省了必须发展新技术的时间。第三，当在高压器件中使用HfO2时，不知道在图案化的栅极边缘是否会产生由于高-k材料和其它材料之间的相互作用引起的任何影响。因此，对于一些半导体器件，例如高压器件，希望不使用高-k材料。
常常希望在同一半导体衬底上形成核心器件和高压器件。当形成用于核心器件的高-k材料时，希望防止形成高-k材料形成为高压器件的栅叠层的一部分。因此，需要实现在衬底的不同区域形成不同电介质的集成工艺。
附图说明
本发明借助实例示例并且不被附图限制，在附图中相同的附图标记表示相似的元件。
图1示例了根据本发明的实施例具有无源器件区、高压器件区和核心器件区、第一电介质层和第二电介质层的半导体器件一部分的截面；
图2示例了根据本发明的实施例在高压器件区和核心器件区上方形成第三电介质层之后图1的半导体器件；
图3示例了根据本发明的实施例在形成帽盖之后图2的半导体器件；
图4示例了根据本发明的实施例在形成第四电介质层之后图3的半导体器件；
图5示例了根据本发明的实施例在形成第一电极层和第一保护层之后图4的半导体器件；
图6示例了根据本发明的实施例在图案化第一电极层之后图5的半导体器件；
图7示例了根据本发明的实施例在形成第二电极层之后图6的半导体器件；
图8示例了根据本发明的实施例在图案化第二电极层和形成第三电极层之后图6的半导体器件；
图9示例了根据本发明的实施例在图案化以形成无源器件结构、高压器件结构和核心器件结构之后图8的半导体器件；和
图10示例了根据本发明的另一实施例在形成第五电介质层之后图3的半导体器件。
技术人员意识到，为了简单和清楚起见示例了图中的元件且不必按规定比例绘制。例如，图中一些元件的尺寸可相对于其它元件放大，以帮助提高本发明实施例的理解。
具体实施方式
图1示例了根据本发明的一个实施例具有半导体衬底11、形成在半导体衬底11中的第一电介质层22、和形成在半导体衬底11的部分上方的第二电介质24的半导体器件10的截面。在所示例的实施例中，半导体器件10包括无源器件区12、第一高压器件区14和第二高压器件区16、第一核心器件区18和第二核心器件区20。但不需要存在全部的区域。另外，上述区域被示为靠在一起，仅用于帮助理解本发明。因此，在它们之间用曲线绘制区域以表示在每个区域之间存在未示出的区域。例如，在这些区域之间存在用于隔离的场氧化物区。
可在无源器件区12中形成任何无源器件，例如电阻、电容、二极管等。如在此描述的，电阻将形成在无源器件区12中。在一个实施例中，第一高压器件区14是双栅氧化物区(DGO)或将要形成电容的区域，并且第二高压器件区16是薄栅氧化物区或将要形成电容的区域。在所示的实施例中，NMOS晶体管将形成在第一核心器件区18中，PMOS晶体管将形成在第二核心器件区20中。然而，技术人员将认识到，核心器件的极性可以切换或者核心器件区18和20可以具有相同的极性，并且尽管未示出，但阱可形成在半导体衬底中。例如，第一核心器件区18可具有p阱，第二器件区20可具有n阱。
半导体衬底11可以是任何的半导体材料或半导体材料的组合，例如砷化锗、锗化硅、绝缘体上硅(SOI)、绝缘体上应变硅(SSOI)、硅、单晶硅等和上述的组合。第一电介质区22可以是场隔离区，其在一个实施例中是用SiO2填充的半导体衬底11中的沟槽区。第二电介质24示出为热生长在高压区14和16以及核心器件区18和20的上方；在该实施例中，第二电介质层24可以是二氧化硅。如果热生长，一些氧化物可形成在第一电介质层22上方，但由于生长量远小于在其它区域上方的生长量，所以是无关紧要的，因此将被忽略。可选地，第二电介质区24可以通过其它工艺形成，例如化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)等以及上述的组合。在一个实施例中，第二电介质层24将用作DGO的电介质；第二电介质层24可具有近似50埃(5纳米)的厚度。利用任何的方法，例如形成光致抗蚀剂掩模并蚀刻掉第二电介质层24的暴露部分，来图案化第二电介质层24。
在图案化第二电介质层24之后，形成第三电介质层26，如图2所示。在一个实施例中，第三电介质层26是与第二电介质层24不同的材料；然而，可使用同一种材料。在一个实施例中，第三电介质层26将用作TGO器件的栅电介质。在该实施例中，如果第二电介质层24是用于DGO器件的栅电介质，则第三电介质层26可以是具有厚度小于第二电介质层24的厚度的热生长的SiO2。在一个实施例中，用作TGO的第三电介质层26近似30埃(3纳米)厚。第三电介质层26可通过CVD、ALD、PVD等和上述的组合形成。
在形成第三电介质层26之后在半导体器件10上方形成帽盖28，如图3所示。可进行帽盖28的平滑化或平坦化。在一个实施例中，帽盖包括硅，例如多晶硅。可选地，帽盖28可以是任何的导电材料，例如金属或导电氧化物。在一个实施例中，帽盖28近似100至500埃(10-50纳米)厚。帽盖28可以通过CVD、ALD、PVD、电镀、无电镀等和上述的组合来形成。如在处理的进一步论述之后将变得显而易见，帽盖28将用于保护在形成另外的电介质层时的下层电介质层。在一个实施例中，帽盖28防止高-k材料形成在第一、第二和第三电介质层22、24和26上方。
在形成帽盖28之后，移除帽盖28的一部分。移除可通过任何的工艺例如湿法或干法蚀刻进行。如果帽盖28是多晶硅，可以使用利用基于氯和氟的化学物质例如CF4的干法蚀刻。在一个实施例中，从第一和第二核心器件区18和20移除帽盖28。如果核心器件区18和20具有彼此相同的栅电介质材料，但具有与第二电介质24和第三电介质层26不同的电介质材料，则这是希望的。
在一个实施例中图案化帽盖28之后，在(剩余的)帽盖28和第一和第二核心器件区18和20上方形成第四电介质30，如图4所示。在图4-9中所示的实施例中，第一和第二核心器件区18和20将具有用于栅电介质的相同材料；然而，这不是必需的。在一个实施例中，第四电介质30是具有高介电常数的电介质材料(例如，高-k电介质)。高介电常数是大于二氧化硅的介电常数，近似3.9，或者在一个实施例中，大于化学计量的氮化硅(Si3N4)的介电常数，近似7.5。在一个实施例中，第四电介质30是高-k电介质。适合的高-k电介质可以是锆、铪、铝、镧、锶、钽、钛、硅的氧化物，并且可使用它们的氧化物。还可使用过渡金属硅酸盐和铝酸盐，例如硅酸铪(HfxSiyOz)和铝酸铪(HfxAlyOz)。
第四电介质30可以通过任何工艺例如CVD、ALD、PVD、热生长等和上述的组合形成。另外，第四电介质层30可以是叠层或层的组合。而且，自然氧化物(例如，二氧化硅)可存在于第四电介质30和半导体衬底11之间，因为当半导体衬底11暴露到氧化环境时，常固有地形成自然氧化物。如果半导体衬底11包括硅，尤其是这样。第四电介质30可以是任意希望的厚度。在一个实施例中，第四电介质30具有近似等于第二电介质层26的厚度的厚度。尽管在图4中示出第四电介质30仅覆盖半导体器件10的顶表面，但它是共形层。由于如由图中的曲线所示每个区域实际上与其它区域分离，所以未示出第四电介质30位于区域16和18之间的台阶侧壁上，因为该台阶可以或可以不存在或实际上可以是更渐进的(这个相同原理可应用到图中的其它层)。
在一个实施例中，在形成第四电介质30之前，半导体层可以形成在核心器件区18或20中任一个或两个中。如果不希望第四电介质30和半导体衬底11中的材料(多个)之间的材料的相互作用，则希望形成该半导体层。因此，可以选择用于该任选半导体层的材料，以提高它和第四电介质30之间的材料的相互作用。该半导体层可以通过任何工艺例如CVD、ALD、PVD、热生长等和上述的组合来形成。形成的该半导体材料可以是任何的半导体材料或半导体材料的组合，例如砷化镓、锗化硅、硅、单晶硅和上述的组合。该半导体材料可以是原位掺杂的或未掺杂的，并且可具有近似10和200埃(1-20纳米)之间的厚度。
在形成第四电介质30之后，可形成用于第一和第二核心器件区18和20的栅电极。如图所示，将描述双金属栅工艺。然而，电极可以是多晶硅或通过任何工艺形成的任何适合的材料。将描述金属栅工艺，因为金属栅具有优于多晶硅栅的优点。例如，金属栅消除了栅损耗和硼渗透效应，并提供了比多晶硅栅显著低的薄层电阻。
在半导体衬底上方形成第一电极层32和第一保护层34，如图5所示。对于栅长度在50纳米以下的体CMOS，希望是具有在用于半导体衬底11的材料的能带(导带或价带)边缘约0.2eV内各个功函数的栅金属。因此，如果半导体衬底11是硅，则第一电极层32对于PMOS器件可包括铼、铱、铂、钼、钌、氧化钌等和上述的组合，或者对于NMOS器件包括钛、钒、锆、钽、铝、铌、氮化钽等和上述的组合。第一电极层32可通过任何的方法例如CVD、ALD、PVD、电镀、无电镀等和上述的组合来形成。在一个实施例中，第一电极层32近似为50-1000埃(5-100纳米)厚。
第一保护层34可通过CVD、ALD、PVD等或上述的组合来形成。在优选实施例中，第一保护层34是氧化硅或氮化硅硬掩模。保护层34应当足够厚，以用作硬掩模，并在图案化第一电极层32时保护下层第一电极层32。另外，第一保护层34应当足够薄，以在图案化第一电极层32之后能够被有效地移除。第一保护层34用于图案化第一电极层32，因为如果是金属，则用于图案化第一电极层32的许多适合的金属蚀刻也会蚀刻或退化光致抗蚀剂掩模。因此，需要充分耐受金属蚀刻的掩模，例如第一保护层34。可以利用光致抗蚀剂掩模和蚀刻工艺(例如，干法或湿法蚀刻)图案化第一保护层34。在将移除第一电极层32的区域移除第一保护层34。
在图案化第一保护层34之后，利用第一保护层34作为硬掩模图案化第一电极层32。在一个实施例中，利用硫酸、过氧化氢和水溶液的湿法蚀刻图案化第一电极层32。在一些实施例中，然后利用干法或湿法蚀刻，移除第一保护层34的任何剩余的部分。得到的结构仅在第二核心器件区20的上方仅形成第一电极层32，如图6所示。
在形成和图案化第一电极层32之后，形成第二电极层36和第二保护层38。第二电极层36可以是与第一电极层32相同材料中的任一种并且通过相同的工艺中的任一种形成。但对于具有不同导电性的器件或许选择第二电极层36，而不是第一电极层32。因此，如果第一电极层32是用于PMOS器件的电极，则第二电极层36可以是用于NMOS器件的电极。在优选实施例中，第一电极层32是P型金属，而第二电极层36是N型金属。第二保护层38可以与第一保护层36相同并且可通过相同的工艺形成相同的厚度；但这不是必须的。第二电极层36和第二保护层38的图案化与第一电极层32和第一保护层34相同，差别仅在于，第二电极层36将保持在第一核心器件区18和第二核心器件区20中。(第一电极层32仅保留在第二核心器件区20中。)因此，第二电极层36形成在第一和第二核心器件区18和20中的第四电介质30上方。另外，第二电极层36形成在第二核心器件区20中的第一电极层32上方，如图7所示。
在图案化第二电极层36之后，移除位于帽盖28上方的第四电介质30的部分，并在所有的区域上方形成第三电极层40，如图8所示。可以利用蚀刻工艺，例如干法或湿法蚀刻，移除第四电介质层30。帽盖28保护下层并防止第四电介质层30在难以移除第四电介质层30的任何下层上形成。
第三电极层40可以通过任何工艺例如CVD、ALD、PVD、电镀、无电极电镀等和上述的组合形成。在优选实施例中，第三电极层40是含硅的层，淀积为导电材料或随后制作得导电。在优选实施例中，第三电极层40是多晶硅层或多晶硅-锗层，该层是原位掺杂的或随后掺杂以充分导电。第三电极层40可以是掺杂的或未掺杂的非晶硅或硅-锗层。优选第三电极层40是含硅的，以便在高压区14和16中，可以使用除了高-k电介质外的电介质，并且将形成含硅的电极，避免在高压应用中由高-k电介质或金属电极产生的问题。然而，第三电极层40可以是金属。第三电极层40可具有近似100-1500埃(10-150纳米)的厚度。如果需要的话，为了良好控制该层的图案化，可以进行层40的平滑化或平坦化。
在形成第三电极层40之后，图案化形成于半导体衬底11上方的所有层，如图9所示。可从与其它器件相分离地进行核心器件的图案化，以能够在图案化期间更好的控制。在无源器件区12中，图案化第三电极层40和帽盖28以在第一电介质层22上方形成电阻。在第一高压器件区14中，图案化第二电介质层24、帽盖28和第三电极层40以形成DGO叠层。在第二高压器件区16中，图案化第三电介质层26、帽盖28和第三电极层40以形成TGO叠层。在第一核心器件区18中，图案化第三电介质层30、第二电极层36和第三电极层40以形成PMOS叠层。在第二核心器件区20中，图案化第三电介质层30、第一电极层32、第二电极层36和第三电极层40以形成NMOS叠层。可使用常规技术。为了在每个区域中形成器件，进行另外的已知处理，例如掺杂半导体衬底11的掺杂部分以形成源区和漏区。
图10中所示的是第一和第二核心器件区具有不同电介质层的可选实施例。在该实施例中，在形成帽盖28之前形成第四电介质30。在形成第四电介质30之后，如前所述形成帽盖28。由于第四电介质层30已经形成在第一核心器件区18中，所以图案化帽盖28以便它保留在除了第二核心器件区20之外的所有区域的上方。在图案化帽盖28之后，在第二核心器件区20中和帽盖28上方形成第五电介质层50。在一个实施例中，在第二核心器件区20中和帽盖28上方形成第五电介质层50之前，在器件区20中形成半导体层。这里形成的半导体层与在一个实施例中在第四电介质层30之前形成的半导体层相似。处理继续，如关于图5-9所论述的。该区别是，在所有图中，第一核心器件区18具有与第二核心器件区20不同的电介质层，帽盖28存在于第一核心器件区18中，并且第五电介质层50存在于帽盖28上方直至它被移除。在图7和8之间第五电介质层50以与第四电介质层30相似的方式并与第四电介质层30同时被移除。由于在图10所示的实施例中，帽盖28形成在第四电介质30上方，所以希望帽盖28是适合于第一核心器件区18的栅电极材料的材料。因此，帽盖28可以是适合于形成的器件导电性的金属栅材料或可以是被掺杂为形成的器件的适当导电性的多晶硅。
到如今应当意识到，已提供了用于在与核心器件同一半导体器件上形成高压器件的集成，高压器件和核心器件具有不同的(栅)电介质和电极。因此，可以在同一半导体衬底上形成多个电压器件。可以用金属栅/金属氧化物技术重新使用现有的DGO/TGO器件技术。而且可以实现可靠的DGO/TGO器件特性。此外，在CMOS应用中，整合可以用于用建立金属-栅极/金属氧化物NMOS器件与Si02PMOS器件。例如，可以使用图10中的实施例，同时消除了无源器件区域12的存在和第一与第二高压器件区14和18。如所论述的，该整合可以使用(多)电阻器和(去耦)电容器。在前述说明书中，已参考具体实施例描述了本发明。然而，本领域的普通技术人员意识到，可以进行各种修改和改变，而不脱离如以下在权利要求中提出的本发明的范围。例如，可使用不同的材料。因此，说明书和图认为是示例性的而不是限制意义，并且所有这些修改意指包括在本发明的范围之内。
尽管已关于具体的导电类型或电位极性描述了本发明，但技术人员意识到导电类型和电位极性可反转。而且，如果有的话，使用在说明书和权利要求中的术语“前面”、“后面”、“顶部”、“底部”、“在……上方”、“在……下面”等，用于描述性的目的并且不一定用于描述永久的相对位置。要理解，在适当的情况下如此使用的术语是可互换的，以便在此描述的本发明的实施例例如能够在与在此示例性的那些或描述的其它不同的其它方位下工作。如在此使用的，术语“包括”或其任何的其它变形，意指覆盖非专用的包括，以便包括一列要素的工艺、方法、物品或设备不仅仅包括那些要素，还可包括未清楚列出的或这种工艺、方法、物品或设备固有的其它要素。如在此所使用的，术语“一”限定为一个或一个以上。
以上已关于具体的实施例描述了益处、其它优点和问题的解决方案。然而，这些益处、优点、问题的解决方案以及会引起任何益处、优点或解决方案出现或变得更显著的任何要素不解释为一些或所有权利要求的关键的、需要的或基本的特征或要素。

Claims (21)

1.一种用于形成半导体器件的方法，包括：
提供具有第一部分和第二部分的半导体衬底；
在所述半导体衬底的所述第一部分上方形成第一电介质层；
在所述半导体衬底的所述第二部分上方形成第二电介质层；
在所述第一电介质上方形成帽盖；和
在所述第二电介质层上方形成第二电极层。
2.根据权利要求1所述的方法，其中形成所述第一电介质层和形成所述第二电介质层包括形成不同的电介质材料。
3.根据权利要求1所述的方法，其中形成所述第一电介质层和形成所述第二电介质层包括形成相同的电介质材料。
4.根据权利要求1所述的方法，其中形成所述第一电介质层包括形成场氧化物。
5.根据权利要求1所述的方法，其中形成所述第一电介质层包括形成栅电介质。
6.根据权利要求1所述的方法，其中形成所述第二电介质层包括形成具有高介电常数的电介质层。
7.根据权利要求1所述的方法，其中形成所述第二电介质层包括形成至少两个电介质层的叠层，其中所述至少两个电介质层的至少一个具有大于近似4的介电常数。
8.根据权利要求1所述的方法，其中形成所述帽盖包括形成多晶硅帽盖。
9.根据权利要求1所述的方法，其中
所述半导体衬底进一步包括第三部分；和
该方法进一步包括：
在所述第三部分上方形成第三电介质层；
在所述第三电介质层上方形成第二电介质层；和
在所述第二电极层上方形成第三电极层。
10.根据权利要求9所述的方法，其中形成所述第三电介质层和形成所述第二电介质层包括形成相同的电介质材料。
11.根据权利要求9所述的方法，其中形成所述第三电介质层和形成所述第二电介质层包括形成不同的电介质材料。
12.根据权利要求1所述的方法，其中
所述半导体衬底进一步包括第四部分；和
该方法进一步包括：
在所述第四部分中形成隔离区；
在所述第四部分上方形成所述帽盖；和
在所述帽盖上方形成所述第二电极层。
13.一种用于形成半导体器件的方法，包括：
提供具有第一部分和第二部分的半导体衬底；
在所述半导体衬底的所述第一部分上方形成第一电介质，其中所述第一电介质具有高介电常数；
在所述半导体衬底的所述第二部分上方形成第二电介质；
在所述第二电介质上方形成帽盖，其中该帽盖包括硅；
在形成多晶硅帽盖之后在所述第一电介质上方形成第一电极，其中所述第一电极包括金属；和
在形成所述第一电极之后在多晶硅帽盖上方形成第二电极，其中所述第二电极包括多晶硅。
14.根据权利要求13所述的方法，其中形成所述第一电介质和形成所述第二电介质包括形成不同的电介质材料。
15.根据权利要求13所述的方法，其中形成所述第一电介质和形成所述第二电介质包括形成相同的电介质材料。
16.根据权利要求13所述的方法，其中形成所述第二电介质包括形成场氧化物。
17.根据权利要求13所述的方法，其中形成所述第一电介质包括形成栅电介质。
18.根据权利要求13所述的方法，其中形成所述第一电介质，其中所述第一电介质具有高介电常数，包括形成所述第一电介质，其中所述第一电介质具有大于近似4的介电常数。
19.一种半导体器件，包括：
包括第一部分和第二部分的半导体衬底；
在所述第一部分上方的第一电介质层；
在所述第一电介质层上方的帽盖；
在所述帽盖上方的第一电极层；
在所述第二部分上方的第二电介质层；和
在所述第二电介质层上方的第二电极层。
20.根据权利要求19所述的半导体器件，其中
所述帽盖包括多晶硅；
所述第一电极层与所述第二电极层不同；
以及所述第一电介质层与所述第二电介质层不同。
21.根据权利要求20所述的半导体器件，其中所述第二电介质层具有大于近似4的介电常数。
CNA2005800253061A 2004-07-29 2005-06-16 半导体器件的形成方法及其结构 Pending CN1989603A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/902,218 US7144784B2 (en) 2004-07-29 2004-07-29 Method of forming a semiconductor device and structure thereof
US10/902,218 2004-07-29

Publications (1)

Publication Number Publication Date
CN1989603A true CN1989603A (zh) 2007-06-27

Family

ID=35732844

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005800253061A Pending CN1989603A (zh) 2004-07-29 2005-06-16 半导体器件的形成方法及其结构

Country Status (7)

Country Link
US (1) US7144784B2 (zh)
EP (1) EP1774580A4 (zh)
JP (1) JP2008508718A (zh)
KR (1) KR20070050429A (zh)
CN (1) CN1989603A (zh)
TW (1) TW200618121A (zh)
WO (1) WO2006023026A2 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045847B2 (en) * 2003-08-11 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric
US7183596B2 (en) * 2005-06-22 2007-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Composite gate structure in an integrated circuit
US20070228480A1 (en) * 2006-04-03 2007-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS device having PMOS and NMOS transistors with different gate structures
US7648884B2 (en) 2007-02-28 2010-01-19 Freescale Semiconductor, Inc. Semiconductor device with integrated resistive element and method of making
US7868361B2 (en) * 2007-06-21 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with both I/O and core components and method of fabricating same
US7732872B2 (en) * 2007-10-25 2010-06-08 International Business Machines Corporation Integration scheme for multiple metal gate work function structures
US7781321B2 (en) 2008-05-09 2010-08-24 International Business Machines Corporation Electroless metal deposition for dual work function
US7977754B2 (en) * 2008-07-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor and poly eFuse design for replacement gate technology
US20100059823A1 (en) * 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
US8163341B2 (en) * 2008-11-19 2012-04-24 Micron Technology, Inc. Methods of forming metal-containing structures, and methods of forming germanium-containing structures
US7994531B2 (en) * 2009-04-02 2011-08-09 Visera Technologies Company Limited White-light light emitting diode chips and fabrication methods thereof
DE102009055437B4 (de) * 2009-12-31 2017-08-10 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterwiderstände, die in einem Halbleiterbauelement mit Metallgatestrukturen auf einer geringeren Höhe hergestellt sind und Verfahren zur Herstellung der Halbleiterwiderstände
US8669617B2 (en) * 2010-12-23 2014-03-11 Intel Corporation Multi-gate transistors
US8426263B2 (en) 2011-03-31 2013-04-23 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) with formation of a metal-oxide-semiconductor field effect transistor (MOSFET)
US8415217B2 (en) 2011-03-31 2013-04-09 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) with formation of a capacitor
US8420480B2 (en) 2011-03-31 2013-04-16 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) with formation of a gate edge diode
US20240243003A1 (en) * 2023-01-16 2024-07-18 Nanya Technology Corporation Method for patterning active areas in semiconductor structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
JPH04103162A (ja) * 1990-08-23 1992-04-06 Toshiba Corp 絶縁膜を有する半導体装置の製造方法
US6200834B1 (en) * 1999-07-22 2001-03-13 International Business Machines Corporation Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
JP2002170888A (ja) * 2000-11-30 2002-06-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7129531B2 (en) * 2002-08-08 2006-10-31 Ovonyx, Inc. Programmable resistance memory element with titanium rich adhesion layer
US6787421B2 (en) * 2002-08-15 2004-09-07 Freescale Semiconductor, Inc. Method for forming a dual gate oxide device using a metal oxide and resulting device
US6962840B2 (en) * 2002-09-11 2005-11-08 Samsung Electronics Co., Ltd. Method of forming MOS transistor
US6919244B1 (en) * 2004-03-10 2005-07-19 Motorola, Inc. Method of making a semiconductor device, and semiconductor device made thereby

Also Published As

Publication number Publication date
US20060024893A1 (en) 2006-02-02
KR20070050429A (ko) 2007-05-15
EP1774580A2 (en) 2007-04-18
EP1774580A4 (en) 2009-05-06
JP2008508718A (ja) 2008-03-21
WO2006023026A3 (en) 2006-06-29
WO2006023026A2 (en) 2006-03-02
US7144784B2 (en) 2006-12-05
TW200618121A (en) 2006-06-01

Similar Documents

Publication Publication Date Title
CN1989603A (zh) 半导体器件的形成方法及其结构
US9865510B2 (en) Device and methods for high-K and metal gate slacks
US9548356B2 (en) Shallow trench isolation structures
US9576855B2 (en) Device and methods for high-k and metal gate stacks
US7524707B2 (en) Modified hybrid orientation technology
CN100346472C (zh) 具多厚度绝缘层上半导体的结构及其形成方法
WO2012106056A2 (en) Self-aligned contacts for high k/metal gate process flow
CN103390649B (zh) 用于高k和金属栅极堆叠件的器件和方法
JP2009302260A (ja) 半導体装置及びその製造方法
TWI637509B (zh) 使用絕緣體上覆矽基板的裝置層的裝置結構及其形成方法
CN101958341A (zh) 通过从mos器件的高k/金属栅极去除界面层缩小eot
JP2010177240A (ja) 半導体装置及びその製造方法
WO2012087987A2 (en) Multi-gate transistors
US7119023B2 (en) Process integration of SOI FETs with active layer spacer
JP2010021200A (ja) 半導体装置の製造方法
JP2007134366A (ja) 半導体装置および半導体装置の製造方法
WO2011007470A1 (ja) 半導体装置およびその製造方法
CN108206160B (zh) 一种半导体器件及其制造方法和电子装置
CN104037073A (zh) 一种半导体器件的制造方法
JP7335376B2 (ja) 三進インバータ及びその製造方法
JP2011023738A (ja) 半導体装置
JPH03160760A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20070627