KR20070050429A - 반도체 디바이스 및 그 구조 - Google Patents

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KR20070050429A
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dielectric
dielectric layer
layer
cap
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병 더블유. 민
니겔 지. 카베
벤카트 알. 콜라군타
오마르 지아
시난 곡테페리
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프리스케일 세미컨덕터, 인크.
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Abstract

일 실시예에서, 반도체 디바이스(10)를 형성하기 위한 방법이 설명된다. 반도체 디바이스(11)는 제 1 부분(14 또는 16) 및 제 2 부분(18 또는 20)을 갖는다. 제 1 유전체층(24 또는 26)은 반도체 기판의 제 1 부분 상에 형성되고, 제 2 유전체층(30)은 반도체 기판의 제 2 부분 상에 형성된다. 폴리실리콘과 같은 실리콘을 포함할 수 있는 캡(28)은 제 1 유전체층 상에 형성된다. 제 1 전극층(40)은 캡 상에 형성되고, 제 2 전극층(32, 36, 또는 40)은 제 2 유전체 상에 형성된다.
반도체 디바이스, 유전체층, 고 유전상수

Description

반도체 디바이스 및 그 구조{Method of forming a semiconductor device and structure thereof}
본 발명은 일반적으로 반도체 디바이스를 형성하는 것에 관한 것으로, 보다 상세하게는, 고전압 디바이스들을 형성하는 것에 관한 것이다.
디바이스의 크기가 작아짐에 따라, 고유전상수(high-k 또는 hi-k)의 물질들은 디바이스들이 회로에서 낮은 전압에서 동작하도록 하는 게이트 유전체로서 사용되고 있으며, 이하에서는 이를 코어 디바이스들이라고 부르기로 한다. 그러나, 예컨대, 하프늄 옥사이드(hafnium oxide, HfO2)와 같은 high-k 물질이 고전압 디바이스들에 사용되는 경우, 예컨대, 하프늄 옥사이드(HfO2)와 같은 물질이 중간 두께 게이트 산화물 디바이스(intermediate thickness gate oxide devices, 이하, TGO 디바이스라고 함), 더 두꺼운 게이트 산화물 디바이스(thicker gate oxide devices, 이하, DGO 디바이스라 함), 또는 커패시터들과 같은 고전압 디바이스들에 사용되는 경우, 적어도 3가지 문제가 존재한다. 첫째, 하프늄 옥사이드(HfO2)가 이산화규소(silicon dioxide, SiO2)상에 형성되면, 하프늄(hafnium, Hf)과 하프늄-유도 결함 들은 제조과정에서 이산화규소(SiO2)로 확산된다. 확산은 특히 고전압 적용에서 낮은 신뢰도를 유발하게 된다. 둘째, high-k 물질을 사용하는 것은 디바이스의 일 함수를 변화시킨다. 일 함수가 변화될 때, 디바이스에 관련된 기술은 반드시 변경된다. 대신에, high-k 물질을 변경하지 않음으로써, 초기 기술이 계속하여 사용될 수 있고 새로운 기술을 개발해야 하는 시간이 절약된다. 셋째, 고전압 디바이스에 하프늄 옥사이드(HfO2)가 사용될 때, high-k 물질과 패터닝된 게이트의 에지에 생성되는 다른 물질들 간에 상호작용으로 인한 어떠한 효과가 발생할지 알려진 바가 없다. 따라서, 고전압 다바이스들과 같은 어떠한 반도체 디바이스들에는 high-k 물질을 사용하지 않는 것이 바람직하다.
코어 디바이스들 및 고전압 디바이스들은 종종 동일한 반도체 기판상에 형성되는 것이 바람직하다. 코어 디바이스들에 대해 high-k 물질을 형성하는 경우, high-k 물질이 고전압 디바이스들에 대한 게이트 스택의 일부로서 형성되는 것을 방지하는 것이 바람직하다. 따라서, 상이한 유전체가 기판의 상이한 영역에 형성되도록 하는 집적 프로세스가 필요하다.
본 발명은 예로서 도시되고 첨부된 도면에 의해 한정되지 않으며, 동일한 참조부호들은 유사한 구성요소들을 가리킨다.
당업자라면 도면들의 구성들이 간결성 및 명확성을 위해 도시되었고, 꼭 축척에 맞게 그려진 것이 아니라는 것을 충분히 알 수 있다. 예를 들어, 본 발명에 따른 실시예의 이해를 돕기 위해 도면들의 일부 구성들의 크기가 다른 구성들에 비해 과장될 수도 있다.
도 1은 본 발명의 일 실시예에 따른, 수동 디바이스 영역, 고전압 디바이스 영역들 및 코어 디바이스 영역들, 제 1 유전체층, 및 제 2 유전체층을 가진 반도체 디바이스의 일부 사시도;
도 2는 본 발명의 일 실시예에 따른, 고전압 디바이스 영역 및 코어 디바이스 영역들상에 제 3 유전체층을 형성한 후의 도 1의 반도체 디바이스를 도시함;
도 3은 본 발명의 일 실시예에 따른, 캡(cap)을 형성한 후의 도 2의 반도체 디바이스를 도시함;
도 4는 본 발명의 일 실시예에 따른, 제 4 유전체층을 형성한 후의 도 3의 반도체 디바이스를 도시함;
도 5는 본 발명의 일 실시예에 따른, 제 2 전극층 및 제 1 보호층을 형성한 후의 도 4의 반도체 디바이스를 도시함;
도 6은 본 발명의 일 실시예에 따른, 제 1 전극층을 패터닝 후의 도 5의 반도체 디바이스를 도시함;
도 7은 본 발명의 일 실시예에 따른, 제 2 전극층을 형성한 후의 도 6의 반도체 디바이스를 도시함;
도 8은 본 발명의 일 실시예에 따른, 제 2 전극층을 패터닝하고, 제 3 전극층을 형성한 후의 도 6의 반도체 디바이스를 도시함;
도 9는 본 발명의 일 실시예에 따른, 수동 디바이스 구성, 고전압 디바이스 구성들, 및 코어 디바이스 구성들을 형성하기 위해 패터닝 후의 도 8의 반도체디바이스를 도시함;
도 10은 본 발명의 또 다른 실시예에 따른, 제5 유전체층을 형성한 후의 도 3의 반도체 디바이스를 도시함.
도 1은 본 발명의 일 실시예에 따른, 반도체 기판(11), 반도체 기판(11)에 형성된 제 1 유전체층(22), 및 반도체 기판(11)의 일부분들에 형성된 제 2 유전체층(24)을 갖는 반도체 디바이스(10)의 일부 사시도이다. 본 실시예에서는 반도체 디바이스(10)가 수동 디바이스 영역(12), 제 1 고전압 디바이스 영역(14) 및 제 2 고전압 디바이스 영역(16), 제 1 코어 디바이스 영역(18), 및 제 2 코어 디바이스 영역(20)을 포함하는 것을 일예로 한다. 그러나, 모든 영역들이 존재할 필요는 없다. 또한, 그 영역들은 본 발명의 이해를 돕기 위해서만 가까이 함께 설명된다. 따라서, 이 영역들은 각 영역간에 도시되지 않은 영역들이 있을 수 있다는 것을 보여주기 위해 그들 사이는 물결 형태의 선들로 그려진다. 예를 들어, 절연을 위한 필드 산화물(field oxide) 영역들이 이 영역들 사이에 존재할 수 있다.
예컨대 저항들, 커패시터들, 다이오드들 등의 수동 소자들은 수동 디바이스 영역(12)에 형성될 수 있다. 여기서 설명되는 바와 같이, 저항은 수동 디바이스 영역(12)에 형성될 것이다. 일 실시예에서, 제 1 고전압 디바이스 영역(14)은 듀얼 게이트 산화 영역(DGO) 또는 커패시터가 형성될 영역이고, 제 2 고전압 디바이스 영역(16)은 박막 게이트 산화 영역 또는 커패시터가 형성될 영역이다. 본 실시예에서, NMOS 트랜지스터는 제 1 코어 디바이스 영역(18)에 형성될 것이고, PMOS 트랜지스터는 제 2 코어 디바이스 영역(20)에 형성될 것이다. 당업자는 코어 디바이스의 극성이 스위칭 되거나 양쪽 코어 디바이스 영역(18, 20)이 동일한 극성을 가질 수 있다는 것과, 도시되지는 않았지만 웰들(wells)이 반도체 기판에 형성될 수 있다는 것을 인식할 수 있을 것이다. 예를 들어, 제 1 코어 디바이스 영역(18)은 p-well을 갖고, 제 2 코어 디바이스 영역(20)은 n-well을 가질 수 있다.
반도체 기판(11)은 어떠한 반도체 물질 또는 반도체 물질등의 혼합도 가능하다. 예컨대, 갈륨 비소(gallium arsenide), 실리콘 게르마늄(silicon germanium), 절연체상 실리콘(silicon-on-insulator, SOI), 인장된 절연체상 실리콘(strained silicon-on-insulator, SSOI), 실리콘, 단결정 실리콘(monocrystalline silicon) 등 및 이들의 혼합이 가능하다. 제 1 유전체영역(22)은 필드 절연 영역이 될 수 있으며, 일 실시예에서는 이산화규소(SiO2)로 채워진 반도체 기판(11)에서의 트랜치 영역이 된다. 제 2 유전체층(24)은 고전압 영역들(14, 16) 및 코어 디바이스 영역들(18, 20)상에서 열적으로 성장하는 것과 같이 나타난다. 본 실시예에서, 제 2 유전체층(24)은 이산화규소(SiO2)가 될 수 있다. 만약 열적으로 성장한다면, 어떤 산화물은 제 1 유전체층(22)상에 형성될 수도 있지만, 상승의 양이 다른 영역들의 상승양보다 작은 경우에는 무의미할 수 있으므로 무시하게 될 것이다. 대안적으로, 제 2 유전체영역(24)은 예컨대, 화학적 기상 증착(chemical vapor deposition, CVD), 원자층 증착(atomic layer deposition, ALD), 물리적 기상 증착(physical vapor deposition , PVD) 등 및 이들의 조합과 같은 다른 프로세스에 의해 형성될 수 있다. 일 실시예에서, 제 2 유전체층(24)은 DGO 용 유전체의 역할을 할 것이다. 제 2 유전체층(24)은 약 50 옴스트롬(5 나노미터)의 두께를 가질 수 있다. 제 2 유전체층(24)은 감광제 마스크(photoresist mask)를 형성하고 제 2 유전체층(24)의 노출부분들을 식각하는 것과 같은 방법을 사용하여 패터닝한다.
제 2 유전체층(24)을 패터닝한 후, 도 2에 도시된 바와 같이 제 3 유전체층(26)이 형성된다. 제 3 유전체층은 일 실시예에서, 제 2 유전체층(24)과는 상이한 물질이 될 수 있다. 그러나, 동일한 유전체층이 사용될 수도 있다. 일 실시예에서, 제 3 유전체층(26)은 TGO 디바이스 용 게이트 유전체 역할을 할 것이다. 본 실시예에서, 만약 제 2 유전체층(24)이 DGO 디바이스 용 게이트 유전체가 된다면, 제 3 유전체층(26)은 제 2 유전체층(24)보다 작은 두께를 가진 이산화규소(SiO2)를 열적으로 성장시킬 수 있다. 일 실시예에서, TGO 역할을 하는 제 3 유전체층(26)은 약 30 옹스트롬(3 나노미터)의 두께를 갖는다. 제 3 유전체층(26)은 CVD, ALD, PVD 등 및 이들의 조합에 의해 형성될 수 있다.
도 3에 도시된 바와 같이, 캡(28)은 제 3 유전체층(26)이 형성된 후 반도체 디바이스(10) 상에 형성된다. 캡(28)의 스무드닝(smoothening) 또는 평탄화(planarization)가 적용될 수 있다. 일 실시예에서, 캡은 폴리실리콘과 같은 실리콘을 포함할 수 있다. 대안적으로, 캡(28)은 금속 또는 도전성 산화물과 같은 도 전물질이 될 수 있다. 일 실시예에서, 캡(28)은 약 100~500 옹스트롬(10-50 나노미터)의 두께를 가질 수 있다. 캡(28)은 CVD, ALD, PVD, 전기도금(electroplating), 무전해 도금(electroless plating) 등, 및 이들의 조합들과 같은 방법에 의해 형성될 수 있다. 이후의 설명에 의해 분명해지겠지만, 캡(28)은 추가적인 유전체층들이 형성될 때 밑에 있는 유전체층들을 보호하는데 적당할 것이다. 일 실시예에서, 캡(28)은 제 1, 제 2, 및 제 3 유전체층들(22, 24, 26)상에 high-k 물질이 형성되는 것을 방지한다.
캡(28)이 형성된 후에, 캡(28)의 일부분은 제거된다. 제거과정은 습식 또는 건식 식각과 같은 프로세스에 의해 이루어질 수 있다. 만약, 캡(28)이 폴리실리콘이라면, CF4와 같은 화학에 기초하여 염소 및 플루오르를 사용하는 건식 식각이 사용될 수 있다. 일 실시예에서, 캡(28)은 제 1 및 제 2 코어 디바이스 영역들(18, 20)으로부터 제거된다. 만약 코어 디바이스 영역들(18, 20)이 서로 동일한 게이트 유전 물질을 가지지만, 제 2 유전체층(24) 및 제 3 유전체층(26)과는 상이한 유전 물질을 가진다면 이것이 바람직하다.
일 실시예에서, 캡(28)을 패터닝한 후에 제 4 유전체층(30)은 도 4에 도시된 바와 같이, (남은) 캡(28) 및 제 1 및 제 2 코어 디바이스 영역들(18, 20) 상에 형성된다. 도 4 내지 9에 도시된 본 실시예에서, 제 1 및 제 2 코어 디바이스 영역들(18, 20)이 게이트 유전체용 동일한 물질을 가지게 될 것이다. 그러나, 이것이 요구되지는 않는다. 일 실시예에서, 제 4 유전체층(30)이 고유전상수를 가진 유전 물질(즉, high-k 유전체)이다. 고유전상수는 이산화규소((SiO2)의 유전상수보다 큰 것으로 대략 3.9 이고, 또는 일 실시예에서는 화학량적인 질화규소(Si3N4)의 유전상수 보다 큰 것으로 대략 7.5가 될 수 있다. 일 실시예에서, 제 4 유전체층(30)은 high-k 유전체이다. 지르코늄, 하프늄, 알루미늄, 란탄, 스트롬튬, 탄탈, 티타늄, 실리콘 및 이들 조합물의 산화물들일 수 있는 적절한 high-k 유전체들이 사용될 수 있다. 예컨대, 하프늄 규산염(HfxSiyOz) 및 하프늄 알루민산염(HfxAIyOZ)과 같은 전이 금속 규산염들 및 알루민산염들도 사용될 수 있다.
제 4 유전체층(30)은 예컨대 CVD, ALD, PVD, 열적 성장, 및 이들의 조합들과 같은 프로세스에 의해 형성될 수 있다. 또한, 제 4 유전체층(30)은 스택 또는 층들의 조합일 수 있다. 또한, 자연 발생 산화층은 종종 본래부터 반도체 기판(11)이 산화성 환경에 노출될 때 형성되기 때문에, 자연발생 산화층(예, 이산화규소)이 제 4 유전체층(30)과 반도체 기판(11) 사이에 생길 수 있다. 만약, 반도체 기판(11)이 실리콘을 포함한다면 이것은 특히 사실이 된다. 제 4 유전체층(30)은 어떠한 바람직한 두께를 가질 수 있다. 일 실시예에서, 제 4 유전체층(30)은 제 2 유전체층(26)의 두께와 거의 동일한 두께를 가지게 된다. 제 4 유전체층(30)이 도 4에서는 반도체 디바이스(10)의 위쪽 표면들을 단지 커버하고 있는 것처럼 도시되어 있음에도 불구하고, 그것은 컨포몰 층(conformal layer)이다. 각 영역은 도면에서 물결 형태의 선들로 표시되어 있는 것과 같이 실제로는 다른 것들과 분리되어 있으므로, 이 계단이 존재하거나 존재하지 않거나 실제에 있어서는 좀더 점진적일 수도 있기 때문에 제 4 유전체층(30)은 영역들(16, 18) 사이의 계단의 측벽에 존재하는 것으로 도시되어 있지 않다. (이러한 동일한 이론은 도면들에서 다른 층들에 적용할 수 있다.)
일 실시예에서, 제 4 유전체층(30)을 형성하기 전에, 반도체층은 코어 디바이스 영역들(18, 20) 중 하나 또는 둘다에 형성될 수 있다. 만약, 제 4 유전체층(30)과 반도체 기판(11)의 물질(들) 간에 물질 상호작용이 바람직하지 않다면, 이 반도체층을 형성하는 것이 바람직하다. 따라서, 이러한 선택적인 반도체층을 위한 물질은 그것과 제 4 유전체층(30)간의 물질 상호작용을 향상시키기 위해 선택될 수 있다. 반도체층은 CVD, ALD, PVD, 열적 성장 등, 및 그들간의 조합들과 같은 프로세스에 의해 형성될 수 있다. 이렇게 형성된 반도체 물질은 갈륨 비소(gallium arsenide), 실리콘 게르마늄(silicon germanium), 실리콘, 단결정 실리콘, 및 이들의 조합들과 같은 반도체 물질 또는 반도체 물질들의 조합이 될 수 있다. 이러한 반도체 물질은 in-situ 도핑된 또는 도핑되지 않을 수 있고, 약 10 및 200 옹스크롬(1-20 나노미터) 사이의 두께를 가질 수 있다.
제 4 유전체층이 형성된 후, 제 1 및 제 2 코어 디바이스 영역들(18, 20) 용 게이트 전극들이 형성될 수 있다. 도면들에 도시된 바와 같이, 듀얼-금속 게이트 프로세스가 설명될 것이다. 그러나, 전극들은 폴리실리콘 또는 어떤 프로세스에 의해 형성된 적절한 물질이 될 수 있다. 금속 게이트가 폴리실리콘 게이트들 보다 장점들을 갖기 때문에 금속 게이트 프로세스가 설명될 것이다. 예를 들어, 금속 게이트들은 게이트-소모 및 보론-침투(boron-penetration ) 효과를 방지하고, 폴리실 리콘 게이트들보다 상당히 낮은 면저항(sheet resistance)을 제공한다.
제 1 전극층(32) 및 제 1 보호층(34)은 도 5에 도시된 바와 같이, 반도체 기판 상에 형성된다. 벌크 CMOS 용 게이트는 50 나노미터 이하의 길이이고, 반도체 기판(11)에 사용된 물질의 약 0.2eV 밴드 에지(전도 및 원자가) 이내의 각 일함수를 갖는 게이트 금속들이 바람직하다. 따라서, 만약, 반도체 기판(11)이 실리콘이라면, 제 1 전극층(32)은 PMOS device 용으로 레늄(rhenium), 인듐(indium), 플래티늄(platinum), 몰리브덴(molybdenum), 루테늄(ruthenium), 루테늄 산화물 등 및 이들 조합물들을 포함할 수 있고, 또는 NMOS device 용으로 티타늄(titanium), 바나듐(vanadium), 지르코늄(zirconium), 탄탈(tantalum), 알루미늄(aluminum), 니오브(niobium), 탄탈 질화물(tantalum nitride) 등 및 이들 조합물들을 포함할 수 있다. 제 1 전극층(32)은 CVD, ALD, PVD, 전기도금(electroplating), 무전해도금(electroless plating) 등, 및 이들의 조합들과 같은 방법에 의해 형성될 수 있다. 일 실시예에서, 제 1 전극층(32)은 약 50-1000 옹스트롬(5-100 나노미터)의 두께를 갖는다.
제 1 보호층(34)은 CVD, ALD, PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 바람직한 실시예에서, 제 1 보호층(34)은 실리콘 산화물 또는 실리콘 질화물 하드마스크가 될 수 있다. 보호층(34)은 하드마스크로서 적절한 두께를 가져야 하고, 제 1 전극층(32)에 패터닝시 하부 제 1 전극층(32)을 보호한다. 또한, 제 1 보호층(34)은 제 1 전극층(32)의 패터닝한 후, 효율적인 제거를 위해 충분히 얇아야 한다. 제 1 전극층(32)의 패터닝에 사용되는 많은 적절한 금속 식각이, 만약 그것 이 금속이라면, 또한 감광제 마스크를 식각 또는 붕괴하기 때문에, 제 1 보호층(34)은 제 1 전극층(32)의 패터닝에 사용된다. 그러므로, 제 1 보호층(34)과 같이, 금속 식각을 충분히 견딜 수 있는 마스크가 필요하다. 제 1 보호층(34)은 감광제 마스크 및 식각 프로세스(예, 건식 또는 습식 식각)를 사용하여 패터닝될 수 있다. 제 1 보호층(34)은 제 1 전극층(32)이 제거될 영역에서 제거된다.
제 1 보호층(34)을 패터닝한 후, 제 1 전극층(32)은 하드마스크로서 제 1 보호층(34)을 사용하여 패터닝된다. 일 실시예에서, 제 1 전극층(32)은 황산용액, 과산화수소 및 물과 함께 습식 식각을 사용하여 패터닝된다. 제 1 보호층(34)의 잔여 부분들은 그때 제거된다. 몇몇 실시예들에서는 건식 또는 습식 식각이 사용될 수 있다. 결과적인 구성은 도 6에 도시된 바와 같이, 제 2 코어 디바이스 영역(20) 상에 단지 제 1 전극층(32)을 형성한다.
제 1 전극층(32)을 형성하고, 패터닝한 후, 제 2 전극층(36) 및 제 2 보호층(38)이 형성된다. 제 2 전극층(36)은 제 1 전극층(32)과 동일한 물질이 될 수 있고, 동일한 프로세스에 의해 형성될 수 있다. 그러나, 제 2 전극층(36)은 아마도 제 1 전극층(32)과는 상이한 도전성을 가진 디바이스 용으로 선택될 것이다. 따라서, 만약 제 1 전극층(32)이 PMOS 디바이스용 전극이라면, 제 2 전극층(36)은 NMOS 디바이스용 전극이 될 수 있다. 바람직한 실시예에서, 제 1 전극층(32)은 P-타입 금속이고, 제 2 전극층(36)은 N-타입 금속이다. 제 2 보호층(38)은 제 1 보호층(36)과 동일할 수 있고, 동일한 프로세스들에 의해 동일한 두께로 형성될 수 있다. 그러나, 이것이 반드시 요구되는 것은 아니다. 제 2 전극층(36) 및 제 2 보호 층(38)의 패터닝은 제 1 전극층(32) 및 제 1 보호층(34)과 동일하다. 다만, 제 2 전극층(36)이 제 1 코어 디바이스 영역(18) 및 제 2 코어 디바이스 영역(20) 둘다에 남게 된다는 것이 차이이다.(제 1 전극층(32)은 단지 제 2 코어 디바이스 영역(20)에만 남는다.) 따라서, 제 2 전극층(36)은 제 1 및 제 2 코어 디바이스 영역들(18, 20) 둘 다에서 제 4 유전체층(30)상에 형성된다. 또한, 제 2 전극층(36)은 도 7에 도시된 바와 같이, 제 2 코어 디바이스 영역(20)에서 제 1 전극층(32) 상에 형성된다.
제 2 전극층(36)이 패턴화된 후, 캡(28) 위에 있는 제 4 유전체(30)의 부분들이 제거되고, 도 8에 도시된 바와 같이, 제 3 전극층(40)이 모든 영역 위에 형성된다. 제 4 유전체층(30)은 건식 또는 습식 식각과 같은 식각 공정을 이용하여 제거될 수 있다. 캡(28)은 하부층을 보호하고, 제 4 유전체층(30)을 제거하기 어려운 임의의 하부층들 위에 제 4 유전체층(30)이 형성되는 것을 방지한다.
제 3 전극층(40)은 CVD, ALD, PVD, 전기도금, 무전해 도금 등 및 이들의 조합과 같은 임의의 공정에 의해 형성될 수 있다. 바람직한 일 실시예에서, 제 3 전극층(40)은 도전성 물질로서 적층되거나, 그 후에 도전성으로 만들어지는 실리콘 함유층일 수 있다. 바람직한 일 실시예에서, 제 3 전극층(40)은 폴리실리콘층 또는, 인-시츄 도핑되거나 또는 이후에 도핑되어 충분히 도전성이 되는 폴리실리콘-게르마늄층일 수 있다. 제 3 전극층(40)은 도핑된 또는 도핑되지 않은 실리콘층 또는 실리콘-게르마늄층일 수 있다. 제 3 전극층(40)은 고전압 영역들(14,16)에서 high-k 유전체 이외의 유전체가 이용될 수 있도록 실리콘을 함유하는 것이 바람직 하고, 실리콘 함유 전극은 high-k 유전체 또는 고전압 어플리케이션에서 금속 전극에서 발생될 수 있는 문제점들을 회피하면서 형성된다. 그러나, 제 3 전극층(40)은 금속일 수 있다. 제 3 전극층(40)은 약 100~1500 옴스트롱(10~150 나노미터)의 두께를 가질 수 있다. 층(40)을 부드럽게 하거나 평탄화하는 것이, 필요하다면, 층에 대한 만족스럽게 관리된 패터닝을 위해 적용될 수 있다.
제 3 전극층(40)을 형성한 후, 반도체 기판(11) 위에 형성된 모든 층들이 도9에 도시된 바와 같이 패턴 처리된다. 코어 디바이스들에 대한 개별적인 패터닝이 수행되어, 패터 처리 동안 더 나은 제어가 가능하게 될 수 있다. 수동 디바이스 영역(12)에서, 제 3 전극층(40) 및 캡(28)이 패터닝되어 DGO 스택을 형성한다. 제 2 고전압 디바이스 영역(16)에서, 제 3 유전체층(26), 캡(28), 및 제 3 전극층(40)이 패터닝되어 TGO 스택을 형성한다. 제 1 코어 디바이스 영역(18)에서, 제 3 유전체층(30), 제 2 유전체층(36), 및 제 3 전극층(40)이 패터닝되어 PMOS 스택을 형성한다. 제 2 코어 디바이스 영역(20)에서, 제 3 유전체층(30), 제 1 전극층(32), 제 2 전극층(36), 및 제 3 전극층(40)이 패터닝되어 NMOS 스택을 형성한다. 종래 기술이 이용될 수 있다. 각각의 영역들에 디바이스들을 형성하기 위하여, 부가적인 공지의 공정들이 수행된다. 예컨대, 반도체 기판(11)의 도핑 부분들이 도핑되어 소스 및 드레인 영역들을 형성한다.
제 1 및 제 2 코어 디바이스 영역들이 상이한 유전체층들을 갖는 택일적인 실시예가 도 10에 도시되어 있다. 이 실시예에서, 제 4 유전체(30)가 캡(28)이 형성되기 전에 형성된다. 제 4 유전체(30)를 형성한 후, 캡(28)이 앞서 논의된 바와 같이 형성된다. 제 4 유전체층(30)이 제 1 코어 디바이스 영역(18)에 이미 형성되어 있기 때문에, 캡(28)이 제 2 코어 디바이스 영역(20) 이외의 모든 영역들 위에 남도록 패터닝된다. 캡(28)을 패터닝한 후, 제5 유전체층(50)이 제 2 코어 디바이스 영역(20)에서 캡(28) 위에 형성된다. 일 실시예에서, 제5 유전체층(50)을 제 2 코어 디바이스 영역(20)에서 캡(28) 위에 형성하기 전에 반도체층이 디바이스 영역(20)에 형성된다. 여기에 형성된 반도체층은, 일 실시예에서, 제 4 유전체층(30) 이전에 형성된 반도체층과 유사할 수 있다. 공정은 도 5~9를 참조하여 설명된 바와 같이 계속된다. 차이점은, 모든 도면들에서 제 1 코어 디바이스 영역(18)이 제 2 코어 디바이스 영역(20)과는 상이한 유전체층을 가지며, 캡(28)이 제 1 코어 디바이스 영역(18)에 존재하고, 제5 유전체층(50)이 제거되기 전까지 캡(28) 위에 존재한다는 것이다. 제5 유전체층(50)이 도 7 및 도 8 사이에 제 4 유전체층(30)과 동시에 유사한 방법으로 제거된다. 도 10에 도시된 실시예에서, 캡(28)은 제 4 유전체(30) 위에 형성되기 때문에, 캡(28)은 제 1 코어 디바이스 영역(18)에 대한 적절한 게이트 전극 물질인 물질인 것이 바람직하다. 따라서, 캡(28)은 형성되는 디바이스의 도전성을 위해 적절한 금속 게이트 물질일 수 있으며 또는 형성되는 디바이스의 적절한 도전성으로 도핑되는 폴리실리콘일 수 있다.
지금까지, 고전압 디바이스들 및 코어 디바이스들이 상이한 (게이트) 유전체들 및 전극들을 갖는, 코어 디바이스들과 동일한 반도체 디바이스 위에 고전압 디바이스들을 형성하는 집적을 설명해온 것을 이해할 수 있을 것이다. 따라서, 복수의 전압 디바이스들이 동일한 반도체 기판 위에 형성될 수 있다. 종전의 DGO/TGO 디바이스 기술이 금속 게이트/금속 산화물 기술과 함께 다시 이용될 수 있다. 또한, 신뢰할 만한 DGO/TGO 디바이스 특정이 달성될 수 있다. 또한, 상기 집적 기술은 CMOS 어플리케이션들에서 이산화규소(SiO2), PMOS 디바이스들과 함께 금속-게이트/금속 산화물 NMOS 디바이스들을 제조하는데 이용될 수 있다. 예를 들어, 도10의 실시예는 수동 디바이스 영역(12), 및 제 1 및 제 2 고전압 디바이스 영역들(14,18)의 존재를 제거하면서도 이용될 수 있다. 논의된 바와 같이, 이 집적 기술은 (폴리) 저항들 및 (디커플링) 캐패시터들과 함께 이용될 수 있다. 전술한 설명에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 당업자는 이하의 청구항들에서 설명되는 본 발명의 범위를 벗어나지 않고서 다양한 변형들 및 변화들이 가능하다는 것을 이해할 수 있을 것이다. 예를 들어, 상이한 물질들이 이용될 수 있다. 따라서, 도면들 및 설명들은 제약적인 의미로 보다는 예시적인 것으로 이해되어야 하고, 이러한 모든 변형들은 본 발명의 범위 내에 포함되는 것이다.
본 발명이 특정 도전성 유형들 또는 전압들의 극성을 참조로 설명되어 왔으나, 당업자는 도전성 유형들 및 전압들의 극성들이 바뀔 수도 있다는 것을 이해할 수 있을 것이다. 더욱이, 발명의 상세한 설명 및 청구항들에서의 "앞", "뒤", "상부", "하부", "위", "아래" 등의 용어들은 묘사적인 용도로 이용된 것이지, 반드시 불변의 상대적인 위치들을 설명하기 위한 것은 아니다. 상기 이용된 용어들은 적절한 조건들에서 교환될 수 있어, 여기에서 설명된 본 발명의 실시예들은 예컨대, 여기에서 설명된 것 이외의 다른 방향으로 동작할 수 있다. 여기에서 이용된 바와 같 이, "포함한다", "포함하는", 그 밖의 그 변형들의 용어들은 비배타적인 포함을 커버하는 것이어서, 일련의 구성요소들을 포함하는 공정, 방법, 물건, 또는 장치는 그러한 구성요소들만을 포함하는 것이 아니라, 표현적으로 나열되지 않은 그 밖의 구성요소들 또는 그러한 공정, 방법, 물건, 또는 장치에 고유한 것들도 포함할 수 있다. 여기에서 이용된 바와 같이, "a" 또는 "an" 용어는 하나 또는 그 이상으로서 규정된다.
이익, 그 밖의 장점들, 및 문제들의 해결안들이 특정 실시예들과 관련하여 설명되어 왔다. 그러나, 이익, 장점들, 문제의 해결안들 및, 이익, 장점 또는 해결안을 일으키거나 더욱 두드러지도록 하는 임의의 요소(들)은 주요하고, 요구되고, 또는 필수적인 특징으로, 또는 모든 또는 임의의 청구항들의 구성요소로 인식되어서는 안 된다.

Claims (21)

  1. 반도체 디바이스 형성방법에 있어서,
    제 1 부분 및 제 2 부분을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 상기 제 1 부분 위에 제 1 유전체층을 형성하는 단계;
    상기 반도체 기판의 상기 제 2 부분 위에 제 2 유전체층을 형성하는 단계;
    상기 제 1 유전체 위에 캡(cap)을 형성하는 단계;
    상기 캡 위에 제 1 전극층을 형성하는 단계; 및
    상기 제 2 유전체층 위에 제 2 전극층을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 유전체층을 형성하는 단계 및 상기 제 2 유전체층을 형성하는 단계는 상이한 유전체 물질들을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  3. 제 1 항에 있어서,
    상기 제 1 유전체층을 형성하는 단계 및 상기 제 2 유전체층을 형성하는 단계는 동일한 유전체 물질을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  4. 제 1 항에 있어서,
    상기 제 1 유전체층을 형성하는 단계는 필드 산화물(field oxide)을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  5. 제 1 항에 있어서,
    상기 제 1 유전체층을 형성하는 단계는 게이트 유전체를 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  6. 제 1 항에 있어서,
    상기 제 2 유전체층을 형성하는 단계는 고 유전상수(high dielectric constant)를 갖는 유전체층을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  7. 제 1 항에 있어서,
    상기 제 2 유전체층을 형성하는 단계는 적어도 두개의 유전체층의 스택(stack)을 형성하는 단계를 포함하고, 상기 적어도 두개의 유전체층 중 적어도 하나는 약 4 보다 큰 유전상수를 갖는, 반도체 디바이스 형성방법.
  8. 제 1 항에 있어서,
    상기 캡을 형성하는 단계는 폴리실리콘 캡을 형성하는 단계를 포함하는, 반 도체 디바이스 형성방법.
  9. 제 1 항에 있어서,
    상기 반도체 기판은 제 3 부분을 더 포함하고,
    상기 방법은,
    상기 제 3 부분 위에 제 3 유전체층을 형성하는 단계;
    상기 제 3 유전체층 위에 상기 제 2 전극층을 형성하는 단계; 및
    상기 제 2 전극층 위에 제 3 전극층을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성방법.
  10. 제 9 항에 있어서,
    상기 제 3 유전체층을 형성하는 단계 및 상기 제 2 유전체층을 형성하는 단계는 동일한 유전체 물질을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  11. 제 9 항에 있어서,
    상기 제 3 유전체층을 형성하는 단계 및 상기 제 2 유전체층을 형성하는 단계는 상이한 유전체 물질들을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  12. 제 1 항에 있어서,
    상기 반도체 기판은 제 4 부분을 더 포함하고,
    상기 방법은,
    상기 제 4 부분에 절연 영역을 형성하는 단계;
    상기 제 4 부분 위에 상기 캡을 형성하는 단계; 및
    상기 캡 위에 상기 제 2 전극층을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성방법.
  13. 반도체 디바이스 형성방법에 있어서,
    제 1 부분 및 제 2 부분을 갖는 반도체 기판을 제공하는 단계;
    고 유전상수를 갖는 제 1 유전체를 상기 반도체 기판의 상기 제 1 부분 위에 형성하는 단계;
    상기 반도체 기판의 상기 제 2 부분 위에 제 2 유전체를 형성하는 단계;
    실리콘을 포함하는 캡을 상기 제 2 유전체 위에 형성하는 단계;
    상기 폴리실리콘 캡을 형성한 후 금속을 포함하는 제 1 전극을 상기 제 1 유전체 위에 형성하는 단계; 및
    상기 제 1 전극을 형성한 후 폴리실리콘을 포함하는 제 2 전극을 상기 폴리실리콘 캡 위에 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  14. 제 13 항에 있어서,
    상기 제 1 유전체를 형성하는 단계 및 제 2 유전체를 형성하는 단계는 상이 한 유전체 물질들을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  15. 제 13 항에 있어서,
    상기 제 1 유전체를 형성하는 단계 및 상기 제 2 유전체를 형성하는 단계는 동일한 유전체 물질을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  16. 제 13 항에 있어서,
    상기 제 2 유전체를 형성하는 단계는 필드 산화물을 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  17. 제 13 항에 있어서,
    상기 제 1 유전체를 형성하는 단계는 게이트 유전체를 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  18. 제 13 항에 있어서,
    상기 고 유전상수를 갖는 상기 제 1 유전체를 형성하는 단계는 약 4 보다 큰 유전상수를 갖는 상기 제 1 유전체를 형성하는 단계를 포함하는, 반도체 디바이스 형성방법.
  19. 반도체 디바이스에 있어서,
    제 1 부분 및 제 2 부분을 포함하는 반도체 기판;
    상기 제 1 부분 위의 제 1 유전체층;
    상기 제 1 유전체층 위의 캡;
    상기 캡 위의 제 1 전극층;
    상기 제 2 부분 위의 제 2 유전체층; 및
    상기 제 2 유전체층 위의 제 2 전극층을 포함하는, 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 캡은 폴리실리콘을 포함하고,
    상기 제 1 전극층은 상기 제 2 전극층과 상이하고,
    상기 제 1 유전체층은 상기 제 2 유전체층과 상이한, 반도체 디바이스.
  21. 제 20 항에 있어서,
    상기 제 2 유전체층은 약 4 보다 큰 유전상수를 갖는, 반도체 디바이스.
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