KR101484430B1 - 다중 게이트 트랜지스터 - Google Patents

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치아-홍 잔
커티스 트사이
주동 박
젱-야 디. 예
왈리드 엠. 하페즈
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인텔 코오퍼레이션
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Abstract

적어도 세 개 및 적어도 네 개의 다른 유형의 트랜지스터를 갖는 디바이스가 제공되며, 상기 디바이스에서 상기 트랜지스터들은 적어도 게이트 유전체 영역의 두께 및 또는 조성물로 구별된다. 적어도 상기 게이트 유전체 영역의 두께 및 또는 조성물로 구별되는 세 개 및 적어도 네 개의 다른 유형의 트랜지스터를 갖는 디바이스를 제조하는 방법 또한 제공된다.

Description

다중 게이트 트랜지스터{MULTI-GATE TRANSISTORS}
본 발명의 실시예는 일반적으로 반도체 마이크로전자(microelectronic) 디바이스, 반도체 논리 디바이스, 및 트랜지스터에 관한 것이다.
더 작고 더 고도의 집적 회로(IC) 디바이스에 대한 욕구로 인해 그러한 디바이스를 구축하는데 사용되는 기술 및 물질에 대한 수요가 막대하다. 일반적으로, 집적 회로 칩은 마이크로칩, 실리콘 칩, 또는 칩으로도 알려져 있다. IC 칩은 다양한 통상의 장치, 이를테면, 컴퓨터, 자동차, 텔레비전, CD 플레이어, 및 셀룰러 전화기의 마이크로프로세서에서 발견된다. 전형적으로, 실리콘 웨이퍼(예를 들어, 직경이 300 mm인 얇은 실리콘 디스크) 상에 복수의 IC 칩이 구축되고 처리 후 그 웨이퍼는 다이싱되어 개별의 칩들이 생성된다. 피처(feature) 크기가 약 90 nm 정도인 1 ㎠ IC 칩은 수억 개의 컴포넌트를 포함할 수 있다. 현재 기술은 45 nm보다 훨씬 작은 피처 크기를 추진하고 있다.
IC 칩의 컴포넌트는 CMOS(상보형 금속 산화물 반도체) 디바이스와 같은 솔리드-스테이트(solid-state) 논리 디바이스(트랜지스터)를 포함한다. 일반적으로, 컴퓨팅 디바이스는 계산 상태(정보)를 전자 전하(electronic charge)와 연관시킨다. 그 다음, 컴퓨팅 디바이스 내에서 전자 전하를 조작, 검출, 및 저장하여 논리 연산을 수행한다.
도 1a 내지 도 1c는 사용되는 게이트 유전체의 두께 및 조성물(composition)로 구별되는 적어도 네 개의 상이한 유형의 트랜지스터를 갖는 집적 회로 디바이스를 예시한다.
도 2a 내지 도 2c는 사용되는 게이트 유전체의 두께 및 조성물로 구별되는 적어도 세 개의 상이한 유형의 트랜지스터를 갖는 집적 회로 디바이스를 도시한다.
도 3a 내지 도 3c는 이산화 실리콘 게이트 유전체 영역을 갖는 트랜지스터 게이트를 형성하는 방법을 도시한다.
도 4a 및 도 4b는 이산화 실리콘 트랜지스터 게이트 유전체 영역을 형성하는 추가 방법을 기술한다.
도 5a 및 도 5b는 기판 상에 네 개의 상이한 유형의 트랜지스터를 형성하는 공정을 예시한다.
도 6은 두 가지 상이한 SiO2 트랜지스터 게이트 두께를 형성하는 방법을 예시한다.
도 7a 및 도 7b는 기판 상에 두 가지 상이한 SiO2 게이트 두께를 갖는 트랜지스터를 형성하는 방법을 도시한다.
본 발명의 실시예는 상이한 복합 게이트 유전체 스택(dielectric stacks)을 갖는 복수의 상이한 유형의 트랜지스터를 하우징하는 디바이스 및 그 디바이스를 제조하는 방법을 제공한다. 복수의 트랜지스터 유형을 갖는 디바이스들을 형성하면, 예를 들어, 시스템 온 칩(SOC) 집적 회로의 컴포넌트에 바람직한 특성인 고속 논리 연산, 저전력 사용, 고전압 입출력(I/O), 및 초고전압과 같은 다른 회로 요건을 다룰 수 있다. 시스템 온 칩 디바이스는 프로세서 코어, 아날로그 기능, 및 혼합된 신호 블록과 같은 다양한 회로 기능을 단일의 집적 회로 칩 상에 통합한다. 본 발명의 실시예는 두 가지 또는 세 가지 하이-k(high-k) 게이트 유전체 두께, 한 가지 또는 두 가지 실리콘 산화물(SiO2) 두께, 및 이들의 게이트 유전체 조합을 갖는 상이한 유형의 트랜지스터들로 이루어진 디바이스 및 디바이스 형성 방법을 제공한다. 다양한 게이트 유전체를 갖는 트랜지스터는 광범위한 동작 속도, 누설(leakage) 특성, 및 고전압 허용 오차(high voltage tolerances)에 걸치는 성능 특성을 제공할 수 있다.
도 1a는 집적 회로 디바이스에 배치된 트랜지스터를 예시한다. 집적 회로 디바이스는 적어도 사용되는 게이트 유전체의 두께 및 조성물(composition)로 구별되는 적어도 네 개의 상이한 트랜지스터(101, 102, 103, 및 104)를 갖는다. 트랜지스터(101, 102, 103, 및 104)는 다른 구별되는 특징을 가질 수 있다. 전형적으로, 복수의 상이한 트랜지스터를 갖는 디바이스는 다양한 포맷(예컨대, 어레이)으로 배열된 각 유형의 트랜지스터의 많은 예를 가질 것이다. 간략함을 기하기 위해, 도 1a에는 각 유형의 트랜지스터(101, 102, 103, 및 104)의 일례가 분리(isolated) 트랜지스터로 도시되어 있지만, 예시된 트랜지스터(101, 102, 103, 및 104)는 전형적으로 이들이 배치된 집적 회로 칩에서 다양한 곳에서 다양한 배열로 발견된다.
도 1a에서, 반도체 기판(105)은 근접한 트랜지스터 게이트 구조물과 연관된 소스(110) 및 드레인(115)을 갖는다. 소스(110) 및 드레인(115)의 다른 형상 및 크기도 가능하다. 게이트 유전체에 근접하고 소스(110)와 드레인(115) 사이에 있는 채널 영역(106)은 p형 채널 또는 n형 채널일 수 있다. 트랜지스터 게이트 구조물은 게이트 전극(125)과 기판(105)의 채널 영역(106) 사이에 있는 하이-k 층의 두께에 대응하는 (도 1a에 도시된 바와 같은) 높이(h1, h2, h4, 및 h6)를 갖는 하이-k 유전체층(120)을 포함한다. 제1 높이(h1)는 제2 높이(h2)보다 작다. 일부 실시예에서, 제4 높이(h4)는 제6 높이(h6)보다 작다. 일부 실시예에서, 제4 높이(h4), 및 제6 높이(h6)는 같다. 일부 실시예에서, 제4 높이(h4)는 제1 높이(h1)와 같고, 및 또는 제6 높이(h6)는 제1 높이(h1), 또는 제2 높이(h2)와 같다.
트랜지스터(103 및 104)는 게이트 유전체 구조물에 SiO2 층(121)을 추가로 포함한다. 산화물층(121)은 게이트 전극(125)과 기판(105)의 채널 영역(106) 사이에 있는 SiO2 층의 두께에 대응하는 연관된 높이(h3 및 h5)를 갖는다. 제3 높이(h3)는 제5 높이(h5)보다 작다.
h1, h2, h4, 및 h6의 값의 범위는 1 nm 내지 10 nm이다. 본 발명의 실시예에서, h1, h2, h4, 및 h6의 값의 범위는 1 nm 내지 4 nm이다. h3 및 h5(이산화 실리콘 유전체층)의 값의 범위는 1 nm 내지 11 nm이다. 본 발명의 실시예에서, h3 및 h5의 값의 범위는 1 nm 내지 6 nm이다. 본 발명의 실시예에서, h5는 h3보다 1 nm 내지 3 nm의 양만큼 크다.
전형적으로, 트랜지스터 구조물(101, 102, 103, 및 104)은 일부 실시예에서 층간 유전체(ILD) 물질인 유전체 물질(130)에 의해 적어도 부분적으로 둘러싸인다. 트랜지스터 게이트의 측면 상에는 포스트 또는 스페이서(135)가 배치된다. 스페이서(135)는, 예를 들어, 실리콘 질화물(silicon nitride), 이산화 실리콘(silicon dioxide), 실리콘 산질화물(silicon oxynitride), 또는 반도체 기술 분야에서 공지된 다른 물질과 같은 유전체 물질로 이루어진다. 스페이서(135)와 유전체층(130) 사이에는 하나 이상의 유전체 물질층(140)(예를 들어, 에칭 중지(etch stop)층)이 배치될 수 있다. 유전체층(들)(140)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 탄화 규소(silicon carbide), 또는 본 기술 분야에서 공지된 다른 물질로 이루어진다.
도 1b는 집적 회로 디바이스에 배치된 트랜지스터를 예시한다. 집적 회로 디바이스는 적어도 사용되는 게이트 유전체의 두께 및 조성물로 구별되는 적어도 네 개의 상이한 트랜지스터(151, 152, 153, 및 154)를 갖는다. 트랜지스터(151, 152, 153, 및 154)는 다른 구별되는 특징을 가질 수 있다. 전형적으로, 복수의 상이한 트랜지스터를 갖는 디바이스는 다양한 포맷(예컨대, 어레이)으로 배열된 각 유형의 트랜지스터의 많은 예를 가질 것이다. 간략함을 기하기 위해, 도 1b에는 각 유형의 트랜지스터(151, 152, 153, 및 154)의 일례가 분리 트랜지스터로 도시되어 있지만, 예시된 트랜지스터(151, 152, 153, 및 154)는 전형적으로 이들이 배치된 집적 회로 칩에서 다양한 곳에서 다양한 배열로 발견된다. 도 1b의 트랜지스터(151, 152, 153, 및 154)의 요소들은 아래에서 설명된 것을 제외하고 도 1a의 트랜지스터 구조물(101, 102, 103, 및 104)의 요소들과 동일하다.
도 1b에서, 트랜지스터 게이트 구조물은 게이트 전극(125)과 기판(105)의 채널 영역(106) 사이에 있는 하이-k 층의 두께에 대응하는 높이(h1, h2, h4, 및 h5)를 갖는 하이-k 유전체층(120)을 포함한다. 제1 높이(h1)는 제2 높이(h2)보다 작다. 제4 높이(h4)는 제5 높이(h5)보다 작다. 일부 실시예에서, 제4 높이(h4)는 제1 높이(h1)와 같고, 및 또는 제5 높이(h5)는 제2 높이(h2)와 같다. h1, h2, h4, 및 h5의 값의 범위는 1 nm 내지 10 nm이다. 본 발명의 실시예에서, h1, h2, h4, 및 h5의 값의 범위는 1 nm 내지 4 nm이다. 높이 차이는 나노미터 범위 내에 있다.
트랜지스터(153 및 154)는 게이트 유전체 구조물에 SiO2 층(121)을 추가로 포함한다. 산화물층(121)은 게이트 전극(125)과 기판(105)의 채널 영역(106) 사이에 있는 SiO2 층(121)의 두께에 대응하는 연관된 높이(h3)를 갖는다. 이산화 실리콘 유전체층(121)의 높이(h3)의 범위는 1 nm 내지 10 nm이다. 본 발명의 실시예에서, 두께의 범위는 2 nm와 6 nm 사이에 있다.
도 1c는 집적 회로 디바이스에 배치된 트랜지스터를 예시한다. 집적 회로 디바이스는 적어도 사용되는 게이트 유전체의 두께 및 조성물로 구별되는 적어도 네 개의 상이한 트랜지스터(161, 162, 163, 및 164)를 갖는다. 트랜지스터(161, 162, 163, 및 164)는 다른 구별되는 특징을 가질 수 있다. 전형적으로, 복수의 상이한 트랜지스터를 갖는 디바이스는 다양한 포맷(예컨대, 어레이)으로 배열된 각 유형의 트랜지스터의 많은 예를 가질 것이다. 간략함을 기하기 위해, 도 1c에는 각 유형의 트랜지스터(161, 162, 163, 및 164)의 일례가 분리 트랜지스터로 도시되어 있지만, 예시된 트랜지스터(161, 162, 163, 및 164)는 전형적으로 이들이 배치된 집적 회로 칩에서 다양한 곳에서 다양한 배열로 발견된다. 도 1c의 트랜지스터(161, 162, 163, 및 164)의 요소들은 아래에서 설명된 것을 제외하고 도 1a의 트랜지스터 구조물(101, 102, 103, 및 104)의 요소들과 동일하다.
도 1c에서, 트랜지스터 게이트 구조물은 게이트 전극(125)과 기판(105)의 채널 영역(106) 사이에 있는 하이-k 층의 두께에 대응하는 높이(h1, h2, h3, 및 h5)를 갖는 하이-k 유전체층(120)을 포함한다. 제1 높이(h1)는 제2 높이(h2)보다 작다. 제3 높이(h3)는 제1 높이(h1), 및 제2 높이(h2) 둘 다보다 크다. 본 발명의 실시예에서, 제5 높이(h5)는 높이(h1, h2, 또는 h3)와 같다. h1, h2, h3, 및 h5의 값의 범위는 1 nm 내지 10 nm이다. 본 발명의 실시예에서, h1, h2, h3, 및 h5의 값의 범위는 1 nm 내지 4 nm이다. 높이 차이는 나노미터 범위 내에 있다.
트랜지스터(164)는 게이트 유전체 구조물에 SiO2 층(121)을 추가로 포함한다. 산화물층(121)은 게이트 전극(125)과 기판(105)의 채널 영역(106) 사이에 있는 SiO2 층(121)의 두께에 대응하는 연관된 높이(h4)를 갖는다. 이산화 실리콘 유전체층(121)의 높이(h4)의 범위는 1 nm 내지 11 nm이다. 본 발명의 실시예에서, h3 및 h5의 값의 범위는 1 nm 내지 6 nm 또는 2 nm 내지 5 nm이다.
도 2a는 집적 회로 디바이스에 배치된 트랜지스터를 예시한다. 집적 회로 디바이스는 적어도 사용되는 게이트 유전체의 두께 및 조성물로 구별되는 적어도 세 개의 상이한 유형의 트랜지스터(201, 202, 및 203)를 갖는다. 트랜지스터(201, 202, 및 203)는 다른 구별되는 특징을 가질 수 있다. 전형적으로, 복수의 상이한 트랜지스터를 갖는 디바이스는 다양한 포맷(예컨대, 어레이)으로 배열된 각 유형의 트랜지스터의 많은 예를 가질 것이다. 간략함을 기하기 위해, 도 2a에는 각 유형의 트랜지스터(201, 202, 및 203)의 일례가 분리 트랜지스터로 도시되어 있지만, 예시된 트랜지스터(201, 202, 및 203)는 전형적으로 이들이 배치된 집적 회로 칩에서 다양한 곳에서 다양한 배열로 발견된다.
도 2a에서, 반도체 기판(205)은 근접한 트랜지스터 게이트 구조물과 연관된 소스(210) 및 드레인(215)을 갖는다. 소스(210) 및 드레인(215)의 상이한 형상 및 크기도 가능하다. 게이트 유전체와 근접하고 소스(210)와 드레인(215) 사이에 있는 채널 영역(206)은 p형 채널 또는 n형 채널일 수 있다. 트랜지스터 게이트 구조물은 게이트 전극(225)과 기판(205)의 채널 영역(206) 사이에 있는 하이-k 층의 두께에 대응하는 (도 2a에 도시된 바와 같은) 높이(h1, h3, 및 h5)를 갖는 하이-k 유전체층(220)을 포함한다. 본 발명의 실시예에서, 높이(h1, h3, 및 h5)는 모두 같은 값은 아니다. 본 발명의 다른 실시예에서, 세 개의 높이(h1, h3, 및 h5) 중 두 개는 같다. 본 발명의 실시예에서, 제1 높이(h1)는 제5 높이(h5)보다 작다. 일부 실시예에서, 제1 높이(h1)는 제3 높이(h3)와 같고, h1 및 h3 둘 다는 제5 높이(h5)보다 작다. h1, h3, 및 h5의 값의 범위는 1 nm 내지 10 nm이다. 본 발명의 실시예에서, h1, h3, 및 h5의 값의 범위는 1 nm 내지 4 nm이다. 높이 차이는 나노미터 범위 내에 있다.
트랜지스터(202 및 203)는 게이트 유전체 구조물에 SiO2 층(221)을 추가로 포함한다. 산화물층(221)은 게이트 전극(225)과 기판(205)의 채널 영역(206) 사이에 있는 SiO2 층의 두께에 대응하는 연관된 높이(h2 및 h4)를 갖는다. 본 발명의 실시예에서, 제2 높이(h2)는 제4 높이(h4)보다 작다. 다른 실시예에서, h2 및 h4는 같고 h1, h3, 및 h5는 같지 않다. h2 및 h4의 값의 범위는 1 nm 내지 11 nm이다. 본 발명의 실시예에서, h2 및 h4의 값의 범위는 1 nm 내지 6 nm 또는 2 nm 내지 5 nm이다. 높이 차이는 나노미터 범위 내에 있다.
전형적으로, 트랜지스터 구조물(201, 202, 203)은 일부 실시예에서 층간 유전체(ILD) 물질인 유전체 물질(230)에 의해 적어도 부분적으로 둘러싸인다. 트랜지스터 게이트의 측면 상에는 포스트 또는 스페이서(235)가 배치된다. 스페이서(235)는, 예를 들어, 실리콘 질화물, 이산화 실리콘, 실리콘 산질화물, 또는 반도체 기술 분야에서 공지된 다른 물질과 같은 유전체 물질로 이루어진다. 스페이서(235)와 유전체층(230) 사이에는 하나 이상의 유전체 물질(예를 들어, 에칭 중지 물질)층(240)이 배치될 수 있다. 유전체층(들)(240)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 탄화 규소, 또는 본 기술 분야에서 공지된 다른 물질로 이루어진다.
도 2b는 집적 회로 디바이스에 배치된 트랜지스터를 예시한다. 집적 회로 디바이스는 적어도 사용되는 게이트 유전체의 두께 및 조성물로 구별되는 적어도 세 개의 다른 유형의 트랜지스터(251, 252, 및 253)를 갖는다. 트랜지스터(251, 252, 및 253)는 다른 구별되는 특징을 가질 수 있다. 전형적으로, 복수의 상이한 트랜지스터를 갖는 디바이스는 다양한 포맷(예컨대, 어레이)으로 배열된 각 유형의 트랜지스터의 많은 예를 가질 것이다. 간략함을 기하기 위해, 도 2b에는 각 유형의 트랜지스터(251, 252, 및 253)의 일례가 분리 트랜지스터로 도시되어 있지만, 예시된 트랜지스터(251, 252, 및 253)는 전형적으로 이들이 배치된 집적 회로 칩에서 다양한 곳에서 다양한 배열로 발견된다. 도 2b의 트랜지스터(251, 252, 및 253)의 요소들은 아래에서 설명된 것을 제외하고 도 2a의 트랜지스터 구조물(201, 202, 및 203)의 요소들과 동일하다.
도 2b에서, 트랜지스터 게이트 구조물은 게이트 전극(225)과 기판(205)의 채널 영역(206) 사이에 있는 하이-k 층의 두께에 대응하는 높이(h1, h2, 및 h4)를 갖는 하이-k 유전체층(220)을 포함한다. 제2 높이(h2)는 제1 높이(h1)보다 크다. 본 발명의 실시예에서, h4는 h1 또는 h2와 같다. h1, h2, 및 h4의 값의 범위는 1 nm 내지 10 nm이다. 본 발명의 실시예에서, h1, h2, 및 h4의 값의 범위는 1 nm 내지 4 nm이다. 높이 차이는 나노미터 범위 내에 있다.
트랜지스터(253)는 게이트 유전체 구조물에 SiO2 층(221)을 추가로 포함한다. 산화물층(221)은 게이트 전극(225)과 기판(205)의 채널 영역(206) 사이에 있는 SiO2 층의 두께에 대응하는 연관된 높이(h3)를 갖는다. h3의 값의 범위는 1 nm 내지 11 nm이다. 본 발명의 실시예에서, h3의 값의 범위는 1 nm 내지 6 nm 또는 2 nm 내지 5 nm이다.
도 2c는 집적 회로 디바이스에 배치된 트랜지스터를 예시한다. 집적 회로 디바이스는 적어도 사용되는 게이트 유전체의 두께 및 조성물로 구별되는 적어도 세 개의 다른 유형의 트랜지스터(261, 262, 및 263)를 갖는다. 트랜지스터(261, 262, 및 263)는 다른 구별되는 특징을 가질 수 있다. 전형적으로, 복수의 상이한 트랜지스터를 갖는 디바이스는 다양한 포맷(예컨대, 어레이)으로 배열된 각 유형의 트랜지스터의 많은 예를 가질 것이다. 간략함을 기하기 위해, 도 2c에는 각 유형의 트랜지스터(261, 262, 및 263)의 일례가 분리 트랜지스터로 도시되어 있지만, 예시된 트랜지스터(261, 262, 및 263)는 전형적으로 이들이 배치된 집적 회로 칩에서 다양한 곳에서 다양한 배열로 발견된다. 도 2c의 트랜지스터(261, 262, 및 263)의 요소들은 아래에서 설명된 것을 제외하고 도 2a의 트랜지스터 구조물(201, 202, 및 203)의 요소들과 동일하다.
도 2c에서, 트랜지스터 게이트 구조물은 게이트 전극(225)과 기판(205)의 채널 영역(206) 사이에 있는 하이-k 층의 두께에 대응하는 높이(h1, h2, 및 h3)를 갖는 하이-k 유전체층(220)을 포함한다. 제1 높이(h1)는 제2 높이(h2)와 다르고, 제3 높이(h3)는 제1 및 제2 높이(h1 및 h2)와 다르다. h1, h2, 및 h3의 값의 범위는 1 nm 내지 11 nm이다. 본 발명의 실시예에서, h1, h2, 및 h3의 값의 범위는 1 nm 내지 4 nm이다. 높이 차이는 나노미터 범위 내에 있다.
전술한 실시예와 관련하여, 당업자라면 이해하는 바와 같이, 여러 디바이스 특성 중에서, 게이트의 폭, 채널 영역의 폭, 사용되는 소스 및 드레인의 유형과 같은 특성을 변경하는 것도 가능함을 주목해야 한다.
일반적으로, 하이-k 유전체는 유전 상수가 SiO2의 유전 상수보다 큰 유전체 물질이다. SiO2의 유전 상수는 3.9이다. 전형적인 하이-k 유전체 물질은 이산화 하프늄(HfO2), 하프늄 실리콘 산화물(hafnium silicon oxide), 란탄 산화물(lanthanum oxide), 란탄 알루미늄 산화물(lanthanum aluminum oxide), 이산화 지르코늄(ZrO2), 지르코늄 실리콘 산화물(zirconium silicon oxide), 이산화 티탄(TiO2), 탄탈 산화물(tantalum oxide), 바륨 스트론튬 티탄 산화물(barium strontium titanium oxide), 바륨 티탄 산화물(barium titanium oxide), 스트론튬 티탄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate), 및 반도체 기술 분야에서 공지된 다른 물질을 포함한다.
게이트 전극을 구성할 수 있는 물질은, 예를 들면, 하프늄(hafnium), 지르코늄(zirconium), 티탄(titanium), TiN, 탄탈(tantalum), 알루미늄(aluminum), 및 이들의 조합과 같은 금속 게이트 물질을 포함한다. 추가 물질은, 예를 들어, 탄화 티탄(titanium carbide), 탄화 지르코늄(zirconium carbide), 탄화 탄탈(tantalum carbide), 탄화 하프늄(hafnium carbide) 및 탄화 알루미늄(aluminum carbide)과 같은 금속 탄화물을 포함한다. 사용되는 추가 물질은 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel), 및 예를 들어 루테늄 산화물(ruthenium oxide)과 같은 전도성 금속 산화물을 포함한다. 다른 물질도 가능하다.
유전체층, 피처(features), 및 또는 층간 유전체(ILD)에 사용되는 전형적인 유전체 물질은 이산화 실리콘 및 로우-k(low-k) 유전체 물질을 포함한다. 사용될 수 있는 추가적인 유전체 물질은 탄소 도핑된 산화물(CDO), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)과 같은 유기 폴리머, 플루오로실리케이트 글라스(FSG), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 유기실리케이트 글라스(organosilicate glass)와 같은 유기실리케이트를 포함한다. 유전체층은 유전 상수를 더 감소시키도록 기공(pores)을 포함할 수 있다.
제조된 디바이스에서, 물질층들은 외관상 본 명세서에서 명확성을 기하기 위해 제공된 간략화된 예시에서 벗어날 수 있고, 예를 들어, 면적이 약간 더 두껍거나 더 얇을 수 있다. 추가적으로, 여기서 물질 "층"으로 기술된 것은 본질적으로 단일 층으로 기능하는 복수의 물질층으로 구성될 수 있다.
도 3a 내지 도 3c는 SiO2 게이트 유전체 물질로 이루어진 트랜지스터 게이트의 형성 방법을 기술한다. 도 3a 내지 도 3c의 방법은 세 개 또는 네 개의 상이한 게이트 유전체 구조물을 갖는 상이한 유형의 트랜지스터를 포함하는 집적 회로 디바이스를 형성하는데 유용하다. 도 3a에서, 표면 상에 SiO2 층(310)을 갖는 기판(305)을 제공한다. 기판(305) 상에 포토레지스트 물질을 퇴적한다. 포토레지스트는 포토레지스트(315)가 더 두꺼운 SiO2 게이트를 갖는 트랜지스터 게이트가 형성될 영역을 덮도록 포토리소그래프 방식으로(photolithographically) 패터닝된다. 포토레지스트(315)로 덮이지 않은 영역 내 기판의 표면으로부터 이산화 실리콘층(310)을 에칭하고 포토레지스트(315)를 제거한다. 다음에, 기판(305) 상에 이산화 실리콘을 성장시켜 기판(305) 상에 두 가지 상이한 이산화 실리콘(310) 두께를 포함하는 영역을 생성한다. 이산화 실리콘은 이미 산화물이 존재하지 않는 영역에서 더 빠르게 성장하는 경향이 있다.
도 3b에서, 표면 상에 SiO2 층(310)을 갖는 기판(305)을 제공한다. 기판(305) 상에 포토레지스트 물질을 퇴적한다. 포토레지스트는 포토레지스트(315)가 더 두꺼운 SiO2 게이트를 갖는 트랜지스터 게이트가 형성될 영역을 덮도록 포토리소그래프 방식으로 패터닝된다. 포토레지스트(315)로 덮이지 않은 영역 내 기판의 표면으로부터 이산화 실리콘층(310)을 부분적으로 에칭하고 포토레지스트(315)를 제거한다. 결과적인 기판(305)은 두 가지 상이한 이산화 실리콘(310) 두께를 포함하는 영역을 갖는다.
도 3c에서, 표면 상에 SiO2 층(310)을 갖는 기판(305)을 제공한다. 기판(305) 상에 포토레지스트 물질을 퇴적한다. 포토레지스트는 포토레지스트(315)가 더 두꺼운 SiO2 게이트를 갖는 트랜지스터 게이트가 형성될 영역을 덮도록 포토리소그래프 방식으로 패터닝된다. 포토레지스트(315)로 덮이지 않은 영역 내 기판의 표면으로부터 이산화 실리콘층(310)을 부분적으로 에칭하고 포토레지스트(315)를 제거한다. 다음에, 기판(305) 상에 부분적인 이산화 실리콘층을 성장시켜 기판(305) 상에 두 가지 상이한 이산화 실리콘(310) 두께를 포함하는 영역을 생성한다.
도 4a 및 도 4b는 SiO2로 이루어진 트랜지스터 게이트를 형성하는 추가 방법을 제공한다. 도 4a 및 도 4b의 방법은 세 개 또는 네 개의 상이한 게이트 유전체 구조물을 갖는 상이한 유형의 트랜지스터를 포함하는 집적 회로 디바이스를 형성하는데 유용하다. 도 4a에서, 기판(305)을 제공하고 포토레지스트 물질을 퇴적하고 리소그래프 방식으로 패터닝하여 포토레지스트 층(315)을 생성한다. 이온 주입 공정은 포토레지스트 층(315)에 의해 마스크되지 않은 기판(305)의 영역 내 기판(305)에 이온을 주입한다. 주입된 종(species)은 일단 주입되면 Si의 산화율(oxidation rate)을 향상시키는 종, 예를 들어, Ar, O, As, Ge, 또는 Si와 같은 비활성 종(inert species) 또는 IV족 원소, 또는 본 기술 분야에서 공지된 다른 종이다. 이온 주입 공정은 주입 영역(320)을 형성한다. 포토레지스트(315)를 제거하고 기판 표면 상에 이산화 실리콘(310)을 성장시킨다. 기판에 이온이 주입된 영역에서 이산화 실리콘(310)의 성장율(growth rate)이 향상되고 두 가지 상이한 이산화 실리콘(310) 두께가 생성된다. 두 가지 상이한 이산화 실리콘 두께는 추가 처리 후 두 가지 상이한 트랜지스터 게이트를 형성한다.
도 4b에서, 기판(305)은 이산화 실리콘층(310)을 갖는다. 포토레지스트를 퇴적하고 패터닝하여, 패터닝된 포토레지스트(315)를 생성한다. 이온 주입 공정은 산화물층(310)이 포토레지스트 층(315)에 의해 마스크되지 않은 영역 내 이산화 실리콘층(310)에 이온을 주입한다. 이온 주입 공정은 주입 영역(325)을 형성한다. 주입된 종은 일단 주입되면 SiO2의 에칭율(etch rate)을 향상시키는 종, 예를 들어, 탄소 또는 중이온(heavy ion), 또는 본 기술 분야에서 공지된 종이다. 포토레지스트(315)를 제거하고 이산화 실리콘층(310)을 에칭한다. 이온이 이산화 실리콘층(325)에 주입된 영역에서 이산화 실리콘(310)의 에칭율이 향상되고 두 가지 상이한 이산화 실리콘(310) 두께가 생성된다. 두 가지 상이한 두께의 이산화 실리콘은 추가 처리 후 두 가지 상이한 트랜지스터 게이트를 형성한다.
도 5a 및 도 5b는 기판 표면 상에 네 개의 상이한 유형의 트랜지스터를 형성하는 것을 예시한다. 도 5a 및 도 5b에서 트랜지스터 영역은 T1, T2, T3, 및 T4로 표시된다. 트랜지스터(T1 및 T2)는 공정 마지막에 두께가 상이한 하이-k 유전체 게이트를 가지며, 트랜지스터(T3 및 T4)는 상이한 복합 SiO2 및 하이-k 유전체 게이트를 갖는다. 집적 회로 칩은 전형적으로 여러 위치에 동일 트랜지스터의 다수의 카피를 포함하지만, 명확성을 기하기 위해 도 5a 및 도 5b에는 각 유형의 트랜지스터가 하나씩 도시되어 있다.
도 5a에서, 기판(505)은 두께가 상이한 두 영역을 갖는 이산화 실리콘층(510)을 갖는다. 도 5a에서 (i)로 표시된 구조물에서, 예를 들어, 도 3a 내지 도 3c 또는 도 4a 및 도 4b에 대해 기술된 방법에 따라, 두께가 상이한 두 영역을 갖는 이산화 실리콘층(510)을 갖는 기판(505)을 형성한다. 기판(505)은 각 트랜지스터 영역마다 소스 및 드레인(미도시)을 포함한다. 본 발명의 실시예에서, 기판은 실리콘 기판이다. (ii)로 표시된 구조물에서, 기판(505) 상에 네 개의 상이한 트랜지스터의 구성 요소를 형성하였다. 구조물 (ii)을 형성하는 방법은 반도체 제조 기술 분야에서 공지되어 있다. 도 5a(ii)에서, 트랜지스터의 게이트 영역은 폴리실리콘 영역(515) 및 이산화 실리콘 영역(510)을 포함한다. 도 5a(ii)의 구조물은 스페이서층(520), 제1 유전체층(525), 및 제2 유전체층(530)을 추가로 포함한다. 스페이서층(520) 및 제1 유전체층(525)은, 예를 들어, 실리콘 질화물로 이루어진다. 제2 유전체층(530)은, 예를 들어, 유전체 물질, 예를 들어, SiO2, 실리콘 질화물, 또는 로우-k 유전체 물질을 포함하는 층간 유전체이다.
도 5a에서, 다음에 구조물 (ii)를 화학 기계 연마하여, 폴리실리콘 층(515)이 노출되도록 폴리실리콘 층(515)에 이르기까지 물질을 제거한다. 폴리실리콘 층(515)은 습식(wet) 또는 건식(dry) 에칭 공정을 이용하여 제거되고 구조물의 표면을 세척하여, 구조물 (iii)를 산출한다. 트랜지스터(T1 및 T2)가 더 이상 게이트 영역에 SiO2를 갖지 않도록, 추가 습식 에칭 공정에서 트랜지스터의 게이트 영역 내에 있는 이산화 실리콘(510)을 부분적으로 제거한다. 습식 에칭은, 예를 들어, HF를 포함한다. 구조물 (iii)는 스페이서층(520), 제1 유전체층(525), 및 제2 유전체층(530)을 추가로 포함하지만, 구조물 (iii)로부터 알 수 있는 바와 같이, 연마(polish) 공정에 의해 형상이 변경되었다.
다음에, 하이-k 필름(535) 및 하드 마스크(540)를 퇴적하여 도 5a(iv)에 예시된 구조물을 생성한다. 하이-k 유전체 물질(535)은, 예를 들어, 화학 기상 증착(CVD), 원자층 퇴적(ALD), 금속 유기 화학 기상 증착(MOCVD), 또는 물리 기상 증착(PVD)에 의해 퇴적된다. 하드 마스크(535)는, 예를 들어, 유기 또는 무기 하드 마스크 물질, 예를 들어 SiC, SiO2, SiON, TiN, 탄소, 또는 본 기술 분야에서 공지된 다른 물질을 포함한다.
포토레지스트 층(545)을 퇴적하고 패터닝하여 도 5a의 구조물 (v)를 제공한다. 도 5b의 구조물 (vi)에서, 포토레지스트로 덮히지 않은 영역에서 하드 마스크(540)를 에칭하여 아래에 있는 하이-k 유전체 물질(535)을 노출시킨다. 하드 마스크(540)는 건식 에칭 또는 습식 에칭 공정으로 에칭된다. 예를 들어, 하드 마스크(540)는 습식 또는 건식 에칭을 이용하여 제거된다. 노출된 하이-k 유전체(535)를 에칭하여 구조물 (vii)을 제공한다. 하이-k 유전체층은, 예를 들어, 건식 에칭을 이용하여 에칭된다. 다음에, 나머지 하드 마스크(540)를 에칭하여 트랜지스터 영역(T2 및 T4) 내에 하이-k 유전체층을 갖는 구조물 (viii)을 산출한다. 하드 마스크가 습식 에칭에 내성이 있는 실시예에서, 하드 마스크는, 예를 들어, 습식 에칭을 이용하여 선택적으로 에칭된다.
구조물 (viii)의 표면 상에 로우-k 유전체층을 퇴적하여 구조물 (ix)을 산출한다. 구조물 (ix)에서, 트랜지스터 영역(T1 및 T3)은 트랜지스터 영역(T2 및 T4)보다 얇은 로우-k 유전체층(535)을 갖는다. 대안의 실시예에서, 세 가지 상이한 두께의 로우-k 유전체 물질을 갖는 트랜지스터를 갖는 디바이스가 구조물 (iv) 내지 (ix)과 연관된 방법과 유사한 방법으로 형성된다. 이러한 대안의 실시예에서, 트랜지스터 영역(T2-T4)은 마스크되고, 로우-k 유전체는 트랜지스터 영역(T1)으로부터 에칭되고(예를 들어, 비록 다른 트랜지스터 영역이 선택될 수 있지만), 추가적인 로우-k 유전체층이 퇴적되어, 두께가 상이한 로우-k 유전체를 갖는 세 개의 영역이 산출된다. 이러한 실시예에서, 결과적인 디바이스가 게이트 유전체 영역에 SiO2 층을 갖지 않는 세 개의 상이한 트랜지스터를 갖도록, 트랜지스터(T4)와 연관된 SiO2의 더 두꺼운 영역과 트랜지스터(T1-T3)와 연관된 더 얇은 영역을 갖는 기판을 가지고 도 5a 및 도 5b의 방법을 시작하는 것도 가능하다. 당업자라면 이해할 수 있는 바와 같이, 각각이 두께가 상이한 로우-k 유전체를 갖는 게이트 유전체 영역을 갖는 세 개의 상이한 유형의 트랜지스터를 갖는 디바이스를 생성하기 위해, 예를 들어, SiO2 층 없이 공정을 시작하는 것과 같은, 원하는 게이트 유전체 영역을 갖는 트랜지스터를 생성하는 전술한 방법과 유사한 다른 변형도 가능하다.
금속 게이트(550)의 금속을 퇴적하고 그 표면을 화학 기계 연마하여 구조물 (x)를 형성한다. 구조물 (x)에서, 기판(505)은 각 트랜지스터에 근접한 소스 및 드레인 영역(미도시)을 포함하고, 트랜지스터(T1 및 T2)는 T1의 로우-k 유전체층이 T2의 로우-k 유전체층보다 덜 두꺼운 로우-k 유전체층(535)을 포함한다. 트랜지스터(T3 및 T4)는 SiO2 층(510)을 포함하고 트랜지스터(T3)의 SiO2 층(510)은 트랜지스터(T4)의 SiO2 층보다 덜 두껍다. 트랜지스터의 게이트 영역을 구성하는 유전체층의 다른 구성도 가능하며 이는 당업자에 의해 이루어질 수 있는 전술한 절차의 변형에 의해 성취될 수 있다.
도 6은 게이트 SiO2 층 두께가 상이한 트랜지스터 영역(T2 및 T2)을 갖는 디바이스를 형성하는 추가 방법을 제공한다. 도 6에서, 폴리실리콘 게이트 구조물 (i)를 형성한다. 폴리실리콘 게이트 구조물 (i)는 각 트랜지스터 게이트의 연관된 근접 소스 및 드레인(미도시)을 갖는 기판(605)을 포함한다. 폴리실리콘 게이트 구조물 (i)는 SiO2 게이트 유전체층(610), 폴리실리콘 게이트 영역(615), 제1 유전체 스페이서층(620), 제2 유전체층(625), 및 제3 유전체층(630)을 추가로 포함한다. 제3 유전체층(630)은, 예를 들어, 층간 유전체층(ILD)이다. 폴리실리콘 게이트 구조물 (i)를 화학적 기계적으로 연마하여 폴리실리콘 층을 노출시키고, 폴리실리콘을 에칭하고, 포토레지스트 층(635)(또는 다른 마스킹층)을 퇴적하고 패터닝하여, 구조물 (ii)를 산출한다. 폴리실리콘 층은, 예를 들어, 습식 및 건식 에칭의 조합을 이용하여 에칭된다. 다음에, 노출된 SiO2 게이트 물질(610)을 에칭하고 포토레지스트 층(635)을 제거하여 구조물 (iii)를 산출한다. SiO2 게이트 물질(610)은, 예를 들어, HF 에천트(etchant)를 이용하여 에칭된다. 도 6의 구조물 (iii)는, 예를 들어, 도 5a 및 도 5b의 방법에서 사용가능하며, 따라서 도 6의 구조물 (iii)은 도 5a의 구조물(iii)로 사용가능하다.
도 7a 및 도 7b는 두 가지 상이한 두께의 SiO2 및 하이-k 유전체층을 포함하는 게이트 유전체 구조물을 갖는 트랜지스터를 형성하는 방법을 예시한다. 도 7a에서, 폴리실리콘 게이트 구조물 (i)를 형성한다. 폴리실리콘 게이트 구조물 (i)는 각 트랜지스터 게이트의 연관된 근접 소스 및 드레인(미도시)을 갖는 기판(705)을 포함한다. 폴리실리콘 게이트 구조물 (i)는 SiO2 게이트 유전체층(710), 폴리실리콘 게이트 영역(715), 제1 유전체 스페이서층(720), 제2 유전체층(725), 및 제3 유전체층(730)을 추가로 포함한다. 제3 유전체층(730)은, 예를 들어, 층간 유전체층이다. 폴리실리콘 게이트 구조물 (i)를 화학적 기계적으로 연마하여 폴리실리콘 층을 노출시키고, 폴리실리콘을 에칭하여, 구조물 (ii)를 산출한다. 폴리실리콘 층은, 예를 들어, 습식 및 건식 에칭의 조합을 이용하여 에칭된다. 포토레지스트 층(735)을 퇴적 및 패터닝하고 이온 주입 공정을 이용하여 두 개의 게이트 영역 중 하나(이 경우, T2)의 SiO2 층(710)에 이온을 주입하여, 주입 영역(711)을 갖는 구조물 (iii)를 산출한다. 주입된 종은, 예를 들어, Si, O, N, 또는 C이다. 또한, 본 기술 분야에서 이해되는 바와 같이, 다른 종을 사용하는 것도 가능하다. 패터닝된 포토레지스트(735)를 제거하고 HF 에칭을 이용하여 SiO2 층을 게이트 영역에서 제거하여, 주입 영역(711)을 갖는 구조물 (iv)를 산출한다. 로우-k 유전체층(740)을 퇴적하여 구조물 (v)를 산출한다. 금속 게이트(745)를 퇴적하고 구조물을 화학적 기계적으로 연마하여 도 7b의 구조물 (vi)를 산출한다. 어닐링 후에, 두 개의 상이한 게이트 영역(T1 및 T2)을 갖는 구조물 (v)를 형성하며, 여기서 T1은 로우-k 유전체 게이트 영역을 가지며, T2는 로우-k 유전체(740) 게이트 영역 및 SiO2 유전체 게이트 영역(712) 둘 다를 갖는다. 하이-k 게이트 영역(712)과 기판(705)의 주입 영역(711)의 상호작용을 통하여 SiO2 유전체 게이트 영역(712)을 형성한다. 도 7a 및 도 7b의 공정은 트랜지스터 게이트 영역에 두께가 상이한 로우-k 유전체 및 SiO2를 갖는 트랜지스터를 갖는 디바이스를 형성하는 도 5a 및 도 5b의 공정으로의 통합과 양립할 수 있다. 도 7b의 구조물 (iv)는 도 5a의 구조물 (iii)에 사용된다. 도 5b의 구조물 (x)를 어닐링하면 SiO2 영역이 형성된다.
일반적으로, 포토레지스트는 반도체 산업에서 사용되는 공정에 의해 제거된다. 포토레지스트는, 예를 들어, 건식 플라즈마 공정을 통해 제거될 수 있다. 레지스트는 유기 잔여물(organic residues)을 제거하도록 설계된, 흔히 애싱(ashing)으로 불리는 공정에서 산소 플라즈마에서 제거된다. 플라즈마는, 예를 들어, 마이크로파, rf(무선 주파수), 또는 UV-오존원에 의해 생성된다. 대안으로, 포토레지스트는 용매(solvent) 또는 용매 혼합물을 이용하여 제거될 수 있다.
당업자는 본 명세서 및 도시되고 기술된 다양한 컴포넌트의 조합 및 치환 전체에 걸쳐 변형 및 변경이 가능하다는 것을 인식한다. 본 명세서 전체에 걸쳐 "일 실시예(one embodiment)" 또는 "실시예(an embodiment)"라는 언급은 그 실시예와 관련하여 기술된 특정 특징, 구조, 물질, 또는 특성이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미하지만, 반드시 이들이 모든 실시예에 존재한다는 것을 의미하지는 않는다. 또한, 이러한 특정 특징, 구조, 물질, 또는 특성은 하나 이상의 실시예에서 어떤 적절한 방식으로 조합될 수 있다. 다른 실시예에서 여러 추가적인 층 및/또는 구조가 포함될 수 있고 및/또는 기술된 특징이 생략될 수 있다.

Claims (19)

  1. 디바이스로서,
    기판 상에 각각 게이트 구조물(gate structure)을 포함하는 적어도 네 개의 상이한 유형의 트랜지스터를 포함하며,
    제1 트랜지스터의 게이트 구조물은 제1 두께를 갖는 제1 하이-k 유전체층을 포함하는 제1 게이트 유전체층을 포함하고, 제2 트랜지스터의 게이트 구조물은 제2 두께를 갖는 제2 하이-k 유전체층을 포함하는 제2 게이트 유전체층을 포함하고, 상기 제1 및 상기 제2 하이-k 유전체층의 두께는 같지 않고,
    제3 트랜지스터의 게이트 구조물은 제3 두께를 갖는 제1 이산화 실리콘층을 포함하는 제3 게이트 유전체층을 포함하고, 제4 트랜지스터의 게이트 구조물은 제4 두께를 갖는 제2 이산화 실리콘층을 포함하는 제4 게이트 유전체층을 포함하고, 상기 제1 및 상기 제2 이산화 실리콘층의 두께는 같지 않고,
    상기 트랜지스터들 각각의 게이트 구조물은 적어도 상기 게이트 유전체층들 각각의 일부가 상기 트랜지스터들 각각의 채널 영역과 전극 사이에 있도록 배치된 상기 전극을 추가로 포함하고, 상기 제1 게이트 유전체층은 상기 제1 트랜지스터의 게이트 구조물의 전극에 근접하며, 상기 게이트 유전체층들 각각의 두께는 상기 트랜지스터들 각각의 상기 전극과 상기 채널 영역 사이에 있는 게이트 유전체층의 두께로서 측정되고,
    상기 제3 트랜지스터의 게이트 구조물은 적어도 제3 하이-k 유전체층의 일부가 상기 트랜지스터의 상기 전극과 상기 채널 영역 사이에 있도록 배치된 상기 제3 하이-k 유전체층을 포함하는 제5 게이트 유전체층을 추가로 포함하고, 상기 제3 하이-k 유전체층의 두께는, 상기 제1 및 제2 하이-k 유전체층의 두께와 같지 않은 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 제4 트랜지스터의 게이트 구조물은 적어도 제4 하이-k 유전체층의 일부가 상기 트랜지스터의 상기 전극과 상기 채널 영역 사이에 있도록 배치된 상기 제4 하이-k 유전체층을 포함하는 제6 게이트 유전체층을 추가로 포함하는 것인 디바이스.
  4. 제1항 또는 제3항에 있어서, 상기 기판은 각 트랜지스터마다 소스 및 드레인을 추가로 포함하는 것인 디바이스.
  5. 제1항 또는 제3항에 있어서, 하이-k 유전체층 물질은 이산화 하프늄(hafnium dioxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란탄 산화물(lanthanum oxide), 란탄 알루미늄 산화물(lanthanum aluminum oxide), 이산화 지르코늄(zirconium dioxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 이산화 티탄(titanium dioxide), 탄탈 산화물(tantalum oxide), 바륨 스트론튬 티탄 산화물(barium strontium titanium oxide), 바륨 티탄 산화물(barium titanium oxide), 스트론튬 티탄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate)으로 이루어진 군에서 선택되는 것인 디바이스.
  6. 제1항 또는 제3항에 있어서, 상기 전극은 하프늄(hafnium), 지르코늄(zirconium), 티탄(titanium), 탄탈(tantalum), 알루미늄(aluminum), 질화 티탄(titanium nitride), 탄화 티탄(titanium carbide), 탄화 지르코늄(zirconium carbide), 탄화 탄탈(tantalum carbide), 탄화 하프늄(hafnium carbide), 탄화 알루미늄(aluminum carbide), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel), 및 루테늄 산화물(ruthenium oxide)로 이루어진 군에서 선택된 물질로 이루어진 것인 디바이스.
  7. 제1항 또는 제3항에 있어서, 상기 제1 하이-k 유전체층은 1 nm와 4 nm 사이의 두께를 갖는 것인 디바이스.
  8. 제1항 또는 제3항에 있어서, 상기 제2 하이-k 유전체층은 1 nm와 4 nm 사이의 두께를 갖는 것인 디바이스.
  9. 제1항 또는 제3항에 있어서, 상기 제1 이산화 실리콘층은 1 nm와 6 nm 사이의 두께를 갖는 것인 디바이스.
  10. 제1항 또는 제3항에 있어서, 상기 제2 이산화 실리콘층은 1 nm와 6 nm 사이의 두께를 갖는 것인 디바이스.
  11. 디바이스로서,
    기판 상에 각각 게이트 구조물(gate structure)을 포함하는 적어도 세 개의 상이한 유형의 트랜지스터를 포함하며,
    제1 트랜지스터의 게이트 구조물은 제1 두께를 갖는 제1 하이-k 유전체층을 포함하는 제1 게이트 유전체층을 포함하고, 제2 트랜지스터의 게이트 구조물은 제2 두께를 갖는 제2 하이-k 유전체층을 포함하는 제2 게이트 유전체층을 포함하고, 상기 제1 및 상기 제2 하이-k 유전체층의 두께는 같지 않고,
    제3 트랜지스터의 게이트 구조물은 제3 두께를 갖는 제1 이산화 실리콘층을 포함하는 제3 게이트 유전체층을 포함하고,
    상기 트랜지스터들 각각의 게이트 구조물은 적어도 상기 게이트 유전체층들 각각의 일부가 상기 트랜지스터들 각각의 채널 영역과 전극 사이에 있도록 배치된 상기 전극을 추가로 포함하고, 상기 제1 게이트 유전체층은 상기 제1 트랜지스터의 게이트 구조물의 전극에 근접하며, 상기 게이트 유전체층들 각각의 두께는 상기 트랜지스터들 각각의 상기 전극과 상기 채널 영역 사이에 있는 게이트 유전체층의 두께로서 측정되고,
    상기 제3 트랜지스터의 게이트 구조물은 적어도 제3 하이-k 유전체층의 일부가 상기 트랜지스터의 상기 전극과 상기 채널 영역 사이에 있도록 배치된 상기 제3 하이-k 유전체층을 포함하는 제4 게이트 유전체층을 추가로 포함하고, 상기 제3 하이-k 유전체층의 두께는, 상기 제1 및 제2 하이-k 유전체층의 두께와 같지 않은 디바이스.
  12. 삭제
  13. 제11항에 있어서, 상기 제2 트랜지스터의 게이트 구조물은 적어도 제2 이산화 실리콘층의 일부가 상기 트랜지스터의 상기 전극과 상기 채널 영역 사이에 있도록 배치된 상기 제2 이산화 실리콘층을 포함하는 제5 게이트 유전체층을 추가로 포함하는 것인 디바이스.
  14. 제11항에 있어서, 상기 기판은 각 트랜지스터마다 소스 및 드레인을 추가로 포함하는 것인 디바이스.
  15. 제11항에 있어서, 하이-k 유전체층 물질은 이산화 하프늄(hafnium dioxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란탄 산화물(lanthanum oxide), 란탄 알루미늄 산화물(lanthanum aluminum oxide), 이산화 지르코늄(zirconium dioxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 이산화 티탄(titanium dioxide), 탄탈 산화물(tantalum oxide), 바륨 스트론튬 티탄 산화물(barium strontium titanium oxide), 바륨 티탄 산화물(barium titanium oxide), 스트론튬 티탄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate)으로 이루어진 군에서 선택되는 것인 디바이스.
  16. 제11항에 있어서, 상기 전극은 하프늄(hafnium), 지르코늄(zirconium), 티탄(titanium), 탄탈(tantalum), 알루미늄(aluminum), 질화 티탄(titanium nitride), 탄화 티탄(titanium carbide), 탄화 지르코늄(zirconium carbide), 탄화 탄탈(tantalum carbide), 탄화 하프늄(hafnium carbide), 탄화 알루미늄(aluminum carbide), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel), 및 루테늄 산화물(ruthenium oxide)로 이루어진 군에서 선택된 물질로 이루어진 것인 디바이스.
  17. 제11항에 있어서, 상기 제1 하이-k 유전체층은 1 nm와 4 nm 사이의 두께를 갖는 것인 디바이스.
  18. 제11항에 있어서, 상기 제2 하이-k 유전체층은 1 nm와 4 nm 사이의 두께를 갖는 것인 디바이스.
  19. 제11항에 있어서, 상기 제1 이산화 실리콘층은 1 nm와 6 nm 사이의 두께를 갖는 것인 디바이스.
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