JP2014057039A - 半導体基板製品の製造方法及びエッチング液 - Google Patents

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Abstract

【課題】十分なエッチング速度を維持しつつ、不純物を含有するシリコン層を保護して、酸化シリコンの層を選択的にエッチングすることを可能にする半導体基板製品の製造方法およびエッチング液を提供する。また、必要により、基板間でばらつきのないエッチングを可能とする、泡立ちを抑えた良好な製造適性を示す半導体基板製品の製造方法およびエッチング液を提供する。
【解決手段】それぞれ異なる不純物を含む不純物含有シリコン層2種以上と酸化シリコンの層とを有する半導体基板にエッチング液を適用して、酸化シリコンの層を選択的にエッチングする半導体基板製品の製造方法であって、エッチング液が水とフッ酸化合物とアニオン性化合物とを含有する半導体基板製品の製造方法。
【選択図】なし

Description

本発明は、半導体基板製品の製造方法及びエッチング液に関する。
従来、絶縁ゲート型電界効果トランジスタのゲートリーク電流を低減し、消費電力を低く抑えるために、ゲート絶縁膜に高誘電率(High−k)膜を用い、ゲート電極に金属を用いたトランジスタが開発されている。この絶縁ゲート型電界効果トランジスタを形成するには、シリコン基板上に酸化シリコン膜でダミー非誘電膜を形成し、その上にダミーゲートを形成した後、ダミーゲートの両側のシリコン基板にn型不純物(もしくはp型不純物)を導入してソース・ドレインを形成する。さらに、ダミーゲートの両側に窒化シリコン膜のサイドウォールを形成した後、ダミーゲート、ダミー膜の順に除去する工程を行い、その後、高誘電率ゲート絶縁膜および金属ゲート電極を形成するのが一般的である。
上述の製造プロセスにおいて、ダミーゲートを除去した後の酸化シリコン膜のダミー膜の選択的除去に、希釈フッ酸を用いる例がある。しかしながら、希釈フッ酸を用いたダミー膜のウエットエッチングでは、サイドウォールとは選択エッチングが可能であるが、ソース・ドレインとの選択エッチング性が低く、サイドウォール下のダミーゲート端側に露出するソース・ドレインの一部分がエッチングされてボイド(窪み)が発生してしまう(例えば、非特許文献1参照)(添付の図2のボイドv参照)。これは、異種金属接触腐食(Galvanic Corrosion)を受けるために生じると考えられていれる。具体的に言うと以下のとおりである。この種のトランジスタ構造においては、ソース・ドレイン間のチャネル形成領域となるシリコン基板の不純物濃度よりも、ソース・ドレインの不純物濃度のほうが高い。そのためにウエットエッチング時に材料のもつ電極電位に差が生じる。しかもソース・ドレインとチャネル形成領域とでは導電型が逆の不純物がドーピングされていることも相まって、前記異種金属接触腐食を受けやすくなる。結果として、ソース・ドレイン端がエッチング液により溶解されるものと解される。
ソース・ドレインのゲート端にエクステンション層を形成した場合にも、同様にエクステンション層のゲート端側がエッチングされる現象が発生する。エクステンション層はソース・ドレインよりも不純物濃度が低いものの、エクステンション層とチャネル形成領域とには不純物濃度差があり、また不純物の導電型が逆であるためである。エクステンション層のゲート側端にボイドが発生すると、トランジスタを形成した場合、エクステンション層の端部に形成されるゲート絶縁膜がボイド中に形成される。このため、その部分に電界が集中して絶縁破壊に至り、トランジスタが動作しなくなることがある。
Antoine Pacco et al.,ECS Trans.,Vol.41,Issue5,p.37−43
本発明は、十分なエッチング速度を維持しつつ、不純物を含有するシリコン層を保護して、酸化シリコンの層を選択的にエッチングすることを可能にする半導体基板製品の製造方法およびエッチング液を提供することを課題とする。また、必要により、基板間でばらつきのないエッチングを可能とし、泡立ちを抑えた良好な製造適性を示す半導体基板製品の製造方法およびエッチング液の提供を課題とする。
上記の課題は以下の手段により解決された。
〔1〕それぞれ異なる不純物を含む不純物含有シリコン層2種以上と酸化シリコンの層とを有する半導体基板にエッチング液を適用して、酸化シリコンの層を選択的にエッチングする半導体基板製品の製造方法であって、エッチング液が水とフッ酸化合物とアニオン性化合物とを含有する半導体基板製品の製造方法。
〔2〕エッチング液のフッ酸化合物の濃度が0.01質量%以上10質量%以下である〔1〕に記載の半導体基板製品の製造方法。
〔3〕エッチング液のアニオン性化合物の濃度が0.00001質量%以上85質量%以下である〔1〕または〔2〕に記載の半導体基板製品の製造方法。
〔4〕アニオン性化合物が下記式(1)〜(3)のいずれかで表される化合物からなる〔1〕〜〔3〕のいずれか1項に記載の半導体基板製品の製造方法。
Figure 2014057039
〔式中、R〜Rはそれぞれアルキル基またはアルケニル基を表す。Arは芳香族環を表す。Acは−SOMもしくは−COOMを表す。Mは水素原子またはカチオンを表す。nは1〜3の整数を表す。mは0〜3の整数を表す。hは1〜3の整数を表す。jは0または1、kは0または1を表し、このときj+kは1または2となる。〕
〔5〕式(2)が下記式(2−1)もしくは式(2−2)で表される〔4〕に記載の半導体基板製品の製造方法。
Figure 2014057039
(R、Ac、m、nは式(2)と同義である。)
〔6〕アニオン性化合物の量が以下の範囲で調整された〔4〕または〔5〕に記載の半導体基板製品の製造方法。
式(1)でRの炭素数が1〜2のとき:40質量%以上85質量%以下
式(1)でRの炭素数が3〜5のとき:20質量%以上85質量%以下
式(1)でRの炭素数が6以上のとき:0.1ppm(質量基準)以上1質量%以下
式(2−1)でRの合計炭素数が0〜2のとき:5質量%以上70質量%以下
式(2−1)でRの合計炭素数が3〜4のとき:1質量%以上60質量%以下
式(2−1)でRの合計炭素数が5以上のとき:0.1ppm(質量基準)以上1質量%以下
式(2−2)でRの合計炭素数が0〜2のとき:0.5質量%以上20質量%以下
式(2−2)でRの合計炭素数が3以上のとき:0.1ppm(質量基準)以上1質量%以下
〔7〕アニオン性化合物がアルキルベンゼンスルホン酸、アルキルナフタレンスルホン酸、アルキルジフェニルエーテルジスルホン酸もしくはそれらの塩である〔1〕〜〔6〕のいずれか1項に記載の半導体基板製品の製造方法。
〔8〕不純物含有シリコン層が酸化シリコンの層の下地を構成する〔1〕〜〔7〕のいずれか1項に記載の半導体基板製品の製造方法。
〔9〕不純物含有層の少なくとも2種が、n型半導体の層とp型半導体の層とを含む〔1〕〜〔8〕のいずれか1項に記載の半導体基板製品の製造方法。
〔10〕不純物含有シリコン層が、エッチング処理時に、エッチング液と接触する位置に配設されている〔1〕〜〔9〕のいずれか1項に記載の半導体基板製品の製造方法。
〔11〕不純物含有シリコン層の不純物として少なくともホウ素を含む〔1〕〜〔10〕のいずれか1項に記載の半導体基板製品の製造方法。
〔12〕不純物含有シリコン層の不純物として少なくともリンもしくはヒ素を含む〔1〕〜〔11〕のいずれか1項に記載の半導体基板製品の製造方法。
〔13〕それぞれ異なる不純物を含む不純物含有シリコン層2種以上と酸化シリコンの層とを有する半導体基板にエッチング液を適用して、酸化シリコンの層を選択的にエッチングするエッチング液であって、水とフッ酸化合物とアニオン性化合物とを含有するエッチング液。
〔14〕フッ酸化合物の濃度が0.01質量%以上10質量%以下である〔13〕に記載のエッチング液。
〔15〕アニオン性化合物の濃度が0.00001質量%以上85質量%以下である〔13〕または〔14〕に記載のエッチング液。
〔16〕アニオン性化合物が下記式(1)〜(3)のいずれかで表される化合物からなる〔13〕〜〔15〕のいずれか1項に記載のエッチング液。
Figure 2014057039
〔式中、R〜Rはそれぞれアルキル基またはアルケニル基を表す。Arは芳香族環を表す。Acは−SOMもしくは−COOMを表す。Mは水素原子またはカチオンを表す。nは1〜3の整数を表す。mは0〜3の整数を表す。hは1〜3の整数を表す。jは0または1、kは0または1を表し、このときj+kは1または2となる。〕
〔17〕式(2)が下記式(2−1)もしくは式(2−2)で表される〔16〕に記載のエッチング液。
Figure 2014057039
(R、Ac、m、nは式(2)と同義である。)
〔18〕アニオン性化合物の量が以下の範囲で調整された〔16〕または〔17〕に記載のエッチング液。
式(1)でRの炭素数が1〜2のとき:40質量%以上85質量%以下
式(1)でRの炭素数が3〜5のとき:20質量%以上85質量%以下
式(1)でRの炭素数が6以上のとき:0.1ppm(質量基準)以上1質量%以下
式(2−1)でRの合計炭素数が0〜2のとき:5質量%以上70質量%以下
式(2−1)でRの合計炭素数が3〜4のとき:1質量%以上60質量%以下
式(2−1)でRの合計炭素数が5以上のとき:0.1ppm(質量基準)以上1質量%以下
式(2−2)でRの合計炭素数が0〜2のとき:0.5質量%以上20質量%以下
式(2−2)でRの合計炭素数が3以上のとき:0.1ppm(質量基準)以上1質量%以下
〔19〕シリコンの層に不純物をドーピングしてなるp型不純物層およびn型不純物層と、酸化シリコンの層とを表面に露出しうる状態で有するシリコン基板を準備する工程と、水とフッ酸化合物とアニオン性化合物とを含有するエッチング液を準備する工程と、シリコン基板にエッチング液を適用して、酸化シリコンの層を選択的にエッチングする工程とを含む半導体基板製品の製造方法。
〔20〕〔1〕〜〔12〕および〔19〕のいずれかで規定される工程を経て半導体基板製品を製造し、これを用いて半導体素子とする半導体素子の製造方法。
アニオン界面活性剤はアニオン性化合物に含まれる関係になり、典型的には、アニオン性化合物のうち、炭素数3以上のものがアニオン界面活性剤となる。
本発明の製造方法によれば、不純物を含有するシリコンの層に対して、十分なエッチング速度で酸化シリコンの層を選択的にエッチングすることができる。その結果、近時微細化がさらに進むHigh−K/Metal Gateトランジスタ等の半導体基板製品およびこれを用いた半導体装置をより高い品質で製造することができる。また、必要により、基板間でのばらつき(基板依存性)を抑えた良好なエッチング、泡立ちを抑えた良好な製造適性を実現する。
また、本発明のエッチング液は、前記優れた品質を達成する半導体基板製品ないし半導体装置の製造への適用に有用である。
前記化学式において、同一の符号で複数の置換基ないし置換基数を示すときには、互いに異なる置換基ないし置換基数であってもよいことを意味する。例えば、式(3)において、nが2以上であるとき、複数あるAcは互いに異なっていてもよい。
本発明の製造方法の好ましい一実施形態を模式的に示した断面図である。 本発明の製造方法の好ましい一実施形態(つづき)を模式的に示した断面図である(但し円内の拡大部分は従来例の状態を示す)。
以下に、本発明の製造方法およびエッチング液の好ましい実施形態について、図1に基づいて詳細に説明する。なお、下記詳細な説明では、一例として、nMOS絶縁ゲート型電界効果トランジスタのいわゆるゲートラストプロセスによる製造工程の一工程を説明するが、本発明はこれに限定して解釈されるものではない。
[実施形態]
図1(工程(a))に示すように、基板11として単結晶シリコン基板を用いる。基板11には、トランジスタが形成される領域にウエル12を形成し、さらにチャネルドープ層13を形成する。ウエル12は、nMOSトランジスタを作製する場合にはp型ウエルとする。例えば、イオン注入法によってイオン種にホウ素(B)用い、注入エネルギー100keV〜2MeV、ドーズ量1×1011atom/cm〜1×1012atom/cmとする。なお、pMOSトランジスタを作製する場合にはn型ウエルとする。基板11の導電型によっては、ウエル12を作製しない場合がある。
また、チャネルドープ層13は、nMOSトランジスタを作製する場合にはp型とする。例えば、イオン注入法によってイオン種にホウ素(B)用い、注入エネルギー10keV〜20keV、ドーズ量1×1012atom/cm〜2×1013atom/cmとする。なおpMOSトランジスタを作製する場合にはn型とする。なお、ウエル12形成の前もしくは後に、トランジスタ等の素子形成領域を電気的に区分する素子分離(図示せず)を絶縁膜素子分離(例えばSTI:Shallow Trench Isolation)もしくは拡散層素子分離で形成するのが一般的である。
上記基板11には、上記単結晶シリコン基板の他に、SOI(Silicon On Insulator)基板、SOS(Silicon On Sapphire)基板、シリコン層を有する化合物半導体基板等、シリコン層を有する種々の基板を用いることができ、基板11に予め回路、素子等が形成されてもよい。
次に基板11上にダミー膜、ダミーゲート膜(図示せず)の順に成膜する。ダミー膜14には酸化シリコン膜を用いる。この酸化シリコン膜は、例えばCVD法、熱酸化法、急速熱酸化法、ラジカル酸化法等により形成され、膜中にゲルマニウム、炭素、等の不純物を含んでいてもよい。
次にリソグラフィー技術を用いて、ダミーゲート膜、ダミー膜を加工して、ダミーゲート(図示せず)を形成する。このとき、ダミーゲート下部には、同時加工されたダミー膜14が残される。
以下、nMOSトランジスタについて説明する。次にダミーゲートをマスクにして、ダミーゲートの両側における基板11に、ホットキャリアを減少させて耐圧を向上させるために、エクステンション層15,16をゲート電極端下に入るように形成する。エクステンション層15,16は、例えばイオン注入技術を用い、n型不純物(例えばヒ素(As))をドープする。注入条件は、一例として、注入エネルギー0.1keV〜5keV、ドーズ量5×1013atom/cm〜2×1016atom/cmとする。なお、エクステンション層15,16には、トランジスタの移動度を向上させるためにエクステンション層15,16の形成領域に炭素がドープされていてもよい。これはエクステンション層15,16に炭素をドープすることによって引張応力が発生し、その引張応力をチャネルドープ層13が受けることでnMOS(nMIS)トランジスタの移動度が向上するためである。なお、pMOSトランジスタの場合には、トランジスタの移動度を向上させるために圧縮応力を発生させるゲルマニウムをエクステンション層15,16にドープする。
さらに、イオン注入技術を用いて、エクステンション層15,16下部のソース17端、ドレイン18端となる位置にハロ層19,20を形成する。例えば、p型不純物のイオン種にBF を用い、注入エネルギー10keV〜15keV、ドーズ量1×1012atom/cm〜1×1015atom/cmとする。ハロ層19,20は、短チャネル効果に伴って発生するパンチスルーの影響を軽減し、トランジスタの特性を所望値に合わせ込むためのもので、ソース17,ドレイン18と逆導電型の不純物をイオン注入することで形成され、一般的にはチャネルドープ層13の不純物濃度よりも高濃度に形成される。図1(a)はハロ層19,20を形成した直後の状態を示している。ダミー膜14を除去する前にハロ層19,20の形成を行うことにより、ダミー膜14が緩衝膜になり、イオン注入によるチャネルドープ層13へのダメージが抑制される利点がある。
次に、基板11のダミーゲート(図示せず:領域Wに形成されることを想定)が形成された側の全面にサイドウォール形成用絶縁膜を成膜した後、エッチバック技術によりサイドウォール形成用絶縁膜をダミーゲートの側壁に残すようにエッチングして、ダミーゲートの側壁にサイドウォール21を形成する。サイドウォール形成用絶縁膜は、窒化シリコン膜で形成され、一般的な化学的気相成長法によればよい。
次に、ダミーゲートおよびサイドウォール21をマスクにして、基板11にソース17、ドレイン18を形成する。通常、ソース17、ドレイン18は、例えばイオン注入技術を用いてn型不純物(例えばリン(P)またはヒ素(As))を、エクステンション層15,16よりも深い位置までドープして形成される。例えば、n型不純物にヒ素(As)を用い、注入エネルギー10keV〜50keV、ドーズ量1×1012atom/cm〜5×1016atom/cmとする。
次に既知の成膜技術によって、基板11のダミーゲートが形成された側の全面に層間絶縁膜22を形成する。そして層間絶縁膜22の表面を平坦化しておく。この層間絶縁膜22は、酸化シリコン膜、もしくは窒化シリコン膜、または酸窒化シリコン膜で形成される。その後、化学機械研磨(CMP:Chemical Mechanical Polishing)もしくはエッチバック技術によって、層間絶縁膜22よりダミーゲートの上部を露出させる。さらに、層間絶縁膜22をエッチングマスクに用いてダミーゲートを選択的にエッチングして除去する。ダミーゲートのエッチングは、ウエットエッチングであっても、ドライエッチングであってもよい。
次に、ウエットエッチングによって、上記ダミー膜14を選択的に除去する。このウエットエッチングでは、水とフッ酸化合物とアニオン性化合物を含有するエッチング液を用いる。エッチング液については、後に詳述する。ダミー膜14を除去した直後の状態が図2(工程(b))に示した状態である。その結果、サイドウォール21間にチャネルドープ層13が露出した状態が得られる。上記エッチング液を用いることにより、下地のシリコン層であるエクステンション層15,16をエッチングすることなく酸化シリコンのダミー膜14のみをエッチング除去できる。これによって、ゲート端のエクステンション層15,16にボイドの発生がないので、その部分にゲート絶縁膜が形成されても、電界集中が起こりにくくなり、トランジスタの信頼性が向上される。なお、図2では、理解の便宜のため、円の中にエクステンション16の先端を拡大して示しており、そこにボイド(窪み)vが発生した状態で図示している。本発明によれば、このボイドvの発生を好適に抑制・防止することができる。
次に、図示はしないが、露出されたチャネルドープ層13の表面およびサイドウォール21の側壁にゲート絶縁膜を形成し、さらに、サイドウォール21間を埋め込むようにゲート電極膜を成膜する。その後、層間絶縁膜22上の余剰なゲート電極膜およびゲート絶縁膜を除去する。この除去には、通常、CMP技術を用いる。この結果、サイドウォール21間のチャネルドープ層13上にゲート絶縁膜を介してゲート電極膜からなるゲート電極が形成される。
上記、ゲート絶縁膜には、High−k膜を用いることができる。High−k膜としては、酸化ハフニウム(HfO)、酸化アルミニウムハフニウム(HfAlO)、酸化シリコンハフニウム(HfSiO)、酸化タンタル(Ta)や酸化アルミニウム(Al)、酸化ジルコニウム(ZrO)等が挙げられる。これらの膜の成膜には、原子層蒸着(ALD:Atomic layer deposition)法、化学的気相成長(CVD:Chemical Vapor Deposition)法等の一般的な成膜方法を用いる。また、ゲート絶縁膜の膜厚は1nm〜3nmとする。また、酸化シリコン膜、酸窒化シリコン膜との積層膜としてもよい。
上記ゲート電極には、窒化チタン(TiN)、チタン(Ti)、チタンシリコン(TiSi)、ニッケル(Ni)、ニッケルシリサイド(NiSi)、ハフニウム(Hf)、ハフニウムシリサイド(HfSi)、タングステン(W)、タンタル(Ta)、タンタルシリサイド(TaSi)、窒化タンタルシリサイド(TaSiN)、コバルト(Co)、コバルトシリサイド(CoSi)、ルテニウム(Ru)やインジウム(Ir)等が挙げられる。これらの膜は、一般にALD法や物理的気相堆積(PVD:Physical Vapor Deposition)法を用いて成膜される。
その後、層間絶縁膜を形成し、配線形成工程、その他の素子形成工程を行う。
なお、上記イオン注入工程におけるドーズ量、注入エネルギーは一例であって、要求されるトランジスタの特性等に合わせて適宜決定される。
本発明において不純物を含むシリコンの層は少なくとも2種存在し、両層に導入されている不純物が異なる。当該不純物を含むシリコンの層は、エッチング処理時に、エッチング液と接触する位置に配設されていることが好ましい。より具体的には、前記不純物を含むシリコンの層が、エッチングにより除去される酸化シリコンの層の下地を構成している形態が挙げられる。不純物について前記の例で言うと、チャネルドープ層の導電型不純物(例えばp型)と、エクステンション層の導電型不純物(例えばn型)が異なることが本発明の効果がより好適に発揮される。このような異型(n型・p型)の半導体層がエッチングされる環境に露出する場合に前記異種金属接触腐食は顕著になる。本発明の好ましい実施形態によれば、このような条件に好適に適合して、露出面に電位的に貴/卑のムラがある条件で、特に卑となる層の損傷を抑制ないし防止することができる。
以下に本発明の製造方法に適用される不純物を含む半導体層の例を表にまとめておく。このなかでも、nMOSの形態が好ましく、No.1が特に好ましい。なお、本発明において、各層は所望の効果を奏する範囲で不純物や副成分を含んでもよい。例えば、酸化シリコンの層はケイ素及び酸素以外の元素(例えば炭素、窒素等)を含んでいてもよい。
Figure 2014057039
[エッチング液]
次に、本発明のエッチング液の好ましい実施形態について説明する。本発明のエッチング液は、上記ダミー膜14を除去する工程において説明したウエットエッチングに極めて効果的に用いることができる。本実施形態のエッチング液は、水とフッ酸化合物とアニオン性化合物を含む。これにより、上述のような酸化シリコン膜の除去を、下地の不純物をドープしたシリコン層を過度にエッチングすることなく行うことを可能にした。このような格別の効果を発現する理由は定かではないが、推定を含めて言うと、以下のとおりである。
エクステンション層15,16は不純物を有したシリコン層からなり、このシリコン層の表面にはSi−H結合が露出していると考えられる。このSi−Hに対してエッチング液中のアニオン性化合物が吸着して保護膜を形成することにより、シリコン層のエッチングを阻止しているものと推察される。一方、酸化シリコンの表面にも水素結合(Si−O−H)がありアニオン性化合物が吸着すると考えられるが、Si−Hに対して選択的ないし優先的に吸着し、結果として良好なエッチング速度を維持しながら、所望の選択性を奏するに至ったものと推察される。
(アニオン性化合物)
本発明におけるエッチング液は、アニオン性化合物を含有する。本発明においてアニオン性化合物とは、特に限定されないが、典型的には、親水基と親油基とを分子内に有し、親水基の部分が水溶液中で解離してアニオンとなる、あるいはアニオン性を帯びる化合物を意味する。ここでアニオン性化合物は、水素原子を伴う酸として存在しても、それが解離したアニオンであっても、その塩であってもよい。アニオン性を帯びていれば、非解離性のものでもよく、酸エステルなども含まれる。
前記アニオン性化合物は、好ましくは炭素数1以上である。アニオン界面活性剤を用いるときには、炭素数3以上が好ましく、炭素数5以上がより好ましく、炭素数10以上が特に好ましい。上限は特にないが、炭素数40以下であることが実際的である。上記炭素数の下限値以上とすることで、効果的なエッチング選択性が得られる点で好ましい。
炭素数1以上40以下のアニオン性化合物の具体例として、炭素数1以上40以下のカルボン酸化合物、炭素数1以上40以下のホスホン酸化合物、炭素数1以上40以下のスルホン酸化合物が挙げられる。アルキルスルホン酸、アルキルベンゼンスルホン酸、アルキルナフタレンスルホン酸、アルキルジフェニルエーテルスルホン酸(好ましくはモノスルホン酸もしくはジスルホン酸)、脂肪酸アミドスルホン酸、ポリオキシエチレンアルキルエーテルカルボン酸、ポリオキシエチレンアルキルエーテル酢酸、ポリオキシエチレンアルキルエーテルプロピオン酸、アルキルホスホン酸、脂肪酸およびそれらの塩が好ましい。なかでも、アルキルベンゼンスルホン酸、アルキルナフタレンスルホン酸、アルキルジフェニルエーテルモノスルホン酸、アルキルジフェニルエーテルジスルホン酸もしくはその塩もしくはそれらの混合物が好ましい。前記「塩」としてはアンモニウム塩、ナトリウム塩、カリウム塩、テトラメチルアンモニウム塩が挙げられる。
前記アニオン性化合物が下記式(1)〜(3)のいずれかで表される化合物からなることが好ましく、アルキルベンゼンスルホン酸、アルキルナフタレンスルホン酸、アルキルジフェニルエーテルモノスルホン酸、アルキルジフェニルエーテルジスルホン酸もしくはそれらの塩もしくはそれらの混合物がさらに好ましく、アルキルジフェニルエーテルモノスルホン酸、アルキルジフェニルエーテルジスルホン酸もしくはその塩もしくはそれらの混合物が特に好ましい。なお、式(1)〜(3)の化合物は、典型的には、界面活性剤としても知られている。
Figure 2014057039
〔式中、R〜Rはそれぞれアルキル基またはアルケニル基を表す。Arは芳香族環を表す。Acは−SOMもしくは−COOMを表す。Mは水素原子またはカチオンを表す。nは1〜3の整数を表す。mは0〜3の整数を表す。hは1〜3の整数を表す。jは0または1、kは0または1を表し、このときj+kは1または2となる。〕
前記式(2)は下記式(2−1)または(2−2)であることが好ましい。
Figure 2014057039
〔R、Ac、m、nは前記式(2)と同義である。〕
・R〜R
式中、R〜Rはそれぞれアルキル基またはアルケニル基を表す。
、Rとして好ましくは、それぞれ、炭素数1〜20のアルキル基または炭素数2〜22のアルケニル基であることが好ましい泡立ちの抑制性を重視するときには、炭素数1〜10がより好ましく、炭素数1〜6が特に好ましい。Rとして好ましくは、それぞれ、炭素数0〜20のアルキル基または炭素数0〜22のアルケニル基であることが好ましい。泡立ちの抑制性を重視するときには、炭素数0〜10がより好ましく、炭素数0〜6が特に好ましい。なお、ここで炭素数0とは、Rの置換基数が0であることを意味する。
泡立ち以外の点を重視する場合には、R〜Rは、炭素数5〜20が好ましく、8〜20がより好ましい。なお、泡立ちを重視する場合(第2実施形態)については、後で、構造及び炭素数ごとに配合量の好ましい範囲を示す。
〜Rは置換基を有していてもよく、当該置換基としては、炭素数1〜3のアルキル基、ハロゲン原子(フッ素原子、塩素原子等)、シアノ基、アミノ基、ヒドロキシ基などが挙げられる。
・Ar
Arは芳香族環を表す。なかでも、炭素数6〜24の芳香族環が好ましく、炭素数6〜14の芳香族環がより好ましく、ベンゼン環、ナフタレン環、アントラセン環、フェナントレン環などが挙げられ、ベンゼン環またはナフタレン環がより好ましい。芳香族環Arは置換基を有していてもよく、当該置換基としては、前記R〜Rが有していてもよい置換基と同義である。
・Ac
Acは−SOMもしくは−COOMを表す。Mは水素原子またはカチオンを表す。Mはアルカリ金属、アンモニウム、テトラメチルアンモニウム、トリエタノールアミンなどが挙げられる。Mはアルカリ金属以外のカチオンであることが好ましく、アンモニウムがより好ましい。ここでは、Mをカチオンと称したが、対となるアニオン(SO3−、COO)と塩をなしていること意味している。ただし、水溶液中で解離してそれぞれのイオンとなっていてもよい。
(第1実施形態)
アニオン性化合物の含有量は、本実施形態のエッチング液の全量に対して、85質量%以下であることが好ましく、75質量%以下であることがより好ましく、65質量%以下であることが特に好ましい。少量添加の場合は、5質量%以下で含有させることが好ましく、1質量%以下がより好ましく、0.6質量%以下で含有させることがさらに好ましい。下限としては、0.00001質量%以上であることが好ましく、0.001質量%以上であることがより好ましく、0.01質量%以上であることがさらに好ましく、0.1質量%以上であることがさらに好ましい。少量添加でない場合は1質量%以上であることが特に好ましい。上記上限値以下とすることで、エッチング速度とエッチング選択性が一層良好となり、また発泡の抑制ができるため好ましい。上記下限値以上とすることは、部材の腐食抑制の観点で好ましい。
アニオン性化合物の含有量に係る第2実施形態としては、下記のようにアニオン性化合物の構造及び炭素数に応じてその含有量を設定することが好ましい。なお、ppmはいずれも、質量基準である。
式(1)で
の炭素数が
1〜2のとき:40質量%以上85質量%以下が好ましく、
50質量%以上85質量%以下がより好ましく、
60質量%以上85質量%以下が特に好ましい。
3〜5のとき:20質量%以上85質量%以下が好ましく、
30質量%以上85質量%以下がより好ましく、
40質量%以上85質量%以下が特に好ましい。
6以上のとき:0.1ppm以上1質量%以下が好ましく、
100ppm以上1質量%以下がより好ましく、
1000ppm以上1質量%以下が特に好ましい。
式(2−1)で
の合計炭素数が
0〜2のとき:5質量%以上70質量%以下が好ましく、
10質量%以上70質量%以下がより好ましく、
20質量%以上70質量%以下が特に好ましい。
3〜4のとき:1質量%以上60質量%以下が好ましく、
5質量%以上60質量%以下がより好ましく、
10質量%以上60質量%以下が特に好ましい。
5以上のとき:0.1ppm以上1質量%以下が好ましく、
100ppm以上1質量%以下がより好ましく、
1000ppm以上1質量%以下が特に好ましい。
式(2−2)で
の合計炭素数が
0〜2のとき:0.5質量%以上20質量%以下が好ましく、
1質量%以上20質量%以下がより好ましく、
3質量%以上20質量%以下が特に好ましい。
3以上のとき:0.1ppm以上1質量%以下が好ましく、
100ppm以上1質量%以下がより好ましく、
1000ppm以上1質量%以下が特に好ましい。
式(3)については、5質量%以下で含有させることが好ましく、1質量%以下がより好ましく、0.6質量%以下で含有させることがさらに好ましい。下限としては、0.00001質量%以上であることが好ましく、0.001質量%以上であることがより好ましく、0.01質量%以上であることがさらに好ましく、0.1質量%以上であることが特に好ましい。
前記のうち、1質量%以下とする態様については泡立ちの抑制性を重視したものであり、その他は、泡立ちに加え、溶解度の観点もしくは酸化シリコンの除去性の観点で上記のように設定することが好ましい。
Rの合計炭素数(分子中に含まれる、R、R、Rの合計炭素数)は、アニオン性化合物をより高濃度化しうる観点からは、式(1)のときRの炭素数で1〜6であることが好ましく、1〜4であることがより好ましく、1または2であることが特に好ましい。式(2)のとき(式(2−1)及び式(2−2)のときを含む)、Rの合計炭素数は、0〜5であることが好ましく、0〜4であることがより好ましく、0〜2であることが特に好ましい。Rの合計炭素数は、1〜30であることが好ましく、1〜20であることがより好ましく、5〜20であることが特に好ましい。薬液の成分を高濃度化することにより、連続使用する際にもその活性が低下しにくく好ましい。
これらアニオン性化合物は、1種単独又は2種以上を混合して使用することができる。
本発明においてアニオン性化合物が効果を奏する理由は定かでないが、その親・疎水性相互作用によって不純物を含有するシリコンの層の表面に好適に吸着することが挙げられる。そのため、フッ酸化合物との接触を妨げ、前記シリコンの層の防食が可能となると考えられる。このとき、より「卑」な金属化合物の層表面と良好な吸着状態を形成する可能性が示唆され、異種金属接触腐食を抑制・防止して優れた効果を発揮するものと推察される。
(水媒体)
本発明のエッチング液は、その媒体として水が適用されており、各含有成分が均一に溶解した水溶液であることが好ましい。水(水媒体)の含有量は、エッチング液の全質量に対して10〜99.5質量%であることが好ましく、15〜99質量%であることが好ましい。水を主成分(50質量%以上)とする場合、有機溶剤の比率の高い場合と比較して、安価であり、環境に適合する点で好ましい。水(水媒体)としては、本発明の効果を損ねない範囲で溶解成分を含む水性媒体であってもよく、あるいは不可避的な微量混合成分を含んでいてもよい。なかでも、蒸留水やイオン交換水、あるいは超純水といった浄化処理を施された水が好ましく、半導体製造に使用される超純水を用いることが特に好ましい
(フッ酸化合物)
フッ酸化合物とは、系内でフッ素イオン(F)を生じる化合物を意味し、フッ酸(フッ化水素酸)及びその塩を含むものと定義する。具体的には、フッ酸、フッ化アルカリ金属塩(NaF,KFなど)、アミンのフッ化水素酸塩(フッ化水素酸モノエチルアミン、トリエチルアミン三フッ化水素酸など)、ピリジンフッ化水素酸、フッ化アンモニウム、第4級アルキルアンモニウムフッ化物(フッ化テトラメチルアンモニウム、フッ化テトラ−n−ブチルアンモニウムなど)、HSiF、HBF、HPFが挙げられる。なかでも、フッ酸、アミンのフッ化水素酸塩(フッ化水素酸モノエチルアミン、トリエチルアミン三フッ化水素酸など)、ピリジンフッ化水素酸、フッ化アンモニウム、第4級アルキルアンモニウムフッ化物(フッ化テトラメチルアンモニウム、フッ化テトラ−n−ブチルアンモニウムなど)、HSiF、HBF、HPF、好ましく、フッ酸、フッ化アンモニウム、第4級アルキルアンモニウムフッ化物(フッ化テトラメチルアンモニウム)、HSiF、HBF、HPFがより好ましく、フッ酸が特に好ましい。
フッ酸化合物は、本実施形態のエッチング液の全質量に対して、0.01質量%以上の範囲内で含有させることが好ましく、0.05質量%以上含有させることがより好ましく、0.1質量%以上含有させることが特に好ましい。上限としては、20質量%以下であることが好ましく、10質量%以下であることがより好ましく、3質量%以下であることが特に好ましい。上記上限値以下とすることで、シリコン層のエッチングを抑制できるため好ましい。上記下限値以上とすることが、十分な速度で酸化シリコン層をエッチングすることができるため好ましい。
なお、本明細書において「化合物」と末尾に付して示すときには、当該化合物そのもののほか、その塩、そのイオンを含む意味に用いる。また、所望の効果を奏する範囲で、所定の一部を変化させた誘導体を含む意味である。さらに、置換・無置換を明記していない化合物について、任意の置換基を有していてもよい意味であるも同義である。
・水溶性有機溶剤
本発明のエッチング液においては、さらに水溶性有機溶媒を添加してもよい。水溶性有機溶媒とは、水と任意の割合で混合できる有機溶媒のことである。これにより、ウエハの面内における均一なエッチング性を更に向上しうる点で有効である。
水溶性有機溶媒は、例えば、メチルアルコール、エチルアルコール、1−プロピルアルコール、2−プロピルアルコール、2−ブタノール、エチレングリコール、プロピレングリコール、グリセリン、1,6−ヘキサンジオール、シクロヘキサンジオール、ソルビトール、キシリトール、2−メチル−2,4−ペンタンジオール、1,3−ブタンジオール、1,4−ブタンジオール等のアルコール化合物溶媒、アルキレングリコールアルキルエーテル(エチレングリコールモノメチルエーテル、エチレングリコールモノブチルエーテル、ジエチレングリコール、ジプロピレングリコール、プロピレングリコールモノメチルエーテル、ジエチレングリコールモノメチルエーテル、トリエチレングリコール、ポリエチレングリコール、ジプロピレングリコールモノメチルエーテル、トリプロピレングリコールモノメチルエーテル、ジエチレングリコールモノブチルエーテル等)を含むエーテル化合物溶媒が挙げられる。
これらの中で好ましいのは炭素数2〜15のアルコール化合物溶媒、炭素数2〜15のエーテル化合物(好ましくは水酸基含有エーテル化合物)溶媒であり、更に好ましくは、炭素数2〜10の水酸基を2つ以上有するアルコール化合物溶媒、炭素数2〜10の水酸基を2つ以上有するエーテル化合物(好ましくは水酸基含有エーテル化合物)溶媒である。とくに好ましくは、炭素数3〜8のアルキレングリコールアルキルエーテルである。水溶性有機溶媒は単独でも2種類以上適宜組み合わせて用いてもよい。なお、本明細書においては、水酸基(−OH)とエーテル基(−O−)とを分子内にもつ化合物は、原則的にはエーテル化合物に含まれるものとする(アルコール化合物とは称しない)。水酸基とエーテル基との両者を有するものを特に指すときには好ましくは水酸基含有エーテル化合物と称することがある。
この中でも特に、プロピレングリコール、ジプロピレングリコールが好ましく、ジプロピレングリコールがさらに好ましい。添加量はエッチング液の全質量に対して0.1〜70質量%であることが好ましく、10〜50質量%であることがより好ましい。この量が上記下限値以上であることで、上記のエッチングの均一性の向上を効果的に実現することができる。
(消泡剤)
エッチング液中に適用できる消泡剤としては、前記の水溶性有機溶媒やシリコーン化合物が挙げられる。この消泡剤の含有量は、消泡剤が水溶性有機溶媒(例えばアルキレングリコールエーテル)もしくはシリコーン化合物の場合には、本実施形態のエッチング液の全質量に対して、0.00001〜3質量%の範囲で含有させることが好ましく、0.0001〜1質量%であることがより好ましく、0.001〜0.1質量%であることがさらに好ましい。消泡剤が水溶性有機溶媒の場合には、本実施形態のエッチング液の全質量に対して、10〜90質量%の範囲で含有させることが好ましく、20〜85質量%であることがより好ましく、30〜80質量%であることがさらに好ましい。この範囲で、消泡剤を含むことで、エッチング時に発生する泡によってエッチングが阻害されるのを防止し、導電型不純物を含むシリコン層の耐エッチング性を高めることからも好ましい。
[pH]
本発明に係るエッチング液のpHは特に限定されないが、pH5以下が好ましく、4.5以下がより好ましく、4以下が特に好ましい。下限は特にないが、1以上であることが実際的である。エッチング液のpHをこの領域とすることで、酸化シリコン層の良好なエッチング速度と、不純物含有シリコン層の保護効果とをバランス良く達成できるため好ましい。
上記エッチング液の各成分の濃度はエッチング処理時において好適なものであり、保存、流通などにおいてはこれを濃縮した原液としていてもよい。濃縮倍率は必要に応じて決定されればよいが、2〜20倍が好ましい。濃縮した原液における濃度としていうと、フッ酸化合物が0.1〜50質量%であることが好ましく、1〜30質量%であることがより好ましい。アニオン性化合物については0.001〜95質量%であることが好ましく、0.01〜85質量%であることがより好ましい。
[キット]
本発明におけるエッチング液は、その原料を複数に分割したキットとしてもよい。例えば、第1液として前記アニオン性化合物を水媒体に含有する液組成物を準備し、第2液として前記フッ酸化合物を水媒体に含有する液組成物を準備する態様が挙げられる。その使用例としては、両液を混合してエッチング液を調液し、その後適時に前記エッチング処理に適用する態様が好ましい。このようにすることで、各成分の分解による液性能の劣化を招かずにすみ、所望のエッチング作用を効果的に発揮させることができる。このキットにおける第1液および第2液の処方等は前記で述べたのと同様である。
(容器)
本発明のエッチング液は、(キットであるか否かに関わらず)対腐食性等が問題とならない限り、任意の容器に充填して保管、運搬、そして使用することができる。また、半導体用途向けに、容器のクリーン度が高く、不純物の溶出が少ないものが好ましい。使用可能な容器としては、アイセロ化学(株)製の「クリーンボトル」シリーズ、コダマ樹脂工業(株)製の「ピュアボトル」などが挙げられるが、これらに限定されるものではない。
(被加工物)
加工される半導体装置の構造、形状、寸法等は特に限定されないが、上述したような、ダミーゲート、ダミー膜およびサイドウォールを用いてエクステンション層およびソース・ドレインを形成する絶縁ゲート型電界効果トランジスタの作製工程において、特にダミーゲート除去後のダミー膜のエッチングに高い効果が得られ好ましい。
本発明の製造方法およびエッチング液は、上述の製造工程にのみ適用されるのではなく、特に制限なく種々のエッチングに用いることができる。
(エッチング方式)
本発明で用いられるエッチング装置としては、特に限定されないが、枚葉式やバッチ式を用いることができる。枚葉式はウエハを1枚ずつエッチング処理する方式である。枚葉式の実施形態の一つとしては、スピンコーターでウエハ表面全体にエッチング液を行き渡らせてエッチングする方法である。
エッチング液の液温、エッチング液の吐出量、スピンコーターのウエハの回転数は、エッチング対象となる基板の選択によって、適した値に選択して用いられる。
本実施形態においてエッチングを行う条件は特に限定されないが、枚葉式のエッチングが好ましい。枚葉式のエッチングにおいては、半導体基板を所定の方向に搬送もしくは回転させ、その空間にエッチング液を吐出(噴射、流下、滴下)して前記半導体基板に前記エッチング液を接触させる。必要に応じて、スピンコーターを用いて半導体基板を回転させながらエッチング液を噴霧してもよい。他方、バッチ式のエッチングにおいては、エッチング液からなる液浴に半導体基板を浸漬させ、前記液浴内で半導体基板とエッチング液とを接触させる。これらのエッチング方式は素子の構造や材料等により適宜使い分けられればよい。
エッチングを行う環境温度は、枚葉式の場合、噴射空間を15〜40℃とすることが好ましく、20〜30℃とすることがより好ましい。エッチング液の方は15〜40℃とすることが好ましく、20〜30℃とすることがより好ましい。上記下限値以上とすることにより、酸化シリコン層に対する十分なエッチング速度を確保することができ好ましい。上記上限値以下とすることにより、エッチングの選択性を確保することができ好ましい。エッチング液の供給速度は特に限定されないが、基板の大きさにもよるが、0.3〜3L/minとすることが好ましく、0.5〜2L/minとすることがより好ましい。上記下限値以上とすることにより、エッチングの面内の均一性を確保することができ好ましい。上記上限値以下とすることにより、連続処理時に安定した選択性を確保でき好ましい。基板を回転させるときには、その大きさ等にもよるが、上記と同様の観点から、100〜1000rpmで回転させることが好ましい。
(薬液供給系と温調)
本発明において、温調した薬液供給ライン形式は、特に限定されないが、好ましい例を以下に記す。ここでいう温調とは、薬液を所定の温度に保持することをいう。通常は薬液を加熱して所定の温度に保持する。
薬液の供給ライン例
(1)(a)薬液保管タンク→(b)温調タンク→(c)インライン温調→(d)ウエハに吐出→(a)または(b)へ戻る。
(2)(a)薬液タンク→(b)温調タンク→(d)ウエハに吐出→(a)または(b)へ戻る。
(3)(a)薬液タンク→(c)インライン温調→(d)ウエハに吐出→(a)へ戻る。
(4)(a)薬液タンク→(b)温調タンク→(e)エッチング浴槽(循環温調)。
(5)(a)薬液タンク→(e)エッチング浴槽(循環温調)。
(6)(b)温調タンク→(d)ウエハに吐出→(b)へ戻る。
(7)(b)温調タンク→(c)インライン温調→(d)ウエハに吐出→(b)へ戻る。
(8)(b)温調タンク→(e)エッチング浴槽(循環温調)などの使用方法がある。
本発明の方法で使用した薬液は、循環して再使用することができる。好ましくは、掛け流し(再使用なし)ではなく、循環して再使用する方法である。循環は加熱後1時間以上可能であり、繰り返しのエッチングができる。循環再加熱の上限時間は特にないが、エッチング速度が劣化するため、1週間以内での交換が好ましい。3日以内がより好ましく、1日ごとに新しい液に入れ替えることが特に好ましい。なお、上記ライン形式のエッチングにおいて前記薬液の温調温度の測定位置は適宜ライン構成やウエハとの関係で定めればよいが、典型的には、前記タンク温度によって管理すればよい。性能的により厳格な条件が求められる場合など、測定および管理が可能であれば、ウエハ表面温度によって定義してもよい。この場合は、放射温度計を用いて温度測定を行うことができる。
本発明の好ましい実施形態における下地層としては、p型不純物層とn型不純物層とを有するシリコン層またはp型不純物層とn型不純物層とを有しかつゲルマニウムもしくは炭素を含むシリコン層である例が挙げられる。ここでいうシリコン層とは、典型的には単結晶シリコン層または多結晶シリコン層の一つ単結晶粒をいう。単結晶シリコン層とは、結晶全体にわたって原子配列の向きがそろったシリコン結晶のことであるが、実際には原子レベルで観察すると、様々な欠陥が存在する。また、p型不純物層とは、上記シリコン層にp型不純物(例えば、B、BF2等)がドーピングされた層をいい、n型不純物層とは、上記シリコン層にn型不純物(例えば、P、As、Sb等)がドーピングされた層をいう。
本実施形態における被エッチング層は、構成元素がシリコンと酸素とを含有する層である。具体的には、二酸化シリコン(SiO)、二酸化シリコンのSiに未結合手(ダングリングボンド)が存在するもの、二酸化シリコンのSiの未結合手に水素が結合したもの等が挙げられる。さらにそれら以外の元素を有していてもよく、例えばゲルマニウムもしくは炭素を含むものであってもよい。
これに対し、本発明の好ましい実施形態に係る酸化シリコンのエッチング液によれば、異なる導電型不純層を有するシリコン層が下地であっても、ガルバニック腐食を起こさず酸化シリコンまたはゲルマニウムもしくは炭素を含む酸化シリコンの被エッチング層をエッチングにより除去することができる。
なお、本明細書において、半導体基板とは、シリコン基板(ウェハ)のみではなくそこに回路構造が施された基板構造体全体を含む意味でも用いる。半導体基板部材とは、上記で定義される半導体基板を構成する部材を指し1つの材料からなっていても複数の材料からなっていてもよい。なお、加工済みの半導体基板を半導体基板製品として区別して呼ぶことがあり、必要によってはさらに区別して、これに加工を加えダイシングして取り出したチップ及びその加工製品を半導体素子ないし半導体装置という。すなわち、広義には半導体素子(半導体装置)は半導体基板製品に属するものである。半導体基板の方向は特に限定されないが、説明の便宜上、本明細書では、サイドウォール21側を上方(天部側)とし、基板11側を下方(底部側)とする。なお、添付の図面では、半導体基板ないしその部材の構造を簡略化して図示しており、必要に応じて必要な形態として解釈すればよい。
[実施例1・比較例1]
以下の表1に示す各試験No.の成分および組成(質量%)としたエッチング液(試験液)を調液した。
<電気化学測定:電位差>
第1基板:単結晶<100>シリコン基板のベアウエハに、イオン注入により、ホウ素をドーズ量:3×1014atom/cm、注入エネルギー210keVでドーピングした。
第2基板:単結晶<100>シリコン基板のベアウエハに、イオン注入により、ホウ素をドーズ量:3×1014atom/cm、注入エネルギー210keVでドーピングした後、さらに、イオン注入により、ヒ素をドーズ量:5×1015atom/cm、注入エネルギー210keVでドーピングした。
評価試験は、ポテンシオスタット(Princeton Applied Research社、VersaSTAT3(商品名))により各基板の電位を測定し、第1基板と第2基板の電位差を求めた。測定温度は25℃とした。測定に使用する電解液は表1に示したエッチング液を用いた。ポテンシオスタットの対極は白金であり、基準電極は銀/塩化銀電極である。
<エッチング試験>
上記実施形態で説明した製造方法により作製した前記図1(工程a)に示したパターンを用意した。
基板には単結晶<100>シリコン基板を用い、チャネルドープ層をドーズ量3×1014atom/cm、注入エネルギー210keVでホウ素をイオン注入して形成した。さらにエクステンション層を形成するよう、ドーズ量1.0×1015atom/cm、注入エネルギー3keVでヒ素をイオン注入した。
サイドウォールには窒化シリコン膜を用い、ダミー膜にはSiO膜を用いた。
上述のようなダミー膜とサイドウォールが形成された基板を、枚葉式装置(SPS−Europe B.V.社製、POLOS(商品名)))にて下記の条件でエッチングした。
(エッチング条件)
・薬液温度:25℃
・吐出量:2L/min.
・ウエハ回転数500rpm
エッチング後、水にてリンスを行い、乾燥させた。
(温度T(wafer)の測定法)
上記の薬液温度は下記のようにして測定した。株式会社堀場製作所製の放射温度計IT−550Fを枚葉式装置内のウェハ上30cmの高さに固定した。ウェハ中心から2cm外側のウェハ表面上に温度計を向け、薬液を流しながら温度を計測した。温度は、放射温度計からデジタル出力し、パソコンで記録した。なお、測定の時機についてエッチング処理の初期の温度が上昇過程にあり低くなることから、十分に安定した後の10秒間の温度を平均した値をウエハ上の温度とした。
<評価方法>
評価は、チャネルドープ層上のSiO膜の除去性とエクステンション層のボイドの有無について行った。いずれの評価も、TEMによりエクステンション層の断面観察を行い、目視により行った。なお、除去率は処理前後でのエクステンション層の面積の比率により評価した。
(SiO膜除去性)
SiO膜の除去性の評価は、下記のように区分して行った。
A:除去率が100%の場合
B:除去率が80%以上100%未満の場合
C:除去率が50%以上80%未満の場合
D:除去率が50%未満の場合
(ボイド有無)
ボイドの評価は、エクステンション層にボイドが発生しているか、否かで判定し、ボイドが発生している場合には有と表し、ボイドが発生していない場合には無と表した。
(pHの測定)
表中のpHは、エッチング液を、室温(25℃)においてHORIBA社製、F−51(商品名)で測定した値である。
Figure 2014057039
上記の結果のとおり、本発明の製造方法およびエッチング液によれば、p型不純物層(ホウ素)とn型不純物層(ヒ素)を有するシリコン層からなる下地層に対して、その下地層を過度にエッチングすることなく、SiO層からなる被エッチング層を選択的にエッチングすることができた。これにより、ダミーゲートおよびダミー膜を除去して、ゲート絶縁膜およびゲート電極を形成する工程を有するMISトランジスタの製造プロセスにおいて、特にダミー膜の除去工程に本発明の方法を適用することが非常に有効であり、優れた効果を示すことが分かる。
また、基板の状態の違いによらず良好な性能が得られており、本発明によれば、基板依存性の小さい効率的かつ汎用的な工程処理が可能であることが分かる。
[実施例2・比較例2]
下地層としてのシリコン層に炭素もしくはゲルマニウムを含んでいる半導体基板を準備した以外、実施例1と同様にして各項目の評価を行った。その結果、本発明のエッチング液および製造方法によれば、実施例1と同様に優れた効果を奏することを確認した。
[実施例3・比較例3]
前述の水とフッ酸化合物とアニオン性化合物を含有するエッチング液に下記に示す成分および組成(質量%)の消泡剤を添加して、エッチング液(試験液)を調液した。下記添加量は最終薬液中に含まれる成分濃度を示した。
<消泡剤>
D1:サーフィノール440 添加量0.01質量%(Air Products社製,アセチレンアルコール)
D2:サーフィノールDF110D 添加量0.01質量%(Air Products社製,アセチレンアルコール)
D3:エチレングリコール 添加量50質量%
D4:エチレングリコールモノメチルエーテル 添加量50質量%
D5:エチレングリコールモノブチルエーテル 添加量50質量%
D6:プロピレングリコールモノメチルエーテル 添加量50質量%
<泡消失性試験>
泡消失性試験は、試験液5mLを内径約15mm、長さ約200mmの共栓試験管に入れ、3分間激しく振り混ぜ、生じた泡がほとんど消失するまでの時間を測定した。時間の測定にはストップォッチを用いた。
泡消失性試験の結果、表1の101〜104の薬液にて消泡剤D1〜D6のいずれを用いたものも、5秒以内に泡が消失した。一方、消泡剤を含まない水とフッ酸化合物とアニオン性化合物を含有するエッチング液の場合には、5秒以上の泡立ちが確認された。101〜104の薬液どの薬液でも結果は同様であった。
また、溶剤を含んだ薬液では各膜の腐食電流を抑制することができていた。測定条件は上記電気化学測定と同じである。101〜104の薬液どの薬液でも結果は同様であった。
[実施例4]
下表2のように薬液を変更した以外実施例1と同様にエッチング試験を行った。ただし、試験No.101A〜104A、108Aについては、表1の101〜104、108と同じ処方の薬液を用いたことを意味する。
本実施例4については、下記の泡消失性試験を追加した。その他の試験は実施例1と同様である。
<泡消失性試験>
泡消失性試験は、試験液5mLを内径約15mm、長さ約200mmの共栓試験管に入れ、3分間激しく振り混ぜ、生じた泡がほとんど消失するまでの時間を測定した。時間の測定にはストップォッチを用いた。
A:30秒未満の場合
B:30秒以上2分未満の場合
C:2分以上の場合
Figure 2014057039
TMAH:テトラメチルアンモニウム水酸化物
上記の結果より、アニオン性化合物の構造及び含有率を好適化することで、良好なエッチング性を維持して、高い消泡効果が得られることが分かる。なお、薬液の泡立ちを抑えることで、装置の運転誤動作などを防ぐことができる。
40Lの薬液を循環して使用した場合、No.406の薬液(アニオン性化合物濃度:22質量%)は12inchウエハを1000枚処理した後の性能が変わらなかった。これ対して、No.108の薬液(アニオン性化合物濃度:0.3質量%)では電位差にわずかな上昇が見られた(0.05V→0.10V)。この結果から、No.108の薬液よりよりNo.406の薬液の方が寿命が長いことが分かる。
11 シリコン基板
12 ウエル
13 チャネルドープ層
14 ダミー膜
15,16 エクステンション層
17,18 ハロ層
19 ソース
20 ドレイン
21 サイドウォール
22 層間絶縁膜
v ボイド(窪み)

Claims (20)

  1. それぞれ異なる不純物を含む不純物含有シリコン層2種以上と酸化シリコンの層とを有する半導体基板にエッチング液を適用して、前記酸化シリコンの層を選択的にエッチングする半導体基板製品の製造方法であって、前記エッチング液が水とフッ酸化合物とアニオン性化合物とを含有する半導体基板製品の製造方法。
  2. 前記エッチング液のフッ酸化合物の濃度が0.01質量%以上10質量%以下である請求項1に記載の半導体基板製品の製造方法。
  3. 前記エッチング液のアニオン性化合物の濃度が0.00001質量%以上85質量%以下である請求項1または2に記載の半導体基板製品の製造方法。
  4. 前記アニオン性化合物が下記式(1)〜(3)のいずれかで表される化合物からなる請求項1〜3のいずれか1項に記載の半導体基板製品の製造方法。
    Figure 2014057039
    〔式中、R〜Rはそれぞれアルキル基またはアルケニル基を表す。Arは芳香族環を表す。Acは−SOMもしくは−COOMを表す。Mは水素原子またはカチオンを表す。nは1〜3の整数を表す。mは0〜3の整数を表す。hは1〜3の整数を表す。jは0または1、kは0または1を表し、このときj+kは1または2となる。〕
  5. 前記式(2)が下記式(2−1)もしくは式(2−2)で表される請求項4に記載の半導体基板製品の製造方法。
    Figure 2014057039
    (R、Ac、m、nは式(2)と同義である。)
  6. 前記アニオン性化合物の量が以下の範囲で調整された請求項4または5に記載の半導体基板製品の製造方法。
    式(1)でRの炭素数が1〜2のとき:40質量%以上85質量%以下
    式(1)でRの炭素数が3〜5のとき:20質量%以上85質量%以下
    式(1)でRの炭素数が6以上のとき:0.1ppm(質量基準)以上1質量%以下
    式(2−1)でRの合計炭素数が0〜2のとき:5質量%以上70質量%以下
    式(2−1)でRの合計炭素数が3〜4のとき:1質量%以上60質量%以下
    式(2−1)でRの合計炭素数が5以上のとき:0.1ppm(質量基準)以上1質量%以下
    式(2−2)でRの合計炭素数が0〜2のとき:0.5質量%以上20質量%以下
    式(2−2)でRの合計炭素数が3以上のとき:0.1ppm(質量基準)以上1質量%以下
  7. 前記アニオン性化合物がアルキルベンゼンスルホン酸、アルキルナフタレンスルホン酸、アルキルジフェニルエーテルジスルホン酸もしくはそれらの塩である請求項1〜6のいずれか1項に記載の半導体基板製品の製造方法。
  8. 前記不純物含有シリコン層が前記酸化シリコンの層の下地を構成する請求項1〜7のいずれか1項に記載の半導体基板製品の製造方法。
  9. 前記不純物含有層の少なくとも2種が、n型半導体の層とp型半導体の層とを含む請求項1〜8のいずれか1項に記載の半導体基板製品の製造方法。
  10. 前記不純物含有シリコン層が、エッチング処理時に、エッチング液と接触する位置に配設されている請求項1〜9のいずれか1項に記載の半導体基板製品の製造方法。
  11. 前記不純物含有シリコン層の不純物として少なくともホウ素を含む請求項1〜10のいずれか1項に記載の半導体基板製品の製造方法。
  12. 前記不純物含有シリコン層の不純物として少なくともリンもしくはヒ素を含む請求項1〜11のいずれか1項に記載の半導体基板製品の製造方法。
  13. それぞれ異なる不純物を含む不純物含有シリコン層2種以上と酸化シリコンの層とを有する半導体基板にエッチング液を適用して、前記酸化シリコンの層を選択的にエッチングするエッチング液であって、水とフッ酸化合物とアニオン性化合物とを含有するエッチング液。
  14. 前記フッ酸化合物の濃度が0.01質量%以上10質量%以下である請求項13に記載のエッチング液。
  15. 前記アニオン性化合物の濃度が0.00001質量%以上85質量%以下である請求項13または14に記載のエッチング液。
  16. 前記アニオン性化合物が下記式(1)〜(3)のいずれかで表される化合物からなる請求項13〜15のいずれか1項に記載のエッチング液。
    Figure 2014057039
    〔式中、R〜Rはそれぞれアルキル基またはアルケニル基を表す。Arは芳香族環を表す。Acは−SOMもしくは−COOMを表す。Mは水素原子またはカチオンを表す。nは1〜3の整数を表す。mは0〜3の整数を表す。hは1〜3の整数を表す。jは0または1、kは0または1を表し、このときj+kは1または2となる。〕
  17. 前記式(2)が下記式(2−1)もしくは式(2−2)で表される請求項16に記載のエッチング液。
    Figure 2014057039
    (R、Ac、m、nは式(2)と同義である。)
  18. アニオン性化合物の量が以下の範囲で調整された請求項16または17に記載のエッチング液。
    式(1)でRの炭素数が1〜2のとき:40質量%以上85質量%以下
    式(1)でRの炭素数が3〜5のとき:20質量%以上85質量%以下
    式(1)でRの炭素数が6以上のとき:0.1ppm(質量基準)以上1質量%以下
    式(2−1)でRの合計炭素数が0〜2のとき:5質量%以上70質量%以下
    式(2−1)でRの合計炭素数が3〜4のとき:1質量%以上60質量%以下
    式(2−1)でRの合計炭素数が5以上のとき:0.1ppm(質量基準)以上1質量%以下
    式(2−2)でRの合計炭素数が0〜2のとき:0.5質量%以上20質量%以下
    式(2−2)でRの合計炭素数が3以上のとき:0.1ppm(質量基準)以上1質量%以下
  19. シリコンの層に不純物をドーピングしてなるp型不純物層およびn型不純物層と、酸化シリコンの層とを表面に露出しうる状態で有するシリコン基板を準備する工程と、水とフッ酸化合物とアニオン性化合物とを含有するエッチング液を準備する工程と、前記シリコン基板に前記エッチング液を適用して、前記酸化シリコンの層を選択的にエッチングする工程とを含む半導体基板製品の製造方法。
  20. 請求項1〜12および19のいずれかで規定される工程を経て半導体基板製品を製造し、これを用いて半導体素子とする半導体素子の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015201630A (ja) * 2014-03-29 2015-11-12 フアインポリマーズ株式会社 電子部品用処理液および電子部品の製造方法
WO2018061670A1 (ja) * 2016-09-29 2018-04-05 富士フイルム株式会社 処理液、および積層体の処理方法
WO2018061582A1 (ja) * 2016-09-29 2018-04-05 富士フイルム株式会社 処理液および積層体の処理方法
WO2021054021A1 (ja) * 2019-09-20 2021-03-25 株式会社Screenホールディングス 基板処理方法、基板処理装置および基板処理液
WO2023153203A1 (ja) * 2022-02-08 2023-08-17 東京エレクトロン株式会社 基板処理方法および基板処理装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879076B2 (en) * 2017-08-25 2020-12-29 Versum Materials Us, Llc Etching solution for selectively removing silicon-germanium alloy from a silicon-germanium/silicon stack during manufacture of a semiconductor device
KR102548824B1 (ko) * 2020-04-07 2023-06-27 세메스 주식회사 기판 처리 방법 및 기판 처리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63283028A (ja) * 1986-09-29 1988-11-18 Hashimoto Kasei Kogyo Kk 微細加工表面処理剤
JPH0969578A (ja) * 1995-08-31 1997-03-11 Sharp Corp 半導体装置の製造方法
JP2006278983A (ja) * 2005-03-30 2006-10-12 Daikin Ind Ltd 高誘電率材料膜除去用エッチング液
JP2008541447A (ja) * 2005-05-13 2008-11-20 サッチェム,インコーポレイテッド 酸化物の選択的な湿式エッチング
JP2010509777A (ja) * 2006-11-07 2010-03-25 アドバンスド テクノロジー マテリアルズ,インコーポレイテッド メモリデバイス構造の洗浄製剤

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2529865C2 (de) * 1975-07-04 1983-10-06 Ibm Deutschland Gmbh, 7000 Stuttgart Wäßrige Ätzlösung zum selektiven Ätzen von Siliciumdioxidschichten auf Halbleiterkörpern
JPS6046913A (ja) * 1983-08-24 1985-03-14 Matsushita Electric Ind Co Ltd 二酸化硅素薄膜の微細加工法
JPH08195369A (ja) * 1995-01-13 1996-07-30 Daikin Ind Ltd 基板の洗浄方法
CN1332451C (zh) * 2001-09-12 2007-08-15 日本电气株式会社 半导体器件及其制造方法
JP3651802B2 (ja) * 2002-09-12 2005-05-25 株式会社東芝 半導体装置の製造方法
EP2342738A4 (en) * 2008-10-02 2013-04-17 Advanced Tech Materials USE OF TENSID / DETOINT MIXTURES FOR INCREASED METAL LOADING AND SURFACE PASSIVATION OF SILICON SUBSTRATES
KR101861713B1 (ko) * 2010-08-20 2018-05-29 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 트랜지스터의 제조 방법
US8465662B2 (en) * 2010-09-21 2013-06-18 Techno Semichem Co., Ltd. Composition for wet etching of silicon dioxide
US8669617B2 (en) * 2010-12-23 2014-03-11 Intel Corporation Multi-gate transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63283028A (ja) * 1986-09-29 1988-11-18 Hashimoto Kasei Kogyo Kk 微細加工表面処理剤
JPH0969578A (ja) * 1995-08-31 1997-03-11 Sharp Corp 半導体装置の製造方法
JP2006278983A (ja) * 2005-03-30 2006-10-12 Daikin Ind Ltd 高誘電率材料膜除去用エッチング液
JP2008541447A (ja) * 2005-05-13 2008-11-20 サッチェム,インコーポレイテッド 酸化物の選択的な湿式エッチング
JP2010509777A (ja) * 2006-11-07 2010-03-25 アドバンスド テクノロジー マテリアルズ,インコーポレイテッド メモリデバイス構造の洗浄製剤

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015201630A (ja) * 2014-03-29 2015-11-12 フアインポリマーズ株式会社 電子部品用処理液および電子部品の製造方法
WO2018061670A1 (ja) * 2016-09-29 2018-04-05 富士フイルム株式会社 処理液、および積層体の処理方法
WO2018061582A1 (ja) * 2016-09-29 2018-04-05 富士フイルム株式会社 処理液および積層体の処理方法
KR20190041492A (ko) * 2016-09-29 2019-04-22 후지필름 가부시키가이샤 처리액 및 적층체의 처리 방법
JPWO2018061582A1 (ja) * 2016-09-29 2019-06-24 富士フイルム株式会社 処理液および積層体の処理方法
JPWO2018061670A1 (ja) * 2016-09-29 2019-06-24 富士フイルム株式会社 処理液、および積層体の処理方法
KR102160019B1 (ko) * 2016-09-29 2020-09-28 후지필름 가부시키가이샤 처리액 및 적층체의 처리 방법
WO2021054021A1 (ja) * 2019-09-20 2021-03-25 株式会社Screenホールディングス 基板処理方法、基板処理装置および基板処理液
WO2023153203A1 (ja) * 2022-02-08 2023-08-17 東京エレクトロン株式会社 基板処理方法および基板処理装置

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