CN102832226B - 主动元件阵列基板及其制造方法 - Google Patents

主动元件阵列基板及其制造方法 Download PDF

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Abstract

一种主动元件阵列基板及其制造方法，该主动元件阵列基板包含软质基板、栅极、介电层、通道层、源极、漏极与像素电极。软质基板上定义有晶体管区与透光区。晶体管区与透光区相毗邻。栅极位于晶体管区的软质基板上。介电层覆盖栅极与软质基板。位于栅极上方的部分介电层具有第一厚度。位于透光区的软质基板上的部分介电层具有第二厚度。第二厚度小于第一厚度。通道层、源极与漏极均位于晶体管区的介电层上。通道层位于栅极的上方。源极与漏极位于通道层两侧且分别电性连接通道层。像素电极位于透光区的介电层上。此像素电极电性连接漏极。

Description

主动元件阵列基板及其制造方法
技术领域
本发明是有关于一种主动元件阵列基板及其制造方法。
背景技术
电泳显示器(Electro-PhoreticDisplay；EPD)最初发展于1970年代，其特色是包含带电荷的小球。此球的一面是白色，另一面则是黑色。当电场改变时，球会上下转动，而呈现不同颜色。第二代的电泳显示器是发展于1990年代，其特色是以微胶囊代替传统的小球，并且在胶囊内填充彩色的油(oil)与带电荷的白色颗粒。经由外在电场的控制使白色颗粒往上或是往下移动，其中当白色颗粒往上(接近阅读者方向时)则显示出白色，当白色颗粒往下时(远离读者方向时)则显示出油的颜色。
一般来说，电泳显示器大多是以玻璃作为其主动元件阵列基板的材质。虽然这种电泳显示器具有较佳的硬度，但重量偏重不易携带，且不耐碰撞容易发生碎裂的问题。
近来，业界推出了以塑料材料作为主动元件阵列基板材质的电泳显示器，这种电泳显示器本身具有一定程度的可挠性，因此可用来取代传统的纸张或广告广告牌。由于主动元件阵列基板的材质为塑料，因此为了方便制程进行，制造者需要将主动元件阵列基板固定在玻璃载板上以适用于现有的机台。然而，由于塑料的热膨胀系数与玻璃载板的热膨胀系数，甚至与主动元件阵列基板上的无机介电层(例如：栅介电层、保护层)的热膨胀系数都相差甚大，因此在热工艺时容易造成主动元件阵列基板与玻璃载板内的应力累积，使得主动元件阵列基板与玻璃载板变形而导致撞片或机台吸附不良等情事。
发明内容
本发明的一技术态样是在提供一种主动元件阵列基板，其透光区的介电层的厚度较薄，因此，能够在提供足够保护的前提下，降低工艺中主动元件阵列基板与玻璃载板的变形量。
根据本发明一实施方式，一种主动元件阵列基板包含软质基板、栅极、介电层、通道层、源极、漏极与像素电极。软质基板上定义有晶体管区与透光区。晶体管区与透光区相毗邻。栅极位于晶体管区的软质基板上。介电层覆盖栅极与软质基板。位于栅极上方的部分介电层具有第一厚度。位于透光区的软质基板上的部分介电层具有第二厚度。第二厚度小于第一厚度。通道层、源极与漏极均位于晶体管区的介电层上。通道层位于栅极的上方。源极与漏极位于通道层两侧且分别电性连接通道层。像素电极位于透光区的介电层上。此像素电极电性连接漏极。
在本发明一或多个实施方式中，上述的软质基板的材质包含塑料。
在本发明一或多个实施方式中，上述的软质基板的材质包含聚酰亚胺(Polyimide；PI)、聚对苯二甲酸乙二酯(Polyethyleneterephthalate；PET)、聚2，6-萘二酸乙二醇酯(PolyethyleneNaphthalate；PEN)或上述的任意组合。
在本发明一或多个实施方式中，上述的介电层的材质包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。
在本发明一或多个实施方式中，上述的主动元件阵列基板更包含储存电容。上述的储存电容位于软质基板上，且此储存电容包含下电极、电容介电层与上电极。
在本发明一或多个实施方式中，上述的电容介电层为介电层的一部分。
在本发明一或多个实施方式中，上述的主动元件阵列基板更包含连接垫。上述的连接垫位于软质基板上，且此连接垫包含下层连接垫与上层连接垫。
在本发明一或多个实施方式中，上述的通道层的材质包含非晶硅、复晶硅、氧化物半导体或上述的任意组合。
在本发明一或多个实施方式中，上述的主动元件阵列基板更包含保护层。此保护层覆盖通道层、源极与漏极。
在本发明一或多个实施方式中，上述的像素电极的材质包含铟锡氧化物、铟锌氧化物、铝锌氧化物或上述的任意组合。
在本发明一或多个实施方式中，上述的主动元件阵列基板更包含金属氧化物介电层。此金属氧化物介电层位于介电层及软质基板之间。
在本发明一或多个实施方式中，上述的金属氧化物介电层更位于软质基板与栅极之间。
在本发明一或多个实施方式中，上述的金属氧化物介电层更位于介电层与栅极之间。
在本发明一或多个实施方式中，上述的金属氧化物介电层的材质包含铟氧化物、锌氧化物、镓氧化物或上述的任意组合。
本发明的另一技术态样是在提供上述的主动元件阵列基板的制造方法。
根据本发明一实施方式，一种主动元件阵列基板的制造方法，包含下列步骤(应了解到，在本实施方式中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行)：
(1)提供软质基板，此软质基板上定义有晶体管区与透光区。
(2)于软质基板的晶体管区上形成栅极。
(3)依序形成介电层与半导体层，此介电层与半导体层覆盖栅极与软质基板。
(4)去除部分半导体层，以于栅极上方形成通道层，并一并去除位于透光区的介电层的部份厚度，使位于栅极上方的部分介电层具有第一厚度，位于透光区的软质基板上的部分介电层具有第二厚度，其中第二厚度小于第一厚度。
(5)于通道层的两侧分别形成源极与漏极，且分别电性连接通道层。
(6)形成保护层，此保护层覆盖通道层、源极、漏极与介电层。
(7)于保护层中形成晶体管接触孔，以分别暴露出漏极，并同时去除位于透光区的保护层，以暴露出位于透光区的介电层。
(8)在位于透光区的介电层上形成像素电极，此像素电极透过晶体管接触孔电性连接漏极。
在本发明一或多个实施方式中，上述的软质基板的材质包含塑料。
在本发明一或多个实施方式中，上述的软质基板的材质包含聚酰亚胺(Polyimide；PI)、聚对苯二甲酸乙二酯(Polyethyleneterephthalate；PET)、聚2，6-萘二酸乙二醇酯(PolyethyleneNaphthalate；PEN)或上述的任意组合。
在本发明一或多个实施方式中，上述的介电层的材质包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。
在本发明一或多个实施方式中，上述的步骤(2)更包含：
(2.1)形成下电极于软质基板上。
在本发明一或多个实施方式中，上述的步骤(4)包含：
(4.1)形成光刻胶层，覆盖半导体层。
(4.2)以半色调光罩工艺，使光刻胶层图案化，形成图案化光刻胶层。
(4.3)以图案化光刻胶层为掩膜，去除透光区暴露的半导体层，同时去除下电极上方的部分光刻胶层。
(4.4)以剩下的图案化光刻胶层为掩膜，去除透光区的部分介电层，使透光区的介电层具有第二厚度，同时去除下电极上的部分半导体层。
在本发明一或多个实施方式中，上述的步骤(5)更包含：
(5.1)形成上电极于介电层上，且位于下电极的上方。
在本发明一或多个实施方式中，上述的步骤(2)更包含：
(2.2)形成下层连接垫于软质基板上。
在本发明一或多个实施方式中，上述的步骤(8)更包含：
(8.1)形成上层连接垫于下层连接垫上。
根据本发明另一实施方式，一种主动元件阵列基板的制造方法，包含下列步骤(应了解到，在本实施方式中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行)：
(a)提供软质基板，软质基板上定义有晶体管区与透光区。
(b)于软质基板的晶体管区上形成栅极。
(c)形成介电层，覆盖栅极与软质基板。
(d)于介电层上形成通道层、源极与漏极，源极与漏极分别形成于通道层的两侧，且分别电性连接通道层。
(e)形成保护层，保护层覆盖通道层、源极、漏极与介电层。
(f)于保护层中形成晶体管接触孔，以分别暴露出漏极，并同时去除位于透光区的保护层，以及透光区的介电层，使位于栅极上方的部分介电层具有第一厚度，位于透光区的软质基板上的部分介电层具有第二厚度，其中第二厚度小于第一厚度。
(g)在位于透光区的介电层上形成像素电极，此像素电极透过晶体管接触孔电性连接漏极。
在本发明一或多个实施方式中，上述的主动元件阵列基板的制造方法更包含：
(h)在形成栅极后，并在形成介电层前，形成金属氧化物介电层覆盖栅极及软质基板，使得在形成介电层后，金属氧化物介电层位于栅极和软质基板以及介电层之间。
在本发明一或多个实施方式中，上述的金属氧化物介电层的材质包含铟氧化物、锌氧化物、镓氧化物或上述的任意组合。
在本发明一或多个实施方式中，上述的主动元件阵列基板的制造方法更包含：
(i)在形成栅极前，形成金属氧化物介电层覆盖软质基板，使得在形成栅极后，金属氧化物介电层位于栅极与软质基板之间。
在本发明一或多个实施方式中，上述的步骤(b)包含：
(b1)形成第一导电层覆盖金属氧化物介电层；
(b2)去除位于透光区的第一导电层，并一并去除位于透光区的金属氧化物介电层的部份厚度；以及
(b3)去除部分位于晶体管区的第一导电层，以形成栅极。
在本发明一或多个实施方式中，上述的金属氧化物介电层的材质包含铟氧化物、锌氧化物、镓氧化物或上述的任意组合。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1～9绘示依照本发明一实施方式的主动元件阵列基板的制造流程剖面图。
图10～20绘示依照本发明二实施方式的主动元件阵列基板的制造流程剖面图。
图21～31绘示依照本发明三实施方式的主动元件阵列基板的制造流程剖面图。
图32～45绘示依照本发明四实施方式的主动元件阵列基板的制造流程剖面图。
图46绘示依照本发明一、二、三及四实施方式的主动元件阵列基板的俯视示意图。
其中，附图标记：
110：软质基板
112：晶体管区
113：透光区
114：电容区
116：连接垫区
120：第一导电层
122：栅极
124：下电极
126：下层连接垫
130：介电层
135：金属氧化物介电层
140：半导体层
142：通道层
150：欧姆接触层
152：源极欧姆接触层
154：漏极欧姆接触层
161：厚光刻胶层
162：厚光刻胶层
163：薄光刻胶层
164：薄光刻胶层
166：晶体管蚀刻孔
167：电容蚀刻孔
168：连接垫蚀刻孔
172：源极
174：漏极
176：上电极
180：保护层
182：晶体管接触孔
184：电容接触孔
186：连接垫接触孔
192：像素电极
194：上层连接垫
T1：第一厚度
T2：第二厚度
T3：第三厚度
T4：第四厚度
S：箭头
I-I：区域
II-II：区域
III-III：区域
I：线段
II：线段
III：线段
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些习知惯用的结构与元件在图式中将以简单示意的方式绘示之。
第一实施方式
图1～9绘示依照本发明第一实施方式的主动元件阵列基板的制造流程剖面图。图46绘示依照本发明第一、第二、第三及第四实施方式的主动元件阵列基板的俯视示意图。在图1～9中，I-I区域绘示沿图46的线段I的剖面，II-II区域绘示沿图46的线段II的剖面，III-III区域绘示沿图46的线段III的剖面。本发明的主动元件阵列基板的俯视设计仅用以说明，并不限于上述的图式，该领域通常知识者可依照需求适当变化设计。
请先参照图1。如图所示，制造者在此时可先提供软质基板110，此软质基板110较佳是具有可挠性(flexible)，使后续制作完成的显示面板也具有可挠性。此软质基板110上可预先定义有相毗邻的晶体管区112、透光区113、电容区114与连接垫区116。在本发明一或多个实施方式中，为了方便后续工艺操作，制造者可先将软质基板110设置于玻璃载板上进行工艺，待主动元件阵列基板制造完成后，再将软质基板110从玻璃载板上剥离取下。在本实施方式中，上述的软质基板110的材质可包含塑料，例如：聚酰亚胺(Polyimide；PI)、聚对苯二甲酸乙二酯(Polyethyleneterephthalate；PET)、聚2，6-萘二酸乙二醇酯(PolyethyleneNaphthalate；PEN)或上述的任意组合，或者是其它共聚物塑料材料。应了解到，以上所举的软质基板110的材质均仅为例示，并非用以限制本发明，本发明所属技术领域中具有通常知识者，应视实际需要，弹性选择软质基板110的材质。
接着，制造者可在软质基板110上形成一图案化第一导电层，例如是先形成一第一导电层，随之以微影与蚀刻工艺图案化此第一导电层，藉此在软质基板110上形成图案化第一导电层，至少包括晶体管区112上形成栅极122，并且图案化第一导电层更包括连接栅极122的栅极线，以及在软质基板110的电容区114与连接垫区116上分别形成下电极124与下层连接垫126。在本实施方式中，第一导电层(也即，栅极122、下电极124与下层连接垫126)的材质可包含钛、钼、铬、铱、铝、铜、银、金等上述的任意组合或合金，其形成方法可为物理气相沉积法，如溅镀法，或是化学气相沉积法，而图案化第一导电层的方法则可为微影及蚀刻法。
接着请参照图2。如图所示，制造者在此时可依序形成介电层130、半导体层140与欧姆接触层150。上述的介电层130、半导体层140与欧姆接触层150覆盖栅极122、下电极124、下层连接垫126与软质基板110。上述的介电层130的材质可包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。上述的半导体层140的材质可包含非晶硅、复晶硅、氧化物半导体(oxidesemiconductor)或上述的任意组合。上述的欧姆接触层150的材质可包含N型掺杂非晶硅或P型掺杂非晶硅等。
然后，制造者可在欧姆接触层150上形成光刻胶层，此光刻胶层覆盖欧姆接触层150以及位于欧姆接触层150下的半导体层140。接着，制造者可以半色调光罩工艺，使光刻胶层图案化，以形成图案化光刻胶层。上述的图案化光刻胶层可包含厚光刻胶层162与薄光刻胶层164。厚光刻胶层162位于软质基板110的晶体管区112上方，薄光刻胶层164分别位于软质基板110的电容区114与连接垫区116上方。至于软质基板110的透光区113上方则是没有光刻胶层保护。
接着请参照图3。如图所示，制造者在此时可以图案化光刻胶层(包含厚光刻胶层162与薄光刻胶层164)为掩膜，去除透光区113上方暴露的半导体层140与欧姆接触层150，并一并去除透光区113上方暴露的介电层130的部份厚度。在本实施方式中，去除半导体层140、欧姆接触层150与介电层130的具体方式例如可为干式蚀刻或湿式蚀刻。
接着请参照图4，如图所示，制造者在此时可去除下电极124与下层连接垫126上方的部分光刻胶层。更具体地说，制造者在此时可去除薄光刻胶层164，并同时减薄厚光刻胶层162。在本实施方式中，去除薄光刻胶层164以及减薄厚光刻胶层162的方法可为灰化(ashing)。
接着请参照图5。如图所示，制造者在此时可以剩下的图案化光刻胶层(也即，减薄后的厚光刻胶层162)为掩膜，去除透光区113的部分介电层130，使透光区113的介电层130具有第二厚度T2，并同时去除下电极124与下层连接垫126上方的部分半导体层140与欧姆接触层150。在本实施方式中，去除半导体层140、欧姆接触层150与介电层130的具体方式例如可为干式蚀刻或湿式蚀刻。此外，在本步骤完成后，制造者可以剥离液(sttrper)去除剩下的的图案化光刻胶层(也即，减薄后的厚光刻胶层162)。
在本实施方式中，透光区113上方的介电层130系采两阶段蚀刻。在图3所绘示的第一阶段中，透光区113上方的介电层130会被初步减薄。而在图5所绘示的第二阶段中，由于蚀刻半导体层140与欧姆接触层150时也会蚀刻到透光区113上方的介电层130，因此透光区113上方的介电层130还会被进一步地减薄至第二厚度T2。
应了解到，虽然本实施方式为减少光掩膜的使用数量而在图2～5的工艺中使用半色调光掩膜工艺，但此并不限制本发明，本领域技术人员也可依实际需要，使用一道光掩膜工艺来去除透光区113的部分介电层130，并使用另一道光掩膜工艺来去除下电极124与下层连接垫126上方的部分半导体层140与欧姆接触层150。
在图5的工艺后，栅极122上方将形成由半导体层140所构成的通道层142，且位于栅极122上方的部分介电层130具有第一厚度T1，位于透光区113的软质基板110上的部分介电层130具有第二厚度T2。此第二厚度T2小于第一厚度T1，此第二厚度T2相对于第一厚度T1的比例介于0.05～0.95之间，且较佳是介于0.1～0.8之间，且更佳是介于0.3～0.6之间。此外，由于在图4中，灰化厚光刻胶层162与薄光刻胶层164将无可避免地造成厚光刻胶层162内缩(如箭头S所示)，因此后续蚀刻工艺将会伤到晶体管区112边缘上方的介电层130，使得晶体管区112边缘上方的介电层130具有第三厚度T3，此第三厚度T3小于晶体管区112中央上方的介电层130的厚度(例如：第一厚度T1)。此外，若软质基板110上具有金属氧化物介电层，此金属氧化物介电层也可能被后续蚀刻工艺伤到，使得金属氧化物介电层的厚度有所不同。
接着请参照图6。如图所示，制造者在此时可于通道层142的两侧分别形成源极172与漏极174，并可于介电层130上形成连接源极172的数据线以及上电极176，此上电极176位于下电极124的上方。上述的源极172与漏极174分别电性连接通道层142。具体而言，制造者在此时可先在软质基板110上方形成第二导电层，此第二导电层全面覆盖软质基板110上所有的结构。接着，制造者可图案化此第二导电层，借此于通道层142的两侧分别形成源极172与漏极174，并于下电极124上方的介电层130上形成上电极176。在图案化第二导电层的过程中，制造者可选择一并向下蚀刻源极172与漏极174之间的欧姆接触层150，使得欧姆接触层150断开而构成源极欧姆接触层152与漏极欧姆接触层154。上述实施例是以源极172与漏极174覆盖部分通道层142为例进行说明，在一变化实施例中，通道层142也可覆盖部份源极172与漏极174，仅需调整工艺顺序，并使用两道光掩膜分别定义其图案，此为本领域通常知识者所熟知，因此不再赘述。
在本实施方式中，第二导电层(也即，源极172、漏极174与上电极176)的材质可包含钛、钼、铬、铱、铝、铜、银、金等上述的任意组合或合金，其形成方法可为物理气相沉积法，如溅镀法，或是化学气相沉积法，而图案化第二导电层的方法则可为微影及蚀刻法。
在图6的工艺后，栅极122、栅极122上的介电层130(也即，栅介电层)、通道层142、源极欧姆接触层152、漏极欧姆接触层154、源极172与漏极174将构成薄膜晶体管，而下电极124、下电极124上的介电层130(也即，电容介电层)与上电极176将构成储存电容。应了解到，虽然本实施方式所揭露的源极172与漏极174均堆栈于通道层142上方，但本领域技术人员也可视实际情况调整薄膜晶体管的实施态样，例如在本发明部分实施方式中，通道层也可堆栈于源极与漏极上方而构成薄膜晶体管。
接着请参照图7。如图所示，制造者在此时可形成保护层180，此保护层180覆盖源极172、通道层142、漏极174、介电层130与上电极176。在本实施方式中，上述的保护层180的材质可包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。
接着请参照图8。如图所示，制造者在此时可于保护层180中形成晶体管接触孔182、电容接触孔184与连接垫接触孔186，以分别暴露出漏极174、上电极176与下层连接垫126，并同时去除位于透光区113的保护层180，以暴露出位于透光区113的介电层130。在本实施方式中，形成晶体管接触孔182、电容接触孔184与连接垫接触孔186并去除位于透光区113的保护层180的方法可为微影及蚀刻法。
接着请参照图9。如图所示，制造者在此时可在位于透光区113的介电层130上形成像素电极192。此像素电极192可分别透过晶体管接触孔182与电容接触孔184电性连接漏极174与上电极176。在此同时，制造者也可以在下层连接垫126上形成上层连接垫194。具体而言，制造者在此时可先在软质基板110上方形成透明导电层，此透明导电层全面覆盖软质基板110上所有的结构。接着，制造者可图案化此透明导电层，借此形成像素电极192与上层连接垫194。在本实施方式中，上述的透明导电层(也即，像素电极192与上层连接垫194)的材质可包含铟锡氧化物、铟锌氧化物、铝锌氧化物或上述的任意组合。在图9的工艺后，下层连接垫126与上层连接垫194将构成连接垫，此连接垫位于软质基板110的连接垫区116上，用以连接外部电路。
在第一实施方式中，由于透光区113的介电层130的第二厚度T2较薄，因此能够降低介电层130在热工艺中应力累积所造成的影响，并进而降低软质基板110以及乘载软质基板110的玻璃载板的变形量。此外，由于透光区113上仍然具有介电层130，因此，本实施方式仍然可以提供主动元件阵列基板足够的保护，在介电层130后续的半导体工艺，由于透光区113上方仍有部分介电层130存在，因此可以避免软质基板110受到后续半导体工艺的破坏，造成表面粗糙化，降低显示质量。再者，由于本实施方式使用半色调光掩膜工艺来减少光掩膜的使用量，因此，制造者能够在制造成本不致大幅上升的情况下，降低介电层130应力累积所造成的影响。
第二实施方式
图10～20绘示依照本发明第二实施方式的主动元件阵列基板的制造流程剖面图。图46绘示依照本发明第一、第二、第三及第四实施方式的主动元件阵列基板的俯视示意图。在图10～20中，I-I区域绘示沿图46的线段I的剖面，II-II区域绘示沿图46的线段II的剖面，III-III区域绘示沿图46的线段III的剖面。
请先参照图10。如图所示，制造者在此时可先提供软质基板110，此软质基板110较佳是具有可挠性(flexible)，使后续制作完成的显示面板也具有可挠性。此软质基板110上可预先定义有相毗邻的晶体管区112、透光区113、电容区114与连接垫区116。在本发明一或多个实施方式中，为了方便后续工艺操作，制造者可先将软质基板110设置于玻璃载板上进行工艺，待主动元件阵列基板制造完成后，再将软质基板110从玻璃载板上剥离取下。在本实施方式中，上述的软质基板110的材质可包含塑料，例如：聚酰亚胺(Polyimide；PI)、聚对苯二甲酸乙二酯(Polyethyleneterephthalate；PET)、聚2，6-萘二酸乙二醇酯(PolyethyleneNaphthalate；PEN)或上述的任意组合，或者是其它共聚物塑料材料。应了解到，以上所举的软质基板110的材质均仅为例示，并非用以限制本发明，本发明所属技术领域中具有通常知识者，应视实际需要，弹性选择软质基板110的材质。
接着，制造者可在软质基板110上形成一图案化第一导电层，例如可先形成第一导电层，随之以微影与蚀刻工艺图案化此第一导电层，借此在软质基板110上形成图案化第一导电层，至少包括晶体管区112上形成栅极122，并且图案化第一导电层更包括连接栅极122的栅极线，以及在软质基板110的电容区114与连接垫区116上分别形成下电极124与下层连接垫126。在本实施方式中，第一导电层(也即，栅极122、下电极124与下层连接垫126)的材质可包含钛、钼、铬、铱、铝、铜、银、金等上述的任意组合或合金，其形成方法可为物理气相沉积法，如溅镀法，或是化学气相沉积法，而图案化第一导电层的方法则可为微影及蚀刻法。
接着请参照图11。如图所示，制造者在此时可依序形成介电层130、半导体层140与欧姆接触层150。上述的介电层130、半导体层140与欧姆接触层150覆盖栅极122、下电极124、下层连接垫126与软质基板110。上述的介电层130的材质可包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。上述的半导体层140的材质可包含非晶硅、复晶硅、氧化物半导体(oxidesemiconductor)或上述的任意组合。上述的欧姆接触层150的材质可包含N型掺杂非晶硅或P型掺杂非晶硅等。
接着请参照图12。如图所示，制造者在此时可图案化半导体层140与欧姆接触层150，以去除透光区113、电容区114与连接垫区116上方的半导体层140与欧姆接触层150，并仅留下晶体管区112上方的半导体层140与欧姆接触层150，其中晶体管区112上方的半导体层140将作为通道层142用。在本实施方式中，图案化半导体层140与欧姆接触层150的方法可为微影及蚀刻法。
接着请参照图13。如图所示，制造者在此时可于通道层142的两侧分别形成源极172与漏极174，并于介电层130上形成上电极176，此上电极176位于下电极124的上方。上述的源极172与漏极174分别电性连接通道层142。具体而言，制造者在此时可先在软质基板110上方形成第二导电层，此第二导电层全面覆盖软质基板110上所有的结构。接着，制造者可图案化此第二导电层，借此于通道层142的两侧分别形成源极172与漏极174，并可于介电层130上形成连接源极172的数据线以及在下电极124上方的介电层130上形成上电极176。在图案化第二导电层的过程中，制造者可选择一并向下蚀刻源极172与漏极174之间的欧姆接触层150，使得欧姆接触层150断开而构成源极欧姆接触层152与漏极欧姆接触层154。上述实施例是以源极172与漏极174覆盖部分通道层142为例进行说明，在一变化实施例中，通道层142也可覆盖部份源极172与漏极174，仅需调整工艺顺序，并使用两道光掩膜分别定义其图案，此为本领域通常知识者所熟知，因此不再赘述。
在本实施方式中，第二导电层(也即，源极172、漏极174与上电极176)的材质可包含钛、钼、铬、铱、铝、铜、银、金等上述的任意组合或合金，其形成方法可为物理气相沉积法，如溅镀法，或是化学气相沉积法，而图案化第二导电层的方法则可为微影及蚀刻法。
在图13的工艺后，由于通道层142、源极172与漏极174已形成于介电层130上，因此，栅极122、栅极122上的介电层130(也即，栅介电层)、通道层142、源极欧姆接触层152、漏极欧姆接触层154、源极172与漏极174将构成薄膜晶体管，而下电极124、下电极124上的介电层130(也即，电容介电层)与上电极176将构成储存电容。应了解到，虽然本实施方式所揭露的源极172与漏极174均堆栈于通道层142上方，但本发明所属技术领域中具有通常知识者，也可视实际情况调整薄膜晶体管的实施态样，例如在本发明部分实施方式中，通道层也可堆栈于源极与漏极上方而构成薄膜晶体管。
接着请参照图14。如图所示，制造者在此时可形成保护层180，此保护层180覆盖源极172、通道层142、漏极174、介电层130与上电极176。在本实施方式中，上述的保护层180的材质可包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。
接着请参照图15。制造者可在保护层180上形成光刻胶层，此光刻胶层覆盖保护层180。接着，制造者可以半色调光掩膜工艺，使光刻胶层图案化，以形成图案化光刻胶层。上述的图案化光刻胶层可包含厚光刻胶层162与薄光刻胶层164。厚光刻胶层162分别位于软质基板110的晶体管区112、电容区114与连接垫区116上方，薄光刻胶层164位于软质基板110的透光区113上方。此外，厚光刻胶层162中形成有晶体管蚀刻孔166、电容蚀刻孔167与连接垫蚀刻孔168，其分别暴露出漏极174上方的保护层180、上电极176上方的保护层180以及下层连接垫126上方的保护层180。
接着请参照图16。如图所示，制造者在此时可以图案化光刻胶层(包含厚光刻胶层162与薄光刻胶层164)为掩膜，在保护层180中形成晶体管接触孔182、电容接触孔184与连接垫接触孔186，以分别暴露出漏极174、上电极176与下层连接垫126。在本实施方式中，形成晶体管接触孔182、电容接触孔184与连接垫接触孔186的具体方式例如可为干式蚀刻或湿式蚀刻。
接着请参照图17，如图所示，制造者可去除薄光刻胶层164，并同时减薄厚光刻胶层162，以暴露出透光区113上方的保护层180。在本实施方式中，去除薄光刻胶层164以及减薄厚光刻胶层162的方法可为灰化(ashing)。
接着请参照图18。如图所示，制造者在此时可以剩下的图案化光刻胶层(也即，减薄后的厚光刻胶层162)为掩膜，去除位于透光区113的保护层180，以及透光区113的介电层130，使位于栅极122上方的部分介电层130具有第一厚度T1，位于透光区113的软质基板110上的部分介电层130具有第二厚度T2。此第二厚度T2小于第一厚度T1，此第二厚度T2相对于第一厚度T1的比例介于0.05～0.95之间，且较佳是介于0.1～0.8之间，且更佳是介于0.3～0.6之间。在本实施方式中，去除保护层180与介电层130的具体方式例如可为干式蚀刻或湿式蚀刻。
应了解到，虽然本实施方式为减少光掩膜的使用数量而在图15～18的工艺中使用半色调光掩膜工艺，但此并不限制本发明，本领域技术人员也可依实际需要，使用一道光掩膜工艺来形成晶体管接触孔182、电容接触孔184与连接垫接触孔186，并使用另一道光掩膜工艺来去除位于透光区113的保护层180，以及透光区113的介电层130。
此外，由于在图17中，灰化厚光刻胶层162与薄光刻胶层164将无可避免地造成厚光刻胶层162内缩(如箭头S所示)，因此，后续蚀刻工艺将会伤到晶体管区112边缘上方的保护层180，使得晶体管区112边缘上方的保护层180具有第四厚度T4，此第四厚度T4小于晶体管区112中央上方的保护层180的厚度(例如：第三厚度T3)。此外，若软质基板110上具有金属氧化物介电层，此金属氧化物介电层也可能被后续蚀刻工艺伤到，使得金属氧化物介电层的厚度有所不同。
接着请参照图19。如图所示，制造者在此时可以剥离液(stripper)去除剩下的的图案化光刻胶层(也即，减薄后的厚光刻胶层162)。
接着请参照图20。如图所示，制造者在此时可在位于透光区113的介电层130上形成像素电极192。此像素电极192可分别透过晶体管接触孔182与电容接触孔184电性连接漏极174与上电极176。在此同时，制造者也可以在下层连接垫126上形成上层连接垫194。具体而言，制造者在此时可先在软质基板110上方形成透明导电层，此透明导电层全面覆盖软质基板110上所有的结构。接着，制造者可图案化此透明导电层，借此形成像素电极192与上层连接垫194。在本实施方式中，上述的透明导电层(也即，像素电极192与上层连接垫194)的材质可包含铟锡氧化物、铟锌氧化物、铝锌氧化物或上述的任意组合。在图20的工艺后，下层连接垫126与上层连接垫194将构成连接垫，此连接垫位于软质基板110的连接垫区116上，用以连接外部电路。
同样地，在第二实施方式中，由于透光区113的介电层130的第二厚度T2较薄，因此能够降低介电层130在热工艺中应力累积所造成的影响，并进而降低软质基板110以及乘载软质基板110的玻璃载板的变形量。此外，由于透光区113上仍然具有介电层130，因此本实施方式仍然可以提供主动元件阵列基板足够的保护，在介电层130后续的半导体工艺，由于透光区113上方仍有部分介电层130存在，因此，可以避免软质基板110受到后续半导体工艺的破坏，造成表面粗糙化，降低显示质量。再者，由于本实施方式使用半色调光掩膜工艺来减少光掩膜的使用量，因此制造者能够在制造成本不致大幅上升的情况下，降低介电层130应力累积所造成的影响。
第三实施方式
图21～31绘示依照本发明第三实施方式的主动元件阵列基板的制造流程剖面图。图46绘示依照本发明第一、第二、第三及第四实施方式的主动元件阵列基板的俯视示意图。在图21～31中，I-I区域绘示沿图46的线段I的剖面，II-II区域绘示沿图46的线段II的剖面，III-III区域绘示沿图46的线段III的剖面。本发明的主动元件阵列基板的俯视设计仅用以说明，并不限于上述的图式，该领域通常知识者可依照需求适当变化设计。
请先参照图21。如图所示，制造者在此时可先提供软质基板110，此软质基板110较佳是具有可挠性(flexible)，使后续制作完成的显示面板也具有可挠性。此软质基板110上可预先定义有相毗邻的晶体管区112、透光区113、电容区114与连接垫区116。在本发明一或多个实施方式中，为了方便后续工艺操作，制造者可先将软质基板110设置于玻璃载板上进行工艺，待主动元件阵列基板制造完成后，再将软质基板110从玻璃载板上剥离取下。在本实施方式中，上述的软质基板110的材质可包含塑料，例如：聚酰亚胺(Polyimide；PI)、聚对苯二甲酸乙二酯(Polyethyleneterephthalate；PET)、聚2，6-萘二酸乙二醇酯(PolyethyleneNaphthalate；PEN)或上述的任意组合，或者是其它共聚物塑料材料。应了解到，以上所举的软质基板110的材质均仅为例示，并非用以限制本发明，本领域技术人员应视实际需要，弹性选择软质基板110的材质。
接着，制造者可在软质基板110上形成一图案化第一导电层，例如可先形成第一导电层，随之以微影与蚀刻工艺图案化此第一导电层，借此在软质基板110上形成图案化第一导电层，至少包括晶体管区112上形成栅极122，并且图案化第一导电层更包括连接栅极122的栅极线，以及在软质基板110的电容区114与连接垫区116上分别形成下电极124与下层连接垫126。在本实施方式中，第一导电层(也即，栅极122、下电极124与下层连接垫126)的材质可包含钛、钼、铬、铱、铝、铜、银、金等上述的任意组合或合金，其形成方法可为物理气相沉积法，如溅镀法，或是化学气相沉积法，而图案化第一导电层的方法则可为微影及蚀刻法。
接着请参照图22。如图所示，制造者在此时可依序形成金属氧化物介电层135、介电层130、半导体层140与欧姆接触层150。上述的金属氧化物介电层135、介电层130、半导体层140与欧姆接触层150覆盖栅极122、下电极124、下层连接垫126与软质基板110。上述的金属氧化物介电层135的材质可包含铟氧化物、锌氧化物、镓氧化或上述的任意组合。上述的介电层130的材质可包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。上述的半导体层140的材质可包含非晶硅、复晶硅、氧化物半导体(oxidesemiconductor)或上述的任意组合。上述的欧姆接触层150的材质可包含N型掺杂非晶硅或P型掺杂非晶硅等。
接着请参照图23。如图所示，制造者在此时可图案化半导体层140与欧姆接触层150，以去除透光区113、电容区114与连接垫区116上方的半导体层140与欧姆接触层150，并仅留下晶体管区112上方的半导体层140与欧姆接触层150，其中晶体管区112上方的半导体层140将作为通道层142用。在本实施方式中，图案化半导体层140与欧姆接触层150的方法可为微影及蚀刻法。
接着请参照图24。如图所示，制造者在此时可于通道层142的两侧分别形成源极172与漏极174，并于介电层130上形成上电极176，此上电极176位于下电极124的上方。上述的源极172与漏极174分别电性连接通道层142。具体而言，制造者在此时可先在软质基板110上方形成第二导电层，此第二导电层全面覆盖软质基板110上所有的结构。接着，制造者可图案化此第二导电层，借此于通道层142的两侧分别形成源极172与漏极174，并可于介电层130上形成连接源极172的数据线以及在下电极124上方的介电层130上形成上电极176。在图案化第二导电层的过程中，制造者可选择一并向下蚀刻源极172与漏极174之间的欧姆接触层150，使得欧姆接触层150断开而构成源极欧姆接触层152与漏极欧姆接触层154。上述实施例是以源极172与漏极174覆盖部分通道层142为例进行说明，在一变化实施例中，通道层142也可覆盖部份源极172与漏极174，仅需调整工艺顺序，并使用两道光掩膜分别定义其图案，此为本领域技术人员所熟知，因此，不再赘述。
在本实施方式中，第二导电层(也即，源极172、漏极174与上电极176)的材质可包含钛、钼、铬、铱、铝、铜、银、金等上述的任意组合或合金，其形成方法可为物理气相沉积法，如溅镀法，或是化学气相沉积法，而图案化第二导电层的方法则可为微影及蚀刻法。
在图24的工艺后，由于通道层142、源极172与漏极174已形成于介电层130上，因此栅极122、栅极122上的金属氧化物介电层135、介电层130(也即，栅介电层)、通道层142、源极欧姆接触层152、漏极欧姆接触层154、源极172与漏极174将构成薄膜晶体管，而下电极124、下电极124上的金属氧化物介电层135、介电层130(也即，电容介电层)与上电极176将构成储存电容。应了解到，虽然本实施方式所揭露的源极172与漏极174均堆栈于通道层142上方，但本领域技术人员也可视实际情况调整薄膜晶体管的实施态样，例如在本发明部分实施方式中，通道层也可堆栈于源极与漏极上方而构成薄膜晶体管。
接着请参照图25。如图所示，制造者在此时可形成保护层180，此保护层180覆盖源极172、通道层142、漏极174、介电层130与上电极176。在本实施方式中，上述的保护层180的材质可包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。
然后，参照图26，制造者可在保护层180上形成光刻胶层，此光刻胶层覆盖保护层180。接着，制造者可以半色调光掩膜工艺，使光刻胶层图案化，以形成图案化光刻胶层。上述的图案化光刻胶层可包含厚光刻胶层162与薄光刻胶层164。厚光刻胶层162分别位于软质基板110的晶体管区112、电容区114与连接垫区116上方，薄光刻胶层164位于软质基板110的透光区113上方。此外，厚光刻胶层162中形成有晶体管蚀刻孔166、电容蚀刻孔167与连接垫蚀刻孔168，其分别暴露出漏极174上方的保护层180、上电极176上方的保护层180以及下层连接垫126上方的保护层180。
接着请参照图27。如图所示，制造者在此时可以图案化光刻胶层(包含厚光刻胶层162与薄光刻胶层164)为掩膜，在保护层180中形成晶体管接触孔182、电容接触孔184与连接垫接触孔186，以分别暴露出漏极174、上电极176与下层连接垫126。在本实施方式中，形成晶体管接触孔182、电容接触孔184与连接垫接触孔186的具体方式例如可为干式蚀刻或湿式蚀刻。
接着请参照图28，如图所示，制造者可去除薄光刻胶层164，并同时减薄厚光刻胶层162，以暴露出透光区113上方的保护层180。在本实施方式中，去除薄光刻胶层164以及减薄厚光刻胶层162的方法可为灰化(ashing)。
接着请参照图29。如图所示，制造者在此时可以剩下的图案化光刻胶层(也即，减薄后的厚光刻胶层162)为掩膜，去除位于透光区113的保护层180，以及透光区113的介电层130，使位于栅极122上方的部分介电层130具有第一厚度T1，位于透光区113的软质基板110上的部分介电层130具有第二厚度T2。此第二厚度T2小于第一厚度T1，此第二厚度T2相对于第一厚度T1的比例介于0.05～0.95之间，且较佳是介于0.1～0.8之间，且更佳是介于0.3～0.6之间。在本实施方式中，去除保护层180与介电层130的具体方式例如可为干式蚀刻或湿式蚀刻。
应了解到，虽然本实施方式为减少光掩膜的使用数量而在图26～29的工艺中使用半色调光掩膜工艺，但此并不限制本发明，本领域技术人员也可依实际需要，使用一道光掩膜工艺来形成晶体管接触孔182、电容接触孔184与连接垫接触孔186，并使用另一道光掩膜工艺来去除位于透光区113的保护层180，以及透光区113的介电层130。
此外，由于在图28中，灰化厚光刻胶层162与薄光刻胶层164将无可避免地造成厚光刻胶层162内缩(如箭头S所示)，因此后续蚀刻工艺将会伤到晶体管区112边缘上方的保护层180，使得晶体管区112边缘上方的保护层180具有第四厚度T4，此第四厚度T4小于晶体管区112中央上方的保护层180的厚度(例如：第三厚度T3)。
接着请参照图30。如图所示，制造者在此时可以剥离液(stripper)去除剩下的图案化光刻胶层(也即，减薄后的厚光刻胶层162)。
接着请参照图31。如图所示，制造者在此时可在位于透光区113的介电层130上形成像素电极192。此像素电极192可分别透过晶体管接触孔182与电容接触孔184电性连接漏极174与上电极176。在此同时，制造者也可以在下层连接垫126上形成上层连接垫194。具体而言，制造者在此时可先在软质基板110上方形成透明导电层，此透明导电层全面覆盖软质基板110上所有的结构。接着，制造者可图案化此透明导电层，借此形成像素电极192与上层连接垫194。在本实施方式中，上述的透明导电层(也即，像素电极192与上层连接垫194)的材质可包含铟锡氧化物、铟锌氧化物、铝锌氧化物或上述的任意组合。在图31的工艺后，下层连接垫126与上层连接垫194将构成连接垫，此连接垫位于软质基板110的连接垫区116上，用以连接外部电路。
同样地，在第三实施方式中，由于透光区113的介电层130的第二厚度T2较薄，因此，能够降低介电层130在热工艺中应力累积所造成的影响，并进而降低软质基板110以及乘载软质基板110的玻璃载板的变形量。另一方面，由于金属氧化物介电层135存在于介电层130及软质基板110之间，增加了软质基板110上的结构对软质基板110的附着能力，因此可减少工艺中两者剥离的机会。此外，由于透光区113上仍然具有介电层130，因此本实施方式仍然可以提供主动元件阵列基板足够的保护，在介电层130后续的半导体工艺，由于透光区113上方仍有部分介电层130存在，因此可以避免软质基板110受到后续半导体工艺的破坏，造成表面粗糙化，降低显示质量。再者，由于本实施方式使用半色调光掩膜工艺来减少光掩膜的使用量，因此制造者能够在制造成本不致大幅上升的情况下，降低介电层130应力累积所造成的影响。
第四实施方式
图32～45绘示依照本发明第四实施方式的主动元件阵列基板的制造流程剖面图。图46绘示依照本发明第一、第二、第三及第四实施方式的主动元件阵列基板的俯视示意图。在图32～45中，I-I区域绘示沿图46的线段I的剖面，II-II区域绘示沿图46的线段II的剖面，III-III区域绘示沿图46的线段III的剖面。
请先参照图32。如图所示，制造者在此时可先提供软质基板110，此软质基板110较佳是具有可挠性(flexible)，使后续制作完成的显示面板也具有可挠性。此软质基板110上可预先定义有相毗邻的晶体管区112、透光区113、电容区114与连接垫区116。在本发明一或多个实施方式中，为了方便后续工艺操作，制造者可先将软质基板110设置于玻璃载板上进行工艺，待主动元件阵列基板制造完成后，再将软质基板110从玻璃载板上剥离取下。在本实施方式中，上述的软质基板110的材质可包含塑料，例如：聚酰亚胺(Polyimide；PI)、聚对苯二甲酸乙二酯(Polyethyleneterephthalate；PET)、聚2，6-萘二酸乙二醇酯(PolyethyleneNaphthalate；PEN)或上述的任意组合，或者是其它共聚物塑料材料。应了解到，以上所举的软质基板110的材质均仅为例示，并非用以限制本发明，本领域技术人员应视实际需要，弹性选择软质基板110的材质。
接着，制造者可在软质基板110上依序形成金属氧化物介电层135与第一导电层120。在本实施方式中，金属氧化物介电层135的材质可包含铟氧化物、锌氧化物、镓氧化物或上述的任意组合。第一导电层120的材质可包含钛、钼、铬、铱、铝、铜、银、金等上述的任意组合或合金，其形成方法可为物理气相沉积法，如溅镀法，或是化学气相沉积法。
制造者可在第一导电层120上形成光刻胶层，此光刻胶层覆盖第一导电层120。接着，制造者可以半色调光掩膜工艺，使光刻胶层图案化，以形成图案化光刻胶层。上述的图案化光刻胶层可包含厚光刻胶层161与薄光刻胶层163。厚光刻胶层161分别位于预计形成栅极122、下电极124与下层连接垫126(绘示于图35～45)的位置上方，薄光刻胶层163毗邻厚光刻胶层161设置，并暴露出位于透光区113的第一导电层120。
接着，如图33所绘示，制造者可以图案化光刻胶层(包含厚光刻胶层161与薄光刻胶层163)为掩膜，去除位于透光区113的第一导电层120，并一并去除位于透光区113的金属氧化物介电层135的部份厚度。在本实施方式中，去除部分第一导电层120与金属氧化物介电层135的具体方式例如可为干式蚀刻或湿式蚀刻。
接着请参照图34，如图所示，制造者可去除薄光刻胶层163，并同时减薄厚光刻胶层161。在本实施方式中，去除薄光刻胶层163以及减薄厚光刻胶层161的方法可为灰化(ashing)。
接着，如图35所绘示，制造者在此时可以剩下的图案化光刻胶层(也即，减薄后的厚光刻胶层161)为掩膜，去除部分位于晶体管区112、电容区114与连接垫区116的第一导电层120，以形成栅极122、连接栅极122的栅极线、下电极124与下层连接垫126。
应了解到，虽然本实施方式为减少光掩膜的使用数量而在图32～35的工艺中使用半色调光掩膜工艺，但此并不限制本发明，本领域技术人员也可依实际需要，使用一道光掩膜工艺来形成图33所绘示的结构，并使用另一道光掩膜工艺来形成图35所绘示的结构。
接着请参照图36。如图所示，制造者可先以剥离液(stripper)去除剩下的的图案化光刻胶层(也即，减薄后的厚光刻胶层161)。接着制造者在此时可依序形成介电层130、半导体层140与欧姆接触层150。上述的介电层130、半导体层140与欧姆接触层150覆盖栅极122、下电极124、下层连接垫126、金属氧化物介电层135与软质基板110。上述的介电层130的材质可包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。上述的半导体层140的材质可包含非晶硅、复晶硅、氧化物半导体(oxidesemiconductor)或上述的任意组合。上述的欧姆接触层150的材质可包含N型掺杂非晶硅或P型掺杂非晶硅等。
接着请参照图37。如图所示，制造者在此时可图案化半导体层140与欧姆接触层150，以去除透光区113、电容区114与连接垫区116上方的半导体层140与欧姆接触层150，并仅留下晶体管区112上方的半导体层140与欧姆接触层150，其中晶体管区112上方的半导体层140将作为通道层142用。在本实施方式中，图案化半导体层140与欧姆接触层150的方法可为微影及蚀刻法。
接着请参照图38。如图所示，制造者在此时可于通道层142的两侧分别形成源极172与漏极174，并于介电层130上形成上电极176，此上电极176位于下电极124的上方。上述的源极172与漏极174分别电性连接通道层142。具体而言，制造者在此时可先在软质基板110上方形成第二导电层，此第二导电层全面覆盖软质基板110上所有的结构。接着，制造者可图案化此第二导电层，借此于通道层142的两侧分别形成源极172与漏极174，并可于介电层130上形成连接源极172的数据线以及在下电极124上方的介电层130上形成上电极176。在图案化第二导电层的过程中，制造者可选择一并向下蚀刻源极172与漏极174之间的欧姆接触层150，使得欧姆接触层150断开而构成源极欧姆接触层152与漏极欧姆接触层154。上述实施例是以源极172与漏极174覆盖部分通道层142为例进行说明，在一变化实施例中，通道层142也可覆盖部份源极172与漏极174，仅需调整工艺顺序，并使用两道光掩膜分别定义其图案，此为本领域通常知识者所熟知，因此不再赘述。
在本实施方式中，第二导电层(也即，源极172、漏极174与上电极176)的材质可包含钛、钼、铬、铱、铝、铜、银、金等上述的任意组合或合金，其形成方法可为物理气相沉积法，如溅镀法，或是化学气相沉积法，而图案化第二导电层的方法则可为微影及蚀刻法。
在图38的工艺后，由于通道层142、源极172与漏极174已形成于介电层130上，因此栅极122、栅极122上的介电层130(也即，栅介电层)、通道层142、源极欧姆接触层152、漏极欧姆接触层154、源极172与漏极174将构成薄膜晶体管，而下电极124、下电极124上的介电层130(也即，电容介电层)与上电极176将构成储存电容。应了解到，虽然本实施方式所揭露的源极172与漏极174均堆栈于通道层142上方，但本领域技术人员也可视实际情况调整薄膜晶体管的实施态样，例如在本发明部分实施方式中，通道层也可堆栈于源极与漏极上方而构成薄膜晶体管。
接着请参照图39。如图所示，制造者在此时可形成保护层180，此保护层180覆盖源极172、通道层142、漏极174、介电层130与上电极176。在本实施方式中，上述的保护层180的材质可包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。
然后，请参照图40。制造者可在保护层180上形成光刻胶层，此光刻胶层覆盖保护层180。接着，制造者可以半色调光掩膜工艺，使光刻胶层图案化，以形成图案化光刻胶层。上述的图案化光刻胶层可包含厚光刻胶层162与薄光刻胶层164。厚光刻胶层162分别位于软质基板110的晶体管区112、电容区114与连接垫区116上方，薄光刻胶层164位于软质基板110的透光区113上方。此外，厚光刻胶层162中形成有晶体管蚀刻孔166、电容蚀刻孔167与连接垫蚀刻孔168，其分别暴露出漏极174上方的保护层180、上电极176上方的保护层180以及下层连接垫126上方的保护层180。
接着请参照图41。如图所示，制造者在此时可以图案化光刻胶层(包含厚光刻胶层162与薄光刻胶层164)为掩膜，在保护层180中形成晶体管接触孔182、电容接触孔184与连接垫接触孔186，以分别暴露出漏极174、上电极176与下层连接垫126。在本实施方式中，形成晶体管接触孔182、电容接触孔184与连接垫接触孔186的具体方式例如可为干式蚀刻或湿式蚀刻。
接着请参照图42，如图所示，制造者可去除薄光刻胶层164，并同时减薄厚光刻胶层162，以暴露出透光区113上方的保护层180。在本实施方式中，去除薄光刻胶层164以及减薄厚光刻胶层162的方法可为灰化(ashing)。
接着请参照图43。如图所示，制造者在此时可以剩下的图案化光刻胶层(也即，减薄后的厚光刻胶层162)为掩膜，去除位于透光区113的保护层180，以及透光区113的介电层130，使位于栅极122上方的部分介电层130具有第一厚度T1，位于透光区113的软质基板110上的部分介电层130具有第二厚度T2。此第二厚度T2小于第一厚度T1，此第二厚度T2相对于第一厚度T1的比例介于0.05～0.95之间，且较佳是介于0.1～0.8之间，且更佳是介于0.3～0.6之间。在本实施方式中，去除保护层180与介电层130的具体方式例如可为干式蚀刻或湿式蚀刻。
应了解到，虽然本实施方式为减少光掩膜的使用数量而在第40～43图的工艺中使用半色调光掩膜工艺，但此并不限制本发明，本领域技术人员也可依实际需要，使用一道光掩膜工艺来形成晶体管接触孔182、电容接触孔184与连接垫接触孔186，并使用另一道光掩膜工艺来去除位于透光区113的保护层180，以及透光区113的介电层130。
此外，由于在图42中，灰化厚光刻胶层162与薄光刻胶层164将无可避免地造成厚光刻胶层162内缩(如箭头S所示)，因此后续蚀刻工艺将会伤到晶体管区112边缘上方的保护层180，使得晶体管区112边缘上方的保护层180具有第四厚度T4，此第四厚度T4小于晶体管区112中央上方的保护层180的厚度(例如：第三厚度T3)。此外，在部分实施方式中，金属氧化物介电层135也可能被蚀刻工艺伤到，使得金属氧化物介电层135的厚度有所不同。
接着请参照图44。如图所示，制造者在此时可以剥离液(stripper)去除剩下的的图案化光刻胶层(也即，减薄后的厚光刻胶层162)。
接着请参照图45。如图所示，制造者在此时可在位于透光区113的介电层130上形成像素电极192。此像素电极192可分别透过晶体管接触孔182与电容接触孔184电性连接漏极174与上电极176。在此同时，制造者也可以在下层连接垫126上形成上层连接垫194。具体而言，制造者在此时可先在软质基板110上方形成透明导电层，此透明导电层全面覆盖软质基板110上所有的结构。接着，制造者可图案化此透明导电层，借此形成像素电极192与上层连接垫194。在本实施方式中，上述的透明导电层(也即，像素电极192与上层连接垫194)的材质可包含铟锡氧化物、铟锌氧化物、铝锌氧化物或上述的任意组合。在图45的工艺后，下层连接垫126与上层连接垫194将构成连接垫，此连接垫位于软质基板110的连接垫区116上，用以连接外部电路。
同样地，在第四实施方式中，由于透光区113的介电层130的第二厚度T2较薄，因此能够降低介电层130在热工艺中应力累积所造成的影响，并进而降低软质基板110以及乘载软质基板110的玻璃载板的变形量。另一方面，由于金属氧化物介电层135存在于介电层130及软质基板110之间，增加了软质基板110上的结构对软质基板110的附着能力，因此可减少工艺中两者剥离的机会。此外，由于透光区113上仍然具有介电层130，因此本实施方式仍然可以提供主动元件阵列基板足够的保护，在介电层130后续的半导体工艺，由于透光区113上方仍有部分介电层130存在，因此可以避免软质基板110受到后续半导体工艺的破坏，造成表面粗糙化，降低显示质量。再者，由于本实施方式使用半色调光掩膜工艺来减少光掩膜的使用量，因此制造者能够在制造成本不致大幅上升的情况下，降低介电层130应力累积所造成的影响。
本发明的主动元件阵列基板，可以提供可挠式基板，后续可以制作成各种平面显示器，例如液晶显示器、有机发光显示器、电泳显示器等等。可以使上述的平面显示器同样具有可挠的特性，增进平面显示器的应用范围。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (8)

1.一种主动元件阵列基板的制造方法，其特征在于，包含下列步骤：
提供一软质基板，该软质基板上定义有至少一晶体管区与至少一透光区；
于该软质基板的该晶体管区上形成一栅极；
依序形成一介电层与一半导体层，该介电层与该半导体层覆盖该栅极与该软质基板；
去除部分该半导体层，以于该栅极上方形成一通道层，并一并去除位于该透光区的该介电层的部份厚度，使位于该栅极上方的部分该介电层具有一第一厚度，位于该透光区的该软质基板上的部分该介电层具有一第二厚度，其中该第二厚度小于该第一厚度；
于该通道层的两侧分别形成一源极与一漏极，且分别电性连接该通道层；
形成一保护层，该保护层覆盖该通道层、该源极、该漏极与该介电层；
于该保护层中形成一晶体管接触孔，以分别暴露出该漏极，并同时去除位于该透光区的该保护层，以暴露出位于该透光区的该介电层；以及
在位于该透光区的该介电层上形成一像素电极，该像素电极透过该晶体管接触孔电性连接该漏极；
其中，在形成该栅极前，形成一金属氧化物介电层覆盖该软质基板，使得在形成该栅极后，该金属氧化物介电层位于该栅极与该软质基板之间；
并且，形成该栅极的步骤包含：
形成一第一导电层覆盖该金属氧化物介电层；
去除位于该透光区的该第一导电层，并一并去除位于该透光区的该金属氧化物介电层的部份厚度；以及
去除部分位于该晶体管区的该第一导电层，以形成该栅极。
2.根据权利要求1所述的主动元件阵列基板的制造方法，其特征在于，该软质基板的材质包含塑料。
3.根据权利要求1所述的主动元件阵列基板的制造方法，其特征在于，该软质基板的材质包含聚酰亚胺、聚对苯二甲酸乙二酯、聚2，6-萘二酸乙二醇酯或上述的任意组合。
4.根据权利要求1所述的主动元件阵列基板的制造方法，其特征在于，该介电层的材质包含氮化硅、氧化硅、氮氧化硅或上述的任意组合。
5.一种主动元件阵列基板的制造方法，其特征在于，包含下列步骤：
提供一软质基板，该软质基板上定义有至少一晶体管区与至少一透光区；
于该软质基板的该晶体管区上形成一栅极；
形成一介电层，覆盖该栅极与该软质基板；
于该介电层上形成一通道层、一源极与一漏极，该源极与该漏极分别形成于该通道层的两侧，且分别电性连接该通道层；
形成一保护层，该保护层覆盖该通道层、该源极、该漏极与该介电层；
于该保护层中形成一晶体管接触孔，以分别暴露出该漏极，并同时去除位于该透光区的该保护层，以及该透光区的该介电层，使位于该栅极上方的部分该介电层具有一第一厚度，位于该透光区的该软质基板上的部分该介电层具有一第二厚度，其中该第二厚度小于该第一厚度；以及
在位于该透光区的该介电层上形成一像素电极，该像素电极透过该晶体管接触孔电性连接该漏极；
其中，在形成该栅极前，形成一金属氧化物介电层覆盖该软质基板，使得在形成该栅极后，该金属氧化物介电层位于该栅极与该软质基板之间；
并且，形成该栅极的步骤包含：
形成一第一导电层覆盖该金属氧化物介电层；
去除位于该透光区的该第一导电层，并一并去除位于该透光区的该金属氧化物介电层的部份厚度；以及
去除部分位于该晶体管区的该第一导电层，以形成该栅极。
6.根据权利要求5所述的主动元件阵列基板的制造方法，其特征在于，更包含：
在形成该栅极后，并在形成该介电层前，形成一金属氧化物介电层覆盖该栅极及该软质基板，使得在形成该介电层后，该金属氧化物介电层位于该栅极和该软质基板以及该介电层之间。
7.根据权利要求6所述的主动元件阵列基板的制造方法，其特征在于，该金属氧化物介电层的材质包含铟氧化物、锌氧化物、镓氧化物或上述的任意组合。
8.根据权利要求5所述的主动元件阵列基板的制造方法，其特征在于，该金属氧化物介电层的材质包含铟氧化物、锌氧化物、镓氧化物或上述的任意组合。
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