KR100683778B1 - 박막 트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 유기절연막을 게이트 절연막으로 형성하기 전에 또는 소오스/드레인전극 또는 게이트전극중 하나의 전극을 형성하기 전에 기판표면을 플라즈마 표면처리하여 줌으로써, 게이트 절연막과 기판간의 접착력 또는 게이트전극 또는 소오스/드레인전극과 기판간의 접착력을 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법을 개시한다.
본 발명의 박막 트랜지스터의 제조방법은 기판상에 게이트, 소오스/드레인 전극, 반도체층 및 소오스/드레인 전극사이에 절연막을 형성하는 것을 포함하고, 기판상에 상기 절연막을 형성하기 전에 또는 상기 게이트전극 또는 소오스/드레인전극중 하나의 전극을 형성하기 전에 플라즈마 표면처리를 수행하는 것을 더 포함한다.
상기 플라즈마 표면처리는 Ar, O2, N2, CO2, CF4 플라즈마를 이용하여 수행되며, 상기 절연막 또는 전극은 플라즈마 표면처리된 기판표면과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된다.

Description

박막 트랜지스터 및 그의 제조방법{Thin film transistor and fabrication method thereof}
도 1은 본 발명의 일 실시예에 따른 탑 게이트구조를 갖는 유기 박막 트랜지스터의 단면도,
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 탑 게이트구조를 갖는 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도,
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 탑 게이트구조를 갖는 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도,
도 4는 본 발명의 다른 실시예에 따른 바텀 게이트구조를 갖는 유기박막 트랜지스터의 단면도,
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 바텀 게이트구조를 갖는 유기박막 트랜지스터의 제조방법을 설명하기 위한 단면도,
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 바텀 게이트구조를 갖는 유기박막 트랜지스터의 제조방법을 설명하기 위한 단면도,
도 7는 본 발명의 일 실시예에 따른 유기발광 표시장치의 단면도,
도 8은 본 발명의 다른 실시예에 따른 유기발광 표시장치의 단면도,
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 유기박막 트랜지스터 300, 400 : 유기발광 표시장치
110, 210, 310, 410 : 기판 130, 250, 330, 450 : 반도체층
121, 125, 241, 245, 321, 325, 441, 445 : 소오스/드레인 전극
140, 230, 340, 430 : 게이트 절연막
150, 220, 351, 430 : 게이트 360, 460 : 보호막
본 발명은 유기 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 기판표면을 표면처리하여 줌으로써 게이트 절연막의 접착력 또는 전극의접착력을 강화시켜 줄 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
통상적으로, 플렉서블 유기전계 발광표시장치는 기판으로 플렉서블 기판을 사용하고, 상기 플렉서블 기판은 플라스틱 기판 등을 포함한다. 플라스틱 기판은 열안정성이 매우 취약하여 저온공정을 이용하여 유기 전계 발광표시장치를 제조하는 것이 요구되고 있다.
이러한 플렉서블 유기전계 발광표시장치에 사용되는 구동소자로서 저온공정이 가능한 유기 박막 트랜지스터가 각광받고 있다. 상기 유기 박막 트랜지스터는 차세대 디스플레이장치의 구동소자로서 활발한 연구가 진행되고 있다.
이러한 유기 박막 트랜지스터(OTFT, organic thin film transistor)는 반도체층으로 실리콘막 대신에 유기막을 사용하는 것으로서, 유기막의 재료에 따라 올 리고티오펜(oligothiophene), 펜타센(pentacene) 등과 같은 저분자 유기물 박막 트랜지스터와 폴리티오펜(polythiophene) 계열 등과 같은 고분자 유기물 박막 트랜지스터로 분류된다.
유기 박막 트랜지스터는 기판표면이 소수성을 띠는 경우에는 후속공정에서 절연막이나 전극을 형성하기 위한 금속막을 형성할 때 기판과의 접착력이 양호하지 않게 된다. 특히, 게이트 절연막으로 유기절연막을 형성할 때, 게이트 절연막과 기판간의 접착력이 열악하고, 기판과 게이트 절연막간의 계면특성이 열악한 문제점이 있었다. 또한, 기판상에 Ag 과 같은 금속으로된 전극을 형성하는 경우에는 기판과 Ag 막간의 접착력이 열악하게 되어, Ag 막을 잉크젯방식 등을 이용하여 프린팅하는 경우 Ag 막을 균일하게 형성할 수 없는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 기판표면을 플라즈마 처리하여 기판과 게이트절연막간의 접착력 및 계면특성을 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명은 기판표면을 플라즈마 표면처리하여 기판과 금속전극간의 접착력 및 계면특성을 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명은 기판과 게이트절연막간의 접착력이 향상된 박막 트랜지스터를 구비한 평판표시장치를 제공하는 데 그 목적이 있다.
본 발명은 기판과 금속전극간의 접착력이 향상된 박막 트랜지스터를 구비한 평판표시장치를 공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 기판을 준비하는 단계와; 기판상에 유기절연막을 형성하는 단계를 포함하며, 상기 유기절연막을 형성하는 단계전에, 상기 박막과 기판간의 접착력을 강화시켜 주기 위하여 기판표면을 플라즈마 처리하는 단계를 더 포함하는 유기절연막 형성방법을 제공하는 것을 특징으로 한다.
상기 플라즈마 표면처리는 Ar, O2, N2, CO2 및 CF4 로부터 선택되는 하나의 개스를 이용하여 표면처리하며, 상기 유기절연막은 플라즈마 표면처리에 의해 기판과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된다.
상기 유기절연막은 PS(polystyrene), PMMA(polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 비닐페놀계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상을 포함한다.
또한, 본 발명은 기판을 준비하는 단계와; 기판상에 금속막을 프린팅하는 단계를 포함하며, 상기 금속막을 형성하는 단계전에, 상기 금속막과 기판간의 접착력을 강화시켜 주기 위하여 기판표면을 플라즈마 처리하는 단계를 더 포함하는 금속막 형성방법을 제공하는 것을 특징으로 한다.
상기 금속막은 Ag 막을 잉크젯방식으로 프린팅하며, 상기 플라즈마 표면처리는 Ar, O2, N2, CO2 및 CF4 로부터 선택되는 하나의 개스를 이용한다. 상기 금속막 은 플라즈마 표면처리에 의해 기판과 콘택된 표면으로부터 수십 내지 수백Å까지만 그의 표면이 개질된다.
또한, 본 발명은 기판상에 게이트전극, 소오스/드레인 전극, 반도체층 및 상기 전극간을 절연시키는 절연막을 형성하는 것을 포함하고,
상기 절연막을 형성하기 전에 또는 상기 소오스/드레인 전극 및 게이트전극중 하나의 전극을 형성하기 전에 기판표면을 플라즈마 표면처리하는 것을 더 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
상기 절연막은 유기 게이트 절연막을 포함하며, PS(polystyrene), PMMA(polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 비닐페놀계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상을 포함한다.
상기 절연막은 게이트 및 기판과 콘택되며, 상기 게이트 및 기판표면이 플라즈마 표면처리거나 또는 상기 절연막은 반도체층과 콘택되며, 상기 반도체층의 표면이 플라즈마 표면처리된다. 상기 절연막은 상기 반도체층과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된다.
상기 소오스/드레인 전극 및 게이트전극중 하나의 전극은 게이트전극이며, 상기 게이트전극과 콘택되는 기판의 표면이 플라즈마 표면처리된다. 상기 게이트전극은 Ag 막을 잉크젯방식으로 프린팅하여 형성한다. 상기 게이트전극은 플라즈마 표면처리에 의해 기판과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면 이 개질된다.
상기 소오스/드레인 전극 및 게이트전극중 하나의 전극은 소오스/드레인전극이며, 상기 소오스/드레인 전극과 콘택되는 기판의 표면이 플라즈마 표면처리된다. 상기 소오스/드레인 전극은 Ag 막을 잉크젯방식으로 프린팅하여 형성한다. 상기 소오스/드레인 전극은 상기 반도체층과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된다.
또한, 본 발명은 기판상에 형성된 게이트전극, 소오스 및 드레인전극, 반도체층 및 상기 소오스/드레인 전극과 게이트를 절연시키는 절연막을 포함하며, 상기 절연막과 접촉되는 기판표면 또는 소오스 및 드레인전극 또는 게이트전극과 접촉되는 기판표면은 플라즈마 표면처리된 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 기판상에 형성된 게이트전극, 소오스 및 드레인전극, 반도체층을 구비하는 박막 트랜지스터와; 상기 박막 트랜지스터에 연결되는 화소전극과; 상기 박막 트랜지스터의 상기 소오스/드레인 전극과 게이트를 절연시키는 절연막을 포함하며,
상기 절연막과 접촉되는 기판표면 또는 소오스 및 드레인전극 또는 게이트전극과 접촉되는 기판표면은 플라즈마 표면처리된 평판표시장치를 제공하는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 유기박막 트랜지스터의 단면도를 도시한 것이다. 도 1의 유기박막 트랜지스터(100)는 탑 게이트 구조를 갖는다.
도 1을 참조하면, 본 발명의 유기박막 트랜지스터(100)는 소오스전극(121)과 드레인전극(125)이 형성된 기판(110)을 구비한다. 기판상에 상기 소오스전극(121)과 드레인전극(125)사이에 채널영역(135)을 구비하는 반도체층(130)이 형성된다. 상기 반도체층(130)은 소오스전극(121) 및 드레인전극(125)과 콘택되며, 또한 소오스전극(121)과 드레인전극(125)사이의 채널영역(135)은 기판(110)과 콘택되어진다.
상기 기판(110)은 글라스기판, 플라스틱기판 또는 금속기판을 포함한다. 금속기판은 바람직하게는 SUS(steel use stainless)를 포함한다. 플라스틱기판은 바람직하게는 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 그룹으로부터 선택되는 플라스틱 필름을 포함한다.
상기 반도체층(130)은 유기 반도체층을 포함하며, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복실산 디안하이드라이드 및 그 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체로부터 선택되는 유기막을 포함한다.
본 발명의 실시예에서는 상기 반도체층(130)이 유기반도체물질을 포함하는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 상기 반도체층(130)은 비정질실리콘 또는 폴리실리콘 등과 같은 실리콘을 포함할 수 있다. 상기 소오스/드레인 전극(121), (125)은 Ag 막을 포함한다.
본 발명의 유기 박막 트랜지스터(100)는 기판상에 형성된 게이트 절연막(140)과, 상기 반도체층(130)의 채널층(135)에 대응하는 게이트 절연막(140)상에 형성된 게이트(150)를 더 구비한다. 도면상에는 도시되지 않았으나, 기판(110)과 소오스전극(121)과 드레인전극(125)사이에 버퍼막을 더 구비할 수도 있다.
상기 게이트 절연막(140)은 유기절연막을 포함하며, 단일막 또는 다층막을 포함한다. 바람직하게는, 상기 게이트 절연막(140)은 PS(polystyrene), PMMA(polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 비닐페놀계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상을 포함한다.
소오스/드레인 전극(121), (125)의 하부층, 즉 기판(110)의 표면은 플라즈마 표면처리되어 기판(110)과 소오스/드레인 전극(121), (125)간의 접착력이 개선된다. 이때, 상기 표면처리된 기판(110)의 표면과 콘택되어지므로, 상기 소오스/드레인 전극(121), (125)의 표면특성은 개질되어진다. 또한, 상기 게이트절연막(140)의 하부층 즉, 상기 반도체층(130)의 표면은 플라즈마 표면처리되어 반도체층(130)과 게이트 절연막(140)간의 접착력이 향상된다. 이때, 상기 게이트 절연막(140)은 상기 표면처리된 반도체층(130)의 표면과 콘택되어지므로, 그의 표면특성은 개질되어진다. 상기 표면처리는 Ar, O2, N2, CO2, CF4 플라즈마를 이용한다.
통상적으로 유기고분자막의 표면은 소수성을 띠게 되어 접착력이 열악하지만, 본 발명에서와 같이 기판표면을 플라즈마 처리한 다음 소오스/드레인 전극(121), (125) 또는 게이트절연막(140)을 형성하게 되면 게이트절연막(140)과 유기반도체층(130)의 계면 그리고 소오스/드레인 전극(121), (125)과 기판(110)의 계면에서의 표면특성이 개질되어 접착력이 향상된다.
이때, 상기 게이트절연막(140)중 반도체층(130)과 콘택되는 표면만 플라즈마 표면처리에 의해 개질되고 나머지 벌크부분은 그의 특성을 그대로 유지된다. 상기 게이트 절연막(140)중 표면개질되는 부분은, 표면처리된 반도체층(130)과 콘택되는 표면으로부터 수십 내지 수백 Å정도이다. 이와 마찬가지로, 상기 소오스/드레인 전극(121), (125)도 표면개질되는 부분은 기판(110)과 콘택되는 표면으로부터 수십 내지 수백Å정도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 유기박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다. 도 2a 내지 도 2d는 게이트절연막과 반도체층의 계면에서의 표면특성을 향상시키기 위하여 표면처리공정을 수행하는 박막 트랜지스터의 제조방법을 설명하는 것이다.
도 2a를 참조하면, 기판(110)상에 소오스전극(121)과 드레인전극(125)을 형성한다. 상기 기판(110)은 플라스틱기판, 유기기판 또는 금속기판을 포함한다. 도 2b를 참조하면, 기판상에 상기 소오스전극(121)과 드레인전극(125)사이에 채널영역(135)을 구비하는 반도체층(130)을 형성한다. 상기 반도체층(130)은 유기반도체 물질을 포함하거나 또는 실리콘막을 포함할 수도 있다.
도 2c를 참조하면, 기판표면 즉, 반도체층(130)의 표면을 플라즈마를 이용하여 표면처리하여 준다. 본 발명의 실시예에서는 상기 반도체층(130)이 패터닝되지 않고 기판전면에 형성되어 상기 반도체층(130)의 표면이 플라즈마 표면처리되는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 반도체층(130)이 패터닝되는 경우에도 적용가능하며, 이경우에는 반도체층의 표면 뿐만 아니라 기판표면의 노출되는 부분으로 플라즈마 표면처리공정을 수행할 수 있다.
상기 표면처리공정은 저온 플라즈마장치를 이용하여 표면처리하는 것으로서, Ar, O2, N2, CO2, CF4 플라즈마를 이용하여 표면처리한다. 이때, 플라즈마 표면처 리공정은 RF 파워를 이용하여 0.1 Torr의 압력하에서 10 내지 30초동안 수행한다.
도 2d를 참조하면, 표면처리된 반도체층(130)상에 게이트 절연막(140)을 형성하고, 이어서 상기 반도체층(130)의 채널영역(135)에 대응하는 게이트 절연막(140)상에 게이트전극(150)을 형성하면 도 1에 도시된 바와 같은 박막 트랜지스터가 얻어진다.
상기 게이트 절연막(140)은 상기 반도체층(130)과 콘택되는 표면의 특성이 개질되어 접착력이 강화된다. 이때, 게이트 절연막(140)중 반도체층(130)과 콘택되는 표면으로부터 수십 내지 수백 Å 정도만 표면개질되고 나머지 벌크부분은 특성이 그대로 유지하게 된다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 유기박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다. 도 3a 내지 도 3d는 소오스/드레인 전극과 기판의 계면에서의 표면특성을 향상시키기 위하여 표면처리공정을 수행하는 박막 트랜지스터의 제조방법을 설명하는 것이다.
도 3a를 참조하면, 기판(110)을 마련한 다음 상기 기판(110)의 표면을 플라즈마를 이용하여 표면처리하여 준다. 기판과 소오스/드레인 전극간의 접착력을 향상시켜 주기 위하여 기판표면을 플라즈마 처리하는 경우에는, 상기 기판(110)은 플라스틱기판 또는 유리기판을 포함하는 것이 바람직하다. 상기 표면처리공정은 저온 플라즈마장치를 이용하여 표면처리하는 것으로서, Ar, O2, N2, CO2, CF4 플라즈마를 이용하여 표면처리한다. 이때, 플라즈마 표면처리공정은 RF 파워를 이용하여 0.1 Torr의 압력하에서 10 내지 30초동안 수행한다. 상기 소오스/드레인 전극 (121), (125)은 상기 기판(110)과 콘택되는 표면의 특성이 개질되어 접착력이 강화된다. 이때, 소오스/드레인 전극(121), (125)중 기판(110)과 콘택되는 표면으로부터 수십 내지 수백 Å 정도만 표면개질되고 나머지 벌크부분은 특성이 그대로 유지하게 된다.
도3b를 참조하면, 표면처리된 기판(110)상에 잉크젯방식으로 Ag 막을 프린팅하여 소오스전극(121)과 드레인전극(125)을 형성한다. 도 3c를 참조하면, 기판상에 상기 소오스전극(121)과 드레인전극(125)사이에 채널영역(135)을 구비하는 반도체층(130)을 형성한다. 상기 반도체층(130)은 유기반도체 물질을 포함하거나 또는 실리콘막을 포함할 수도 있다. 도 3d를 참조하면, 반도체층(130)상에 게이트 절연막(140)을 형성하고, 이어서 상기 반도체층(130)의 채널영역(135)에 대응하는 게이트 절연막(140)상에 게이트전극(150)을 형성하면 도 1에 도시된 바와 같은 박막 트랜지스터가 얻어진다.
도 4는 본 발명의 다른 실시예에 따른 유기박막 트랜지스터의 단면도를 도시한 것이다. 도 4의 유기박막 트랜지스터(200)는 바텀 게이트 구조를 갖는다.
도 4를 참조하면, 본 발명의 유기박막 트랜지스터(200)는 게이트(220)가 형성된 기판(210)을 구비한다. 게이트(220)와 기판(210)상에 게이트 절연막(230)이 형성된다. 상기 게이트 절연막(230)상에 소오스전극(241)과 드레인전극(245)이 형성된다. 기판상에 소오스전극(241)과 드레인전극(245)사이에 채널영역(255)을 구비하는 반도체층(250)이 형성된다. 본 발명의 다른 실시예에서는 도시되지 않았으나, 게이트(220)과 기판(210)사이에는 버퍼막을 더 구비할 수도 있다.
기판(210)은 플라스틱기판, 유기기판 또는 금속기판을 포함한다. 상기 반도체층(250)은 유기반도체 물질을 포함한다. 상기 반도체층(250)은 비정질실리콘 또는 폴리실리콘 등과 같은 실리콘을 포함할 수 있다. 상기 소오스/드레인 전극(121), (125)은 Ag 막을 포함한다.
상기 게이트 절연막(230)은 고분자 유기절연물질을 포함하며, 단일막 또는 다층막을 포함한다. 바람직하게는, 상기 게이트 절연막(230)은 PS(polystyrene), PMMA(polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 비닐페놀계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상을 포함한다.
게이트 전극(220)의 하부층, 즉 기판(210)의 표면은 플라즈마 표면처리되어 기판(210)과 게이트 전극(220)간의 접착력이 개선된다. 이때, 상기 표면처리된 기판(210)의 표면과 콘택되어지므로, 상기 게이트전극(220)의 표면특성은 개질되어진다. 또한, 상기 게이트절연막(230)의 하부층 즉, 기판(210)의 표면과 게이트전극(220)의 표면은 플라즈마 표면처리되어 게이트절연막(230)과 기판(210) 및 게이트 전극(220)간의 접착력이 향상된다. 이때, 상기 게이트 절연막(230)은 상기 표면처리된 기판(210) 및 게이트전극(220)의 표면과 콘택되어지므로, 그의 표면특성은 개질되어진다. 상기 표면처리는 Ar, O2, N2, CO2, CF4 플라즈마를 이용한다.
이때, 상기 게이트 절연막(230)중 표면개질되는 부분은, 표면처리된 기판(210) 및 게이트전극(220)과 콘택되는 표면으로부터 수십 내지 수백 Å정도이다. 이와 마찬가지로, 상기 게이트전극(220)도 표면개질되는 부분은 기판(210)과 콘택되는 표면으로부터 수십 내지 수백Å정도이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 바텀 게이트 구조를 갖는 유기박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다. 도 5a 내지 도 5d는 게이트절연막과 기판 및 게이트전극의 계면에서의 표면특성을 향상시키기 위하여 표면처리공정을 수행하는 박막 트랜지스터의 제조방법을 설명하는 것이다.
도 5a를 참조하면, 기판(210)의 소정부분에 게이트(220)를 형성하고, 게이트(220)를 포함한 기판표면을 플라즈마 처리한다. 상기 표면처리공정은 저온 플라즈마장치를 이용하여 표면처리하는 것으로서, Ar, O2, N2, CO2, CF4 플라즈마를 이용하여 표면처리한다. 이때, 플라즈마 표면처리공정은 RF 파워를 이용하여 0.1 Torr의 압력하에서 10 내지 30초동안 수행한다.
도 5b를 참조하면, 표면처리된 기판상에 게이트 절연막(230)을 형성한다. 상기 게이트 절연막(230)은 기판표면과 콘택되는 표면의 특성이 개질되어 접착력이 강화된다. 이때, 게이트 절연막(230)은 기판표면과 콘택되는 표면으로부터 수십 내지 수백 Å 정도만 표면개질되고 나머지 벌크부분은 특성을 그대로 유지하게 된다.
도 5c를 참조하면, 게이트 절연막(230)상에 소오스전극(241)과 드레인전극(245)을 형성하고, 이어서 기판상에 반도체층(250)을 형성하면 도 4에 도시된 바와 같은 유기박막 트랜지스터(200)가 얻어진다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 바텀 게이트 구조를 갖는 유기박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다. 도 6a 내지 도 6d는 기판과 게이트전극의 계면에서의 표면특성을 향상시키기 위하여 표면처리공정을 수행하는 박막 트랜지스터의 제조방법을 설명하는 것이다.
도 6a를 참조하면, 기판(210)을 마련한 다음 기판표면을 플라즈마 처리한다. 상기 표면처리공정은 저온 플라즈마장치를 이용하여 표면처리하는 것으로서, Ar, O2, N2, CO2, CF4 플라즈마를 이용하여 표면처리한다. 이때, 플라즈마 표면처리공정은 RF 파워를 이용하여 0.1 Torr의 압력하에서 10 내지 30초동안 수행한다.
도 6b를 참조하면, 표면처리된 기판상에 잉크젯방식으로 Ag 막을 프린팅하여 게이트전극(220)을 형성한다. 상기 게이트 전극(220)은 기판의 표면과 콘택되는 표면의 특성이 개질되어 접착력이 강화된다. 이때, 게이트 전극(220)은 기판표면과 콘택되는 표면으로부터 수십 내지 수백 Å 정도만 표면개질되고 나머지 벌크부분은 특성을 그대로 유지하게 된다.
도 6c를 참조하면, 게이트전극(220) 및 기판(210)상에 게이트 절연막(230)을 형성하고, 게이트 절연막(230)상에 소오스전극(241)과 드레인전극(245)을 형성한다. 이어서, 기판상에 반도체층(250)을 형성하면 도 5에 도시된 바와 같은 유기박막 트랜지스터(200)가 얻어진다.
도 7는 본 발명의 일 실시예에 따른 탑 게이트 박막 트랜지스터를 구비한 유기발광 표시장치의 단면도를 도시한 것이다. 도 7에는 유기발광 표시장치(300)중 유기발광소자와 상기 유기발광소자를 구동하기 위한 유기박막 트랜지스터에 대하여 한정하여 도시한 것이다.
도 7을 참조하면, 기판(310)상에 박막 트랜지스터가 형성된다. 즉, 기판(310)상에 소오스전극(321)과 드레인전극(325)이 형성되고, 그위에 반도체층(330)이 형성된다. 이때, 기판(310)의 표면 및/또는 반도체층(350)의 표면은 플라즈마 표면처리된다. 상기 표면처리된 기판(310)의 표면상에 소오스/드레인 전극(321), (325)이 형성되고, 또한 표면처리된 반도체층(330)상에 게이트 절연막(340)이 형성되고, 상기 게이트 절연막(340)중 상기 반도체층(330)의 채널영역에 대응하는 부분에 게이트(350)가 형성된다.
상기 반도체층(330)은 유기반도체물질을 포함하거나 또는 실리콘막을 포함하며, 상기 소오스전극(321)과 드레인전극(325)사이에 채널영역(335)을 구비한다. 상기 소오스/드레인 전극(321), (325)은 표면처리된 기판(310)상에 형성되어 그의 표면과 접촉되는 표면특성이 개질되고, 상기 게이트 절연막(340)은 표면처리된 반도체층(330)상에 형성되어 그의 표면과 접촉되는 표면의 특성이 개질된다.
상기 소오스/드레인 전극(321), (325)은 Ag 막을 포함한다. 상기 게이트 절연막(340)은 고분자 유기절연물질을 포함하며, 단일막 또는 다층막을 포함한다. 바람직하게는, 상기 게이트 절연막(340)은 PS(polystyrene), PMMA(polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 비닐페놀계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상을 포함한다.
기판상에 보호막(360)이 형성되고, 상기 보호막(360)상에 비어홀(365)을 통 해 박막 트랜지스터의 소오스전극(321)과 드레인전극(325)중 드레인 전극(325)에 연결되는 유기발광소자가 형성된다. 상기 유기발광소자는 하부전극(370), 유기막층(390) 및 상부전극(395)을 구비한다. 상기 하부전극(370)은 화소전극으로 작용하며, 화소분리막(380)의 개구부(385)에 의해 노출된다.
상기 하부전극(370)은 애노드전극으로 작용하고, 상기 상부전극(395)은 캐소드전극으로 작용하지만, 이에 반드시 한정되는 것이 아니라 하부전극(370)이 캐소드전극으로 작용하고 상부전극(395)이 애노드전극으로 작용할 수도 있다. 상기 유기막층(390)은 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 및 정공억제층으로부터 선택되는 하나이상의 유기막을 포함한다.
도 8은 본 발명의 다른 실시예에 따른 바텀 게이트 박막 트랜지스터를 구비한 유기발광 표시장치의 단면도를 도시한 것이다. 도 7에는 유기발광 표시장치(400)중 유기발광소자와 상기 유기발광소자를 구동하기 위한 유기박막 트랜지스터에 대하여 한정하여 도시한 것이다.
도 8을 참조하면, 기판(410)상에 박막 트랜지스터가 형성된다. 즉, 기판상에 게이트(420)가 형성된다. 게이트전극(420)를 구비한 기판(210)상에 게이트절연막(430)이 형성된다. 상기 게이트 절연막(430)상에 소오스/드레인 전극(441), (445)이 형성되고, 기판상에 반도체층(450)이 형성된다. 상기 반도체층(450)은 유기반도체물질을 포함하거나 또는 실리콘막을 포함하며, 상기 게이트전극(420)은 Ag 막을 포함한다.
이때, 기판(410)의 표면 및/또는 기판(410)의 표면과 게이트전극(420)의 표 면은 플라즈마 표면처리된다. 상기 표면처리된 기판(410)의 표면상에 게이트전극(420)이 형성되고, 또한 표면처리된 기판(410)과 게이트전극(420)상에 게이트 절연막(430)이 형성된다. 게이트전극(420)은 표면처리된 기판의 표면과 접촉하여 표면특성이 개질되고, 상기 게이트 절연막(430)은 표면처리된 기판(410)과 게이트전극(420)의 표면과 접촉하여 표면의 특성이 개질된다.
상기 게이트 절연막(430)은 고분자 유기절연물질을 포함하며, 단일막 또는 다층막을 포함한다. 바람직하게는, 상기 게이트 절연막(430)은 PS(polystyrene), PMMA(polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 비닐페놀계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상을 포함한다.
기판상에 보호막(460)이 형성되고, 상기 보호막(460)상에 비어홀(465)을 통해 박막 트랜지스터의 소오스전극(441)과 드레인전극(445)중 드레인 전극(445)에 연결되는 하부전극(470), 유기막층(490) 및 상부전극(495)을 구비하는 유기발광소자가 형성된다. 상기 하부전극(470)은 화소전극으로 작용하며, 화소분리막(480)의 개구부(485)에 의해 노출된다.
상기 하부전극(470)은 애노드전극으로 작용하고, 상기 상부전극(495)은 캐소드전극으로 작용하지만, 이에 반드시 한정되는 것이 아니라 하부전극(470)이 캐소드전극으로 작용하고 상부전극(495)이 애노드전극으로 작용할 수도 있다. 상기 유기막층(490)은 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 및 정공 억제층으로부터 선택되는 하나이상의 유기막을 포함한다.
본 발명의 박막 트랜지스터의 제조방법에서, 소오스/드레인 전극 또는 게이트전극과 기판간의 접착력을 향상시키기 위한 플라즈마 표면처리공정과 게이트절연막과 기판간의 접착력을 향상시키기 위한 플라즈마 표면처리공정중 하나만 수행하거나 또는 2개의 공정을 모두 수행할 수도 있다.
본 발명의 실시예에 따른 유기박막 트랜지스터 및 이를 구비하는 유기전계 발광표시장치는 도면에 도시된 구조에 한정되는 것이 아니라 다양한 구조를 갖는 유기박막 트랜지스터 및 이를 구비한 유기전계 발광표시장치에 적용가능하다.
본 발명의 실시예에서는 평판표시소자로서 유기박막 트랜지스터를 구동소자로 사용하는 유기전계 발광표시장치에 대하여 예시하였으나, 본 발명의 하부막의 플라즈마를 이용한 표면처리공정에 의해 하부막과 게이트절연막의 접착력이 강화된 유기박막 트랜지스터를 구동소자로 사용하는 액정표시장치 등과 같은 평판표시장치에도 작용할 수 있다.
본 발명의 실시예는 유기반도체층이 패터닝되지 않고 소오스/드레인 전극과 콘택되도록 형성되었으나, 이에 반드시 한정되는 것이 아니라 유기반도체층이 패터닝되는 유기박막 트랜지스터에도 적용 가능하다.
본 발명의 실시예에 따른 유기 박막 트랜지스터 및 그의 제조방법에 따르면, 기판표면을 플라즈마를 이용하여 표면처리하여 준다음 게이트 절연막을 형성하여 기판표면과 게이트 절연막간의 접착력을 강화시고, 또한 게이트전극 또는 소오스/ 드레인 전극을 형성하여 줌으로써, 전극과 기판의 접착력을 강화시켜 줄 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (38)

  1. 기판을 준비하는 단계와;
    기판상에 유기절연막을 형성하는 단계를 포함하며,
    상기 유기절연막을 형성하는 단계전에, 상기 유기절연막과 기판간의 접착력을 강화시켜 주기 위하여 기판표면을 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 유기절연막 형성방법.
  2. 제1항에 있어서,
    상기 플라즈마 표면처리는 Ar, O2, N2, CO2 및 CF4 로부터 선택되는 하나의 개스를 이용하여 표면처리하는 것을 특징으로 하는 유기절연막 형성방법.
  3. 제1항에 있어서,
    상기 유기절연막은 플라즈마 표면처리에 의해 기판과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된 것을 특징으로 하는 유기절연막 형성방법.
  4. 제1항에 있어서,
    상기 유기절연막은 PS(polystyrene), PMMA(polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에 테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 비닐페놀계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상을 포함하는 것을 특징으로 하는 유기절연막 형성방법.
  5. 기판을 준비하는 단계와;
    기판상에 금속막을 프린팅하는 단계를 포함하며,
    상기 금속막을 형성하는 단계전에, 상기 금속막과 기판간의 접착력을 강화시켜 주기 위하여 기판표면을 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 금속막 형성방법.
  6. 제5항에 있어서,
    상기 금속막은 Ag 막을 잉크젯방식으로 프린팅하는 것을 특징으로 하는 금속막 형성방법.
  7. 제5항에 있어서,
    상기 플라즈마 표면처리는 Ar, O2, N2, CO2 및 CF4 로부터 선택되는 하나의 개스를 이용하여 표면처리하는 것을 특징으로 하는 금속막 형성방법.
  8. 제5항에 있어서,
    상기 금속막은 플라즈마 표면처리에 의해 기판과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된 것을 특징으로 하는 금속막 형성방법.
  9. 기판상에 게이트전극, 소오스/드레인 전극, 반도체층 및 상기 전극간을 절연시키는 유기절연막을 형성하는 것을 포함하고,
    상기 유기절연막을 형성하기 전에 또는 상기 소오스/드레인 전극 및 게이트전극중 하나의 전극을 형성하기 전에 기판표면을 플라즈마 표면처리하는 것을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제9항에 있어서,
    상기 플라즈마 표면처리는 Ar, O2, N2, CO2 및 CF4 로부터 선택되는 하나의 개스를 이용하여 표면처리하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제9항에 있어서,
    상기 유기절연막은 유기 게이트 절연막을 포함하며,
    PS(polystyrene), PMMA(polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 비닐페놀계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제9항에 있어서,
    상기 유기절연막은 게이트 및 기판과 콘택되며, 상기 게이트 및 기판표면이 플라즈마 표면처리된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  13. 제12항에 있어서,
    상기 유기절연막은 플라즈마 표면처리에 의해 기판 및 게이트와 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  14. 제9항에 있어서,
    상기 유기절연막은 반도체층과 콘택되며, 상기 반도체층의 표면이 플라즈마 표면처리된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 제14항에 있어서,
    상기 유기절연막은 상기 반도체층과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  16. 제9항에 있어서,
    상기 소오스/드레인 전극 및 게이트전극중 하나의 전극은 게이트전극이며, 상기 게이트전극과 콘택되는 기판의 표면이 플라즈마 표면처리되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  17. 제16항에 있어서,
    상기 게이트전극은 Ag 막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  18. 제17항에 있어서,
    상기 게이트전극은 잉크젯방식으로 프린팅되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  19. 제17항에 있어서,
    상기 게이트전극은 플라즈마 표면처리에 의해 기판과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  20. 제9항에 있어서,
    상기 소오스/드레인 전극 및 게이트전극중 하나의 전극은 소오스/드레인전극이며, 상기 소오스/드레인 전극과 콘택되는 기판의 표면이 플라즈마 표면처리되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  21. 제20항에 있어서,
    상기 소오스/드레인 전극은 Ag 막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  22. 제21항에 있어서,
    상기 소오스/드레인 전극은 잉크젯방식으로 프린팅되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  23. 제21항에 있어서,
    상기 소오스/드레인 전극은 상기 반도체층과 콘택된 표면으로부터 수십 내지 수백Å 까지만 그의 표면이 개질된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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