KR100647693B1 - 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치 - Google Patents

유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치 Download PDF

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Abstract

본 발명은 유기 반도체층의 표면손상을 방지하고, 오프 전류를 감소시킬 수 있는 유기 박막 트래지스터 및 그의 제조방법과 유기박막 트랜지스터를 구비한 유기전계 발광표시장치를 개시한다.
본 발명의 유기박막 트랜지스터는 기판과; 기판상에 형성된 소오스/드레인 전극과; 상기 소오스/드레인 전극과 콘택되도록 형성되고, 채널층을 구비한 반도체층과; 상기 반도체층상에 형성된 보호막과; 기판상에 형성된 게이트와; 상기 게이트와 소오스/드레인 전극사이에 형성된 게이트 절연막과; 상기 반도체층과 상기 보호막에 걸쳐 형성되어, 상기 반도체층의 채널층을 한정하는 분리패턴을 구비한다.

Description

유기박막 트랜지스터 및 그의 제조방법과 유기 박막 트랜지스터를 구비한 유기전계 발광표시장치{Organic TFT, Method for fabricating the same and flat panel display with OTFT}
도 1은 종래의 유기 박막 트랜지스터의 단면도,
도 2는 종래의 박막 트랜지스터에 있어서, 레이저 어블레이션법으로 유기 반도체층을 패터닝한 경우 유기 반도체층의 표면손상을 보여주는 도면,
도 3은 본 발명의 일 실시예에 따른 유기 박막 트랜지스터의 단면도,
도 4a 내지 도 4d는 도 3에 도시된 일 실시예에 따른 유기 박막 트랜지스터의 단면도,
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터에 있어서, 유기 반도체층의 분리패턴을 도시한 평면도,
도 6은 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 단면도,
도 7은 본 발명의 또 다른 실시예에 따른 유기박막 트랜지스터의 단면도,
도 8a 내지 도 8d는 도 7에 도시된 다른 실시예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도,
도 9a 내지 도 9d는 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터에 있어서, 유기반도체층의 패턴을 도시한 평면도,
도 10은 본 발명의 또 다른 실시예에 따른 유기 박막 트랜지스터를 구비한 유기전계 발광표시장치의 단면도,
도 11은 본 발명의 일 실시예에 따른 유기박막트랜지스터를 구비한 유기전계 발광표시장치의 단면도,
도 12는 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터를 구비한 유기전계 발광표시장치의 단면도,
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200, 300, 400 : 유기박막 트랜지스터
500, 600 : 유기전계 발광표시장치 110, 210, 310, 410 : 기판
130, 240, 335, 445 : 반도체층 155, 215, 355, 415 : 게이트
121, 125, 231, 235, 321, 325, 431, 435 : 소오스/드레인 전극
360, 460 : 보호막 150, 220, 350, 420 : 게이트 절연막
370, 470 : 애노드전극 380, 480 : 화소분리막
390, 490 : 유기막층 395, 495 : 캐소드전극
본 발명은 평판표시장치용 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 유기 반도체층의 표면 손상을 방지할 수 있는 유기 박막 트랜지스터 및 그의 제조방법과 유기박막 트랜지스터를 구비한 평판표시장치에 관한 것이다.
유기 박막 트랜지스터는 차세대 디스플레이장치의 구동소자로서 활발한 연구가 진행되고 있다. 유기 박막 트랜지스터(OTFT, organic thin film transistor)는 반도체층으로 실리콘막 대신에 유기막을 사용하는 것으로서, 유기막의 재료에 따라 올리고티오펜(oligothiophene), 펜타센(pentacene) 등과 같은 저분자 유기물 박막 트랜지스터와 폴리티오펜(polythiophene) 계열 등과 같은 고분자 유기물 박막 트랜지스터로 분류된다.
이러한 유기 박막 트랜지스터를 스위칭 소자로 사용하는 유기 전계 발광표시장치는 적어도 2개의 유기박막 트랜지스터, 예를 들어 하나의 스위칭 유기 박막 트랜지스터 및 하나의 구동 유기 박막 트랜지스터와 하나의 캐패시터 그리고 상, 하부전극사이에 유기막층이 개재된 유기전계 발광소자를 구비한다.
통상적으로, 플렉서블 유기전계 발광표시장치는 기판으로 플렉서블 기판을 사용하고, 상기 플렉서블 기판은 플라스틱 기판을 포함한다. 플라스틱 기판은 열안정성이 매우 취약하여 저온공정을 이용하여 유기 전계 발광표시장치를 제조하는 것이 요구되고 있다.
이에 따라 반도체층으로 유기막을 사용하는 유기 박막 트랜지스터는 저온공정이 가능하므로, 플렉서블 유기전계 발광표시장치의 스위칭소자로서 각광을 받고 있다.
국내특허 공개공보 2004-0028010호에는 박막증착시간을 단축시킬 수 있으며, 정공이동도를 향상시킬 수 있는 펜타센 박막 트랜지스터를 개시하였다. 국내특허공보 2004-0084427호에는 트랜지스터의 전기적 성능을 향상시킬 수 있는 유기 박막 트랜지스터의 소자구조 및 그 제조방법에 관한 것이다. 또한, 일본특허 공개공보 2003-92410호에는 채널영역이 라디칼(radical)을 갖는 유기화합물로 구성되어, 캐리어 이동도와 온/오프전류비를 향상시킬 수 있는 박막 트랜지스터를 개시하였다.
도 1은 종래의 유기 박막 트랜지스터의 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 유기 박막 트랜지스터는 기판(11)상에 형성된 게이트 전극(12)과, 상기 게이트 전극(12)을 포함한 기판상에 형성된 게이트 절연막(13)과, 상기 게이트 절연막(13)상에 형성된 소오스/드레인 전극(14), (15)과, 상기 소오스/드레인 전극(14), (15) 및 게이트 절연막(13)상에 형성된 유기 반도체층(16)을 구비한다.
상기한 바와 같은 구조를 갖는 종래의 유기 박막 트랜지스터는 반도체(16)이 유기반도체층을 포함하며, 상기 반도체층(16)이 패터닝되지 않고 기판상에 전면적으로 형성된다. 그러므로, 유기박막층과의 사이에 캐리어, 예를 들어 정공이 축적되어 원하지 않는 누설전류가 흐르는 문제점이 있었다.
이를 해결하기 위하여 반도체층을 레이저 어블레이션법으로 패터닝하는 경우에는, 도 2에 도시된 바와같이 패터닝된 반도체층의 에지부분(21)에서 레이저에 의한 열변성이나 리캐스팅되는(recasting) 문제점이 있었다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 유기반도체층의 표면손상없이 유기 반도체층을 패터닝할 수 있는 유기 박막 트랜지스터 및 그의 제조방법과 유기 박막 트랜지스터를 구비한 유기전계 발광표시장치를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 기판과; 기판상에 형성된 소오스/드레인 전극과; 상기 소오스/드레인 전극과 콘택되도록 형성되고, 채널층을 구비한 반도체층과; 상기 반도체층상에 형성된 보호막과; 기판상에 형성된 게이트와; 상기 게이트와 소오스/드레인 전극사이에 형성된 게이트 절연막과; 상기 반도체층과 상기 보호막에 걸쳐 형성되어, 상기 반도체층의 채널층을 한정하는 분리패턴을 구비하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 반도체층은 유기반도체층을 포함하며, 상기 분리패턴은 폐곡선형태의 홈 또는 적어도 1쌍의 평행선형태의 홈을 구비한다. 상기 보호막은 유기절연막, 무기절연막 또는 유기-무기 하이브리드막을 포함하며, 실리콘산화막, 실리콘 질화막, PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate), 폴리이미드(polyimide), 파릴렌(parylene), PVP(polyvinyl phenol), PI/Al2O3 및 감광성물질로부터 선택된다. 상기 보호막은 상기 반도체층보다 작은 두께를 갖으며, 10 내지 1000Å의 두께를 갖는다.
또한, 본 발명은 기판과; 기판상에 형성된 소오스/드레인 전극과; 상기 소오스/드레인 전극과 콘택되고, 적어도 상기 소오스/드레인 전극과 이들사이에 대응하여 형성된 유기반도체층과; 상기 반도체층상에 형성된 감광막과; 기판상에 형성된 게이트와; 상기 게이트와 소오스/드레인 전극사이에 형성된 게이트 절연막을 구비하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 게이트, 소오스/드레인 전극 및 반도체층을 구비하는 박막 트랜지스터를 제조하는 방법에 있어서, 기판상에 반도체층을 형성하는 단계와; 상기 반도체층상에 보호막을 형성하는 단계와; 상기 반도체층과 보호막을 패터닝하여 반도체층의 채널층을 한정하는 분리패턴을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 게이트, 소오스/드레인 전극 및 반도체층을 구비하는 박막 트랜지스터를 제조하는 방법에 있어서, 기판상에 반도체층을 형성하는 단계와; 상기 반도체층의 일부분상에 감광성 물질을 형성하는 단계와; 상기 감광성 물질을 노광 및 현상하여 일부를 제거하는 단계와; 상기 감광성물질을 보호막으로 이용하여 상기 반도체층을 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 기판상에 형성되고, 게이트, 소오스/드레인 전극 및 채널층을 구비한 유기 반도체층을 포함하는 박막 트랜지스터와; 상기 박막 트랜지스터에 연결되는 화소전극을 구비하는 표시소자와; 상기 소오스/드레인 전극과 게이트사이에 형성된 절연막과; 상기 유기 반도체층상에 형성된 보호막과; 상기 보호막과 유기 반도체층에 걸쳐 형성되고, 상기 채널층을 한정하기 위한 분리패턴을 포함하는 평판표시장치를 제공하는 것을 특징으로 한다.
상기 평판표시장치는 서로 교차하도록 배열되는 게이트라인 및 데이터라인과, 상기 게이트라인 및 데이터라인에 의해 한정되는 화소영역을 더 포함하며, 각 화소영역에는 상기 박막 트랜지스터와 표시소자가 각각 배열되며, 상기 분리패턴은 폐곡선형태의 홈 또는 상기 게이트라인 또는 데이터라인을 따라 연장되는 적어도 1쌍의 평행선형태의 홈을 구비한다.
또한, 본 발명은 기판상에 형성되고, 게이트, 소오스/드레인 전극 및 상기 소오스/드레인 전극과 이들사이에 대응하는 유기 반도체층을 포함하는 박막 트랜지스터와; 상기 박막 트랜지스터에 연결되는 화소전극을 구비하는 표시소자와; 상기 소오스/드레인 전극과 게이트사이에 형성된 절연막과; 상기 유기 반도체층상에 형성된 감광성 물질을 포함하는 평판표시장치를 제공하는 것을 특징으로 한다.
상기 평판표시장치는 서로 교차하도록 배열되는 게이트라인 및 데이터라인과, 상기 게이트라인 및 데이터라인에 의해 한정되는 화소영역을 더 포함하며, 각 화소영역에는 상기 박막 트랜지스터와 표시소자가 각각 배열되며, 상기 반도체층과 보호막은 소오스/드레인 전극과 이들사이의 부분에 적어도 대응하는 박스형태, 열 또는 행방향으로 연장되는 라인형태 그리고 열과 행방향으로 연장되는 메쉬형태중 하나의 패턴을 갖는다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예에 따른 유기 박막 트랜지스터의 단면도를 도시한 것이다. 도 3에 도시된 유기 박막 트랜지스터(100)는 탑게이트구조를 갖는다.
도 3을 참조하면, 기판(110)상에 소오스/드레인 전극(121), (125)이 형성된다. 상기 소오스/드레인 전극(121), (125)과 콘택되도록 기판(110)상에 반도체층(130)이 형성되고, 상기 반도체층(130)상에 보호막(140)이 형성된다. 보호막(140)상에 게이트 절연막(150)이 형성되고, 상기 소오스/드레인 전극(121), (125)사이에 위치한 반도체층(130)의 채널영역(135)에 대응하여 게이트(155)가 게이트 절연막(150)상에 형성된다.
상기 기판(110)은 글라스기판, 플라스틱기판 및 금속기판으로부터 선택된다. 금속기판으로는 바람직하게 SUS(steel use stainless)를 사용한다. 플라스틱 기판으로는 바람직하게 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 그룹으로부터 선택되는 플라스틱 필름을 포함한다.
상기 반도체층(130)은 유기반도체층을 포함하며, 상기 반도체층(130)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리티오펜-헤테로고 리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복실산 디안하이드라이드 및 그 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체로부터 선택되는 적어도 하나의 유기막을 포함한다.
상기 게이트 절연막(150)은 유기절연막 또는 무기절연막의 단일막 또는 다층막으로 구성되거나 또는 유-무기 하이브리드막으로 구성된다. 상기 절연막은 SiO2, SiNx, Al2O3, Ta2O5, BST, PZT로 이루어진 그룹으로부터 선택되는 하나이상의 무기절연막을 포함한다.
또한, 상기 게이트 절연막(150)은 PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상의 유기절연막을 포함한다.
상기 보호막(140)은 유기절연막 또는 무기절연막을 포함하거나 또는 유기-무기 하이브리드막을 포함한다. 유기절연막으로는 게이트절연막으로 사용되는 물질중 방향족(aromatic)물질을 포함하는 광흡수성물질을 사용하는 것이 바람직하다. 상기 보호막(140)은 상기 반도체층(130)보다 작은 두께를 갖는 것이 바람직하며, 예를 들어 상기 보호막(140)은 1000Å이하의 두께를 갖는 것이 바람직하다. 바람직하게는, 상기 보호막(140)은 10 내지 1000Å의 두께를 갖는다.
바람직하게는 상기 보호막(140)은 실리콘산화막, 실리콘 질화막, PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate), 폴리이미드(polyimide), 파릴렌(parylene), PVP(polyvinyl phenol), PI/Al2O3 및 감광성물질로부터 선택된다.
상기 유기 박막 트랜지스터(100)는 상기 반도체층(130)과 보호막(140)에 걸쳐 형성되는 분리패턴(145)을 구비한다. 상기 반도체층(130)중 소오스/드레인 전극(121), (125)사이에 걸쳐 형성되고, 상기 분리패턴(145)에 의해 분리되어지는 부분(135)은 박막 트랜지스터의 채널층으로 작용한다. 상기 분리패턴(145)은 상기 채널층(135)을 인접한 박막 트랜지스터의 채널층과 분리시켜 주기 위한 것으로서, 홈형태를 갖는다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터에 있어서, 반도체층(130)의 채널층(135)을 분리시켜 주기위한 분리패턴(145)의 일예를 나타내는 평면도를 도시한 것이다.
도 5a 내지 도 5d는 유기전계 발광표시장치의 하나의 화소를 구성하는 박막 트랜지스터중 게이트라인(101) 및 데이터라인(103)에 연결되는 박막 트랜지스터에 한정하여 도시한 것이다. 본 발명의 실시예는 화소의 박막 트랜지스터에 적용되는 것으로 예시하였으나, 이에 반드시 한정되는 것이 아니라 유기전계 발광표시장치에 사용되는 박막 트랜지스터에는 모두 적용가능하다.
도 5a를 참조하면, 상기 분리패턴(145)은 상기 채널층(135)을 둘러싸는 폐곡선상의 홈을 구비하며, 게이트라인(250)과 데이터라인(220)에 의해 한정되는 화소영역(105)내에 배열된다. 상기 분리패턴(145)은 상기 채널층(135)을 이웃하는 화소영역(105a)에 배열되는 박막 트랜지스터(도면상에는 도시되지 않음)와 분리시켜 준다. 도면부호 135a와 135b는 각각 반도체층(130)의 채널층(135)과 소오스/드레인 전극(121), (125)이 콘택되는 부분을 나타낸다.
이때, 하나의 화소영역에 다수의 박막 트랜지스터가 배열되는 경우, 상기 분리패턴은 각각의 화소영역별로 형성되거나 또는 하나의 화소영역에 배열되는 각각의 박막 트랜지스터 별로 형성되는 것도 가능하다.
다른 예로서, 상기 분리패턴(145)은 해당하는 화소영역(105)을 벗어나 상기 게이트라인(101) 또는 데이터라인(103)에 중첩되어 형성되거나 또는 이웃하는 화소영역(105a)에 결쳐 형성되는 것도 가능하다.
도 5b를 참조하면, 상기 분리패턴(145)은 게이트라인(101)을 따라 연장 형성되는 1쌍의 평행선상의 홈을 구비하며, 화소영역(105)내에서 상기 채널층(135)이 1쌍의 평행선상의 홈(145)사이에 위치하여 이웃하는 화소영역(105a)에 배열된 박막 트랜지스터(도면상에는 도시되지 않음)와 분리되도록 형성된다.
이때, 하나의 화소영역에 다수의 박막 트랜지스터가 배열되는 경우, 상기 분리패턴은 각각의 화소영역별로 형성되거나 또는 하나의 화소영역에 배열되는 각각의 박막 트랜지스터 별로 형성되는 것도 가능하다.
다른 예로서, 상기 분리패턴(145)인 1쌍의 평행선상의 홈이 해당하는 화소영 역(105)을 벗어나 이웃하는 화소영역(105a)에 걸쳐 게이트라인(101)을 따라 연장 형성되어, 상기 채널층(135)을 상기 화소영역(105a)에 배열되는 박막 트랜지스터와 분리시켜 줄 수도 있다.
도 5c를 참조하면, 상기 분리패턴(145)은 데이터라인(103)을 따라 연장 형성되는 1쌍의 평행선상의 홈을 구비하며, 화소영역(105)내에서 상기 채널층(135)이 1쌍의 평행선상의 홈사이에 위치하여 이웃하는 화소영역(105a)에 배열된 박막 트랜지스터(도면상에는 도시되지 않음)와 분리되도록 형성된다.
이때, 하나의 화소영역에 다수의 박막 트랜지스터가 배열되는 경우, 상기 분리패턴은 각각의 화소영역별로 형성되거나 또는 하나의 화소영역에 배열되는 각각의 박막 트랜지스터 별로 형성되는 것도 가능하다.
다른 예로서, 상기 분리패턴(145)은 1쌍의 평행선상의 홈이 해당하는 화소영역(105)을 벗어나 이웃하는 화소영역(105a)에 걸쳐 데이타라인(103)을 따라 연장 형성되어, 상기 채널층(135)을 상기 화소영역(105a)에 배열되는 박막 트랜지스터와 분리시켜 줄 수도 있다.
도 5d를 참조하면, 상기 분리패턴(145)은 게이트라인(101) 및 데이터라인(103)을 따라 연장 형성되는, 서로 교차하는 2쌍의 평행선상의 홈을 구비한다. 상기 분리패턴(145)은 화소영역(105)내에서 상기 채널층(135)이 2쌍의 평행선상의 홈사이에 위치하여 이웃하는 화소영역(105a)에 배열된 박막 트랜지스터(도면상에는 도시되지 않음)와 분리되도록 형성된다.
이때, 하나의 화소영역에 다수의 박막 트랜지스터가 배열되는 경우, 상기 분 리패턴은 각각의 화소영역별로 형성되거나 또는 하나의 화소영역에 배열되는 각각의 박막 트랜지스터 별로 형성되는 것도 가능하다.
다른 예로서, 상기 분리패턴(145)은 2쌍의 평행선상의 홈이 해당하는 화소영역(105)을 벗어나 이웃하는 화소영역(105a)에 걸쳐 게이트라인(101) 및 데이타라인(103)을 따라 연장 형성되어, 상기 채널층(135)을 상기 화소영역(105a)에 배열되는 박막 트랜지스터와 분리시켜 줄 수도 있다.
본 발명의 실시예에서는, 상기 분리패턴(145)은 상기 소오스/드레인 전극(121), (125)의 일부분을 노출시키도록 반도체층(130) 및 보호막(140)이 완전히 식각된 홈형태를 갖는 것으로 예시하였으나, 이에 반드시 한정되는 것이 아니라 반도체층(130)이 일정 두께만큼만 식각되는 홈형태를 갖는 것도 가능하다.
도 5a 내지 도 5d 에 도시된 분리패턴(145)은 이웃하는 화소영역(105), (105a)에 각각 배열되는 박막 트랜지스터의 채널층을 서로 분리시켜 주는 것으로 예시하였으나, 이에 반드시 한정되는 것이 아니라 상기 분리패턴(145)은 하나의 화소영역에 배열되는 다수의 박막 트랜지스터의 채널층을 서로 분리시켜 주는 구조에도 적용가능하다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 유기박막 트랜지스터의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 일 실시예에 따른 유기박막 트랜지스터의 제조방법은 반도체층을 패터닝하기 위하여 레이저 어블레이션공정을 이용한다.
도 4a를 참조하면, 기판(110)상에 소오스/드레인 전극(121), (125)을 형성한 다. 상기 기판(110)은 바람직하게 글라스기판, 금속기판 또는 플라스틱기판 등을 포함한다. 도 4B를 참조하며, 기판상에 반도체층(130)을 형성하고, 상기 반도체층(130)상에 보호막(140)을 형성한다.
상기 반도체층(130)은 유기 반도체층을 포함하며, 상기 보호막(140)은 유기절연막 또는 무기절연막을 포함하거나 또는 유기-무기 하이브리드막을 포함한다. 상기 보호막(140)은 후속공정에서 레이어 어블레이션공정을 이용하여 반도체층(130)을 패터닝할 때 반도체층(130)의 표면손상을 방지하는 역할을 한다.
도 4c를 참조하면, 상기 보호막(140)과 반도체층(130)을 레이저 어블레이션공정을 통해 식각하여 반도체층(130)의 채널층(135)을 분리시켜 주기위한 분리패턴(145)을 형성한다. 이때, 상기 분리패턴(145)은 도 5a 내지 도 5d에 도시된 바와같은 홈 형태를 갖는다.
상기 보호막(140)은 상기 반도체층(130)보다 작은 두께로 형성하며, 1000Å이하의 두께로 형성한다. 바람직하게는 10 내지 1000Å의 두께로 형성한다. 반도체층(130)의 두께보다 보호막(140)을 두껍게 형성되면, 예를 들어 반도체층(130)을 500 내지 1500Å의 두께로 형성하고, 보호막(140)을 1 내지 2㎛의 두께로 형성하면, 레이저 어블레이션공정을 이용한 반도체층(130)의 패터닝시, 다량의 파티클이 발생하게 되기 때문이다.
상기 보호막(140)은 유기 절연막 또는 무기 절연막을 포함하거나 또는 유기-무기 하이브리드막을 포함한다. 이때, 상기 보호막(140)은 레이저 어블레이션공정을 이용하여 분리패턴(145)이 형성되므로, 광흡수성물질을 사용하는 것이 바람직하 다.
예를 들어, 상기 보호막(140)은 실리콘산화막, 실리콘 질화막, PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate), 폴리이미드(polyimide), 파릴렌(parylene), PVP(polyvinyl phenol), PI/Al2O3 로부터 선택되는 절연막을 포함한다. 또한, 보호막(140)은 네가티브 감광성물질 또는 포지티브 감광성물질을 포함할 수 있다.
도 4d를 참조하면, 상기 분리패턴(145)이 형성된 보호막(140)상에 게이트 절연막(150)을 형성한다. 이어서, 상기 게이트 절연막(150)상에 게이트(155)를 형성하여 일 실시예에 따른 유기 박막 트랜지스터(100)를 제조한다.
상기 게이트 절연막(150)은 유기절연막 또는 무기절연막을 포함하거나 또는 유기-무기 하이브리드막을 포함하며, 단일막 또는 다층막으로 구성된다. 상기 절연막은 SiO2, SiNx, Al2O3, Ta2O5, BST, PZT로 이루어진 그룹으로부터 선택되는 하나이상의 무기절연막을 포함한다.
또한, 상기 게이트 절연막(150)은 PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상의 유기절연막을 포함한다.
본 발명의 실시예에서, 게이트 절연막(150)이나 보호막(140)이 유기물질을 포함하는 경우, 반도체층(130)의 채널층(135)을 분리시켜 주기 위한 분리패턴(145) 이 반도체층(130)과 보호막(140)에 걸쳐 형성되므로, 상기 보호막(140)은 방향족물질을 포함하는 광흡수가 가능한 유기물질을 사용하여야 한다. 반면에, 게이트 절연막(150)은 분리패턴(145)을 형성한 후 형성되므로, 광흡수가 가능한 유기물이나 광흡수가 가능하지 않은 유기물을 모두 사용 가능하다.
도 6은 본 발명의 다른 실시예에 따른 플렉서블 유기전계 발광표시장치에 사용되는 유기 박막 트랜지스터의 단면도를 도시한 것이다. 다른 실시예에 따른 유기박막 트랜지스터(200)는 바텀 게이트구조를 갖는다.
도 6을 참조하면, 기판(210)상에 게이트(215)가 형성되고, 그위에 게이트 절연막(220)이 형성되며, 게이트 절연막(220)상에 소오스/드레인 전극(231), (235)이 형성된다. 상기 소오스/드레인 전극(231), (235)과 콘택되는 반도체층(240)이 형성되며, 상기 반도체층(240)상에 보호막(250)이 형성된다.
일 실시예에서와 마찬가지로, 상기 기판(210)은 글라스기판, 플라스틱기판 또는 금속기판 등을 포함하고, 상기 반도체층(230)은 유기반도체층을 포함한다. 상기 게이트 절연막(220)은 유기절연막 또는 무기 절연막을 포함하거나 또는 유기-무기 하이브리드막을 포함하며, 단일층 또는 멀티층으로 구성된다.
상기 보호막(250)은 광흡수가 가능한 물질로서, 유기절연막 또는 무기절연막을 포함하거나 또는 유기-무기 하이브리드막을 포함한다. 상기 보호막(250)은 반도체층(240)보다 작은 두께를 갖으며, 1000Å이하의 두께를 갖는다. 바람직하게는 10 내지 1000Å의 두께를 갖는 것이 바람직하다.
상기 유기 박막 트랜지스터(200)는 상기 반도체층(240)과 보호막(250)에 걸 쳐 형성되는 분리패턴(255)을 구비한다. 상기 반도체층(240)중 소오스/드레인 전극(231), (235)사이에 걸쳐 형성되는 부분(245)은 박막 트랜지스터의 채널층으로 작용한다. 상기 분리패턴(255)은 상기 채널층(245)을 인접한 박막 트랜지스터(도면상에는 도시되지 않음)의 채널층과 분리시켜 주기 위한 것으로서, 도 5a 내지 도 5d 에 도시된 바와 같은 다양한 형태의 홈을 구비한다.
본 발명의 다른 실시예에 따른 유기박막 트랜지스터(200)의 제조방법은 일 실시예에 따른 유기박막 트랜지스터(100)의 제조방법과 동일하다. 즉, 기판(210)상에 게이트(215), 게이트절연막(220) 및 소오스/드레인 전극(231), (235)을 형성한다. 이어서, 기판상에 반도체층(240)과 보호막(250)을 형성한 다음 레이저 어블레이션공정을 이용하여 분리패턴(255)을 형성하여 반도체층(240)을 패터닝한다.
본 발명의 실시예에 따르면, 반도체층상에 보호막을 형성한 다음 레이저 어블레이션법을 통해 상기 반도체층을 패터닝하므로써, 유기 반도체층의 표면손상을 최소화할 수 있을 뿐만 아니라 캐리어의 축적을 방지하여 트랜지스터의 오프전류를 감소시킬 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 유기 박막 트랜지스터의 단면도를 도시한 것이다. 다른 실시예에 따른 유기 박막 트랜지스터(300)는 탑게이트(top gate) 구조를 갖는다.
도 7을 참조하면, 기판(310)상에 소오스/드레인 전극(321), (325)이 형성되고, 상기 소오스/드레인 전극(321), (325)과 콘택되도록 반도체층(335)이 형성된다. 상기 반도체층(335)은 상기 소오스/드레인 전극(321), (325)과 이들사이에 대 응하도록 형성되며, 상기 반도체층(335)상에 보호막(345)이 형성된다. 기판상에 게이트 절연막(350)이 형성되고, 상기 게이트 절연막(350)상에 게이트(355)가 형성된다.
상기 기판(310)은 글라스기판, 플라스틱기판 및 금속기판으로부터 선택된다. 금속기판으로는 바람직하게 SUS(steel use stainless)를 사용한다. 플라스틱 기판으로는 바람직하게 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 그룹으로부터 선택되는 플라스틱 필름을 포함한다.
상기 반도체층(335)은 유기반도체층을 포함하며, 상기 반도체층(130)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴 리티오펜비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복실산 디안하이드라이드 및 그 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체로부터 선택되는 적어도 하나의 유기막을 포함한다.
상기 게이트 절연막(350)은 유기절연막 또는 무기절연막을 포함하거나 또는 유-무기 하이브리드막을 포함하며, 단일막 또는 다층막으로 구성된다. 상기 게이트 절연막(350)은 SiO2, SiNx, Al2O3, Ta2O5, BST, PZT로 이루어진 그룹으로부터 선택되는 하나이상의 무기절연막을 포함한다.
또한, 상기 게이트 절연막(350)은 PS(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide)와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene)을 포함하는 그룹으로부터 선택되는 하나이상의 유기절연막을 포함한다.
상기 보호막(345)은 네가티브 또는 포지티브 감광성 물질을 포함한다. 상기 보호막(345)은 상기 반도체층(335)의 두께보다 작은 두께를 갖으며, 1000Å이하의 두께를 갖는 것이 바람직하다. 예를 들어 상기 보호막(345)은 10 내지 1000Å의 두 께를 갖는 것이 바람직하다.
다른 실시예에 따른 유기박막 트랜지스터에서, 상기 반도체층(335)은 게이트(355)에 대응하도록 패터닝된다. 도 9a 내지 도 9d는 다른 실시예에 따른 유기 박막 트랜지스터에 있어서, 반도체층(335)의 패턴의 일예를 나타내는 평면도를 도시한 것이다.
도 9a 내지 도 9d는 유기전계 발광표시장치의 하나의 화소를 구성하는 박막 트랜지스터중 게이트라인(301) 및 데이터라인(303)에 연결되는 박막 트랜지스터에 한정하여 도시한 것이다. 본 발명의 실시예는 화소의 박막 트랜지스터에 적용되는 것으로 예시하였으나, 이에 반드시 한정되는 것이 아니라 유기전계 발광표시장치에 사용되는 박막 트랜지스터에는 모두 적용가능하다.
도 9a를 참조하면, 상기 반도체층(335)은 게이트라인(301)과 데이터라인(303) 및 전원공급라인(도면상에는 도시되지 않음)에 의해 한정되는 화소영역(305)마다 개별적으로 배열되며, 소오스/드레인 전극(321), (325) 및 이들 사이에 적어도 대응하는 박스형태의 패턴을 갖는다.
이때, 상기 반도체층(335)은 각 화소영역마다 배열되는데, 각 화소영역마다 배열되는 다수의 박막 트랜지스터에 각각 대응하여 형성되는 패턴을 갖거나 또는 각 화소영역에 배열되는 다수의 박막 트랜지스터에 대응하여 형성되는 패턴을 가질 수 있다.
다른 예로서, 상기 반도체층(335)은 해당하는 화소영역(305)을 벗어나 상기 게이트라인(301) 또는 데이터라인(303)에 중첩되어 박스형태로 형성되거나 또는 이 웃하는 화소영역(305a)에 배열되는 박막 트랜지스터와는 분리되도록 이웃하는 화소영역(305a)에 걸쳐 형성되는 것도 가능하다.
도 9b를 참조하면, 상기 반도체층(335)은 게이트라인(301)과 데이터라인(303)에 의해 한정되는 다수의 화소영역중 열방향으로 배열되는 화소영역에 대응하여 연장되는 라인형태를 갖는다. 이때, 상기 반도체층(335)은 다수의 화소영역중 이웃하는 열에 배열되는 화소영역(305a)에 배열되는 박막 트랜지스터와는 분리되도록 형성된다.
이때, 상기 반도체층(335)은 화소영역에 다수의 박막 트랜지스터가 배열되는 경우, 다수의 박막 트랜지스터에 각각 대응하는 라인형태의 패턴을 갖거나 또는 다수의 박막 트랜지스터에 대응하는 라인형태의 패턴을 가질 수 있다.
다른 예로서, 상기 반도체층(335)은 게이트라인(301)에 중첩되어 라인형태로 형성되거나 또는 화소영역(305)을 벗어나 이웃하는 화소영역(305a)에 걸쳐 게이트 라인(301)을 따라 연장 형성되는 라인패턴을 갖는다.
도 9c를 참조하면, 상기 반도체층(335)은 게이트라인(301)과 데이터라인(303)에 의해 한정되는 다수의 화소영역중 행방향으로 배열되는 화소영역에 대응하여 연장되는 라인형태를 갖는다. 이때, 상기 반도체층(335)은 다수의 화소영역중 이웃하는 행에 배열되는 화소영역(305a)에 배열되는 박막 트랜지스터와는 분리되도록 형성된다.
이때, 화소영역에 다수의 박막 트랜지스터가 배열되는 경우, 다수의 박막 트랜지스터에 각각 대응하는 라인형태의 패턴을 가지거나 또는 다수의 박막 트랜지스 터에 대응하는 라인형태의 패턴을 가질 수 있다.
다른 예로서, 상기 반도체층(335)은 화소영역(305)을 벗어나 데이터라인(330)과 중첩되도록 형성되거나 또는 이웃하는 화소영역(305a)에 걸쳐 데이타라인(303)을 따라 연장 형성되는 라인패턴을 갖는다.
도 9d를 참조하면, 상기 반도체층(335)은 게이트라인(301)과 데이터라인(303)에 의해 한정되는 다수의 화소영역중 열 및 행방향으로 배열되는 화소영역(305a)에 대응하여 연장되는 메쉬형태를 갖는다. 이때, 상기 반도체층(335)은 다수의 화소영역에 대응하는 부분에 데이터라인 및 게이트라인을 따라 형성된다.
이때, 열방향으로 배열되는 화소영역에 다수의 박막 트랜지스터가 배열되는 경우, 다수의 박막 트랜지스터에 각각 대응하는 패턴을 갖거나 또는 다수의 박막 트랜지스터에 대응하는 패턴을 가질 수 있다.
다른 예로서, 상기 반도체층(335)은 화소영역(305)을 벗어나 게이트라인(301) 및/또는 데이터라인(303)과 중첩되도록 형성되거나 또는 이웃하는 화소영역(305a)에 걸쳐 게이트라인(301)과 데이타라인(303)을 따라 연장 형성되는 메쉬형태의 패턴을 갖는다.
도 8a 내지 도 8d는 본 발명의 또 다른 실시예에 따른 탑 게이트구조를 갖는 유기 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 8a를 참조하면, 기판(310)상에 소오스/드레인 전극(321), (325)을 형성하고, 기판전면에 유기 반도체물질(330)을 형성하고, 그위에 보호막을 위한 감광성 물질(340)을 형성한다. 상기 기판(310)은 글라스기판, 플라스틱기판 또는 금속기판 등을 포함한다.
도 8b를 참조하면, 상기 감광성 물질(340)을 노광하고 현상하여, 상기 반도체물질(330)중 소오스/드레인 전극(321), (325)과 이들사이에 대응하는 부분에만 남도록 패터닝한다. 상기 남아있는 감광성 물질(345)은 보호막으로 작용한다.
도 8c를 참조하면, 상기 보호막(345)을 이용하여 상기 유기 반도체물질(330)의 노출된 부분을 건식식각공정을 통해 식각하여 반도체층(335)을 형성한다. 상기 반도체층(335)은 도 9a 내지 도 9d에 도시된 바와같은 다양한 형태의 패턴을 갖도록 패터닝된다.
도 8d를 참조하면, 기판상에 게이트 절연막(350)을 형성하고, 게이트 절연막(350)상에 게이트(355)를 형성하여 도 7에 도시된 바와같은 유기박막 트랜지스터(300)를 제조한다.
도 10은 본 발명의 또 다른 실시예에 따른 유기박막 트랜지스터의 단면도를 도시한 것이다. 다른 실시예에 따른 유기박막 트랜지스터(400)는 바텀게이트구조를 갖는다.
도 10을 참조하면, 기판(410)상에 게이트(415)가 형성되고, 게이트(415)상에 게이트 절연막(420)이 형성된다. 상기 게이트 절연막(420)상에 소오스/드레인 전극(431), (435)이 형성되고, 상기 소오스/드레인 전극(431), (435)과 콘택되는 반도체층(445)상에 보호막(455)이 형성된다.
도 7에 도시된 박막 트랜지스터와 마찬가지로, 상기 기판(410)은 글라스기판, 플라스틱기판 또는 금속기판을 포함한다. 상기 게이트 절연막(420)은 단일층 또는 다층막으로 이루어지고, 유기절연막 또는 무기절연막을 포함하거나 또는 유기-무기 복합하이브리드막을 포함한다. 또한, 상기 반도체층(435)은 유기반도체층을 포함한다.
한편, 상기 보호막(445)은 포지티브 또는 네가티브 감광막을 포함한다. 보호막(445)을 이용한 반도체층의 패터닝방법을 이용하여 다른 실시예에 따른 유기박막 트랜지스터(400)를 제조하는 방법은 도 8a 내지 도 8d에 도시된 유기박막 트랜지스터(300)를 제조하는 방법과 동일하다.
즉, 기판(410)상에 게이트(415), 게이트절연막(420) 및 소오스/드레인 전극(431), (435)을 형성한 다음 기판상에 유기반도체물질과 감광성 물질을 형성하고, 상기 감광성 물질을 노광 및 현상하여 소정의 부분에만 남겨둔다. 이어서, 상기 남아있는 감광막(445)을 보호막으로하여 상기 유기반도체물질을 패터닝하여 반도체층(435)을 형성한다.
본 발명의 다른 실시예에 따르면, 보호막을 이용한 건식식각공정을 통하여 반도체층을 도 9a 내지 도 9d에 도시된 바와 같이 패터닝함으로써, 유기 반도체층의 표면손상을 방지할 수 있을 뿐만 아니라 캐리어의 축적을 방지하여 트랜지스터의 오프전류를 감소시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 탑 게이트구조를 갖는 유기박막 트랜지스터를 적용한 유기전계 발광표시장치의 단면구조를 도시한 것으로서, 하나의 화소에 대한 단면도를 도시한 것이다. 도 11에 도시된 유기발광표시장치(500)는 하나의 화소중 유기발광소자 및 이를 구동시켜 주기위한 구동 박막 트랜지스터에 한정하여 도시한 것이다.
도 11을 참조하면, 기판(510)상에 소오스/드레인 전극(521), (525)이 형성되고, 상기 소오스/드레인 전극(521), (525)과 콘택되는 반도체층(530)과 보호막(540)이 형성된다. 상기 반도체층(530)과 보호막(540)에는 채널층(535)을 한정하기 위한 분리패턴(545)이 형성되어 이웃하는 박막 트랜지스터(도면상에는 도시되지 않음)의 채널층과 서로 분리시켜 준다. 기판상에 게이트절연막(550)이 형성되고, 그위에 게이트(555)가 형성된다.
상기 기판(510)은 플라스틱기판, 글라스기판 또는 금속기판을 포함하며, 상기 반도체층(530)은 유기반도체층을 포함하고, 상기 게이트절연막(550)은 유기절연막, 무기절연막 또는 유기-무기 하이브리드막을 포함하며, 하나이상의 절연막을 포함한다.
한편, 상기 보호막(540)은 반도체층(530)을 패터닝하여 채널층(535)을 한정하기 위한 분리패턴(545) 형성시 채널층(535)의 표면을 보호하는 역할을 한다. 이때, 상기 반도체층(535)은 도 5a 내지 도 5d에 도시된 바와 같은 패턴을 갖는다.
상기 보호막(540)은 유기절연막, 무기절연막 또는 유기-무기 하이브리드막을 포함하고, 실리콘산화막, 실리콘 질화막, PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate), 폴리이미드(polyimide), 파릴렌(parylene), PVP(polyvinyl phenol), PI/Al2O3 로부터 선택되는 절연막을 포함한다. 또한, 보호막(540)은 네가티브 감광물질 또는 포지티브 감광물질을 포함할 수 있다. 상기 보호막(540)은 상기 반도체층(530)보다 작은 두께, 바람직하게는 1000 Å의 두께를 갖는다. 상기 보호막(540)은 10 내지 1000Å의 두께를 갖는다.
기판상에 패시베이션막(560)이 형성되고, 상기 패시베이션막(580)상에 유기발광소자의 하부전극(570)이 형성되며, 상기 하부전극(570)의 일부분을 노출시켜 주는 개구부(585)를 구비한 화소분리막(580)이 형성된다. 상기 개구부(585)내의 하부전극(570)상에 유기막층(590)이 형성되고, 기판상에 상부전극(595)이 형성된다. 상기 유기막층(590)은 정공주입층, 정공수송층, 발광층, 전자주입층, 전자수송층 및 정공억제층으로부터 선택되는 하나이상의 유기막층을 포함한다.
도 12는 본 발명의 다른 실시예에 따른 탑 게이트구조를 갖는 유기박막 트랜지스터를 적용한 유기전계 발광표시장치의 단면구조를 도시한 것으로서, 하나의 화소에 대한 단면도를 도시한 것이다. 도 12에 도시된 유기발광표시장치(600)는 하나의 화소중 유기발광소자 및 이를 구동시켜 주기위한 구동 박막 트랜지스터에 한정하여 도시한 것이다.
도 12를 참조하면, 기판(610)상에 소오스/드레인 전극(621), (625)이 형성되고, 상기 소오스/드레인 전극(621), (625)과 콘택되는 반도체층(635)과 보호막(645)이 형성된다. 상기 반도체층(635)과 보호막(645)은 이웃하는 박막 트랜지스터(도면상에는 도시되지 않음)의 채널층과 서로 분리되도록 패터닝된다. 기판상에 게이트 절연막(550)이 형성되고, 게이트 절연막(550)상에 게이트(555)가 형성된다.
일 실시예에 따른 유기전계 발광표시장치와 마찬가지로, 상기 기판(610)은 플라스틱기판, 글라스기판 또는 금속기판을 포함하며, 상기 반도체층(635)은 유기반도체층을 포함하고, 상기 게이트절연막(650)은 유기절연막, 무기절연막 또는 유 기-무기 하이브리드막을 포함하며, 하나이상의 절연막을 포함한다.
상기 보호막(645)은 반도체층(635)의 패터닝시 반도체층(635)의 표면을 보호하는 역할을 한다. 이때, 상기 반도체층(635)은 도 9a 내지 도 9d에 도시된 바와 같은 패턴을 갖는다. 상기 보호막(645)은 네가티브 감광물질 또는 포지티브 감광물질을 포함하고, 상기 반도체층(635)보다 작은 두께, 바람직하게는 1000Å의 두께를 갖는다. 바람직하게는 상기 보호막(645)은 10 내지 1000Å의 두께를 갖는다.
기판상에 패시베이션막(660)이 형성되고, 상기 패시베이션막(680)상에 유기발광소자의 하부전극(670), 유기막층(690) 및 상부전극(695)이 형성된다. 화소분리막(580)은 상기 하부전극(670)의 일부분을 노출시켜 주는 개구부(685)를 구비한다.
본 발명의 실시예에 따른 유기전계 발광표시장치는 도 3 및 도 7에 도시된 탑게이트구조를 갖는 박막 트랜지스터를 구비하는 것만을 예시하였으나, 도 6 및 도 10에 도시된 바와같은 바텀 게이트구조를 갖는 박막 트랜지스터를 구비하는 유기전계발광표시장치에도 적용가능하다.
본 발명의 실시예에 따른 유기박막 트랜지스터 및 이를 구비한 유기전계 발광표시장치는 도면에 도시된 구조에 한정되는 것이 아니라, 박막 트랜지스터의 채널층을 이웃하는 박막 트랜지스터의 채널층과 분리되도록 보호막을 이용하여 반도체층을 패터닝하는 구조에는 모두 적용가능하다.
본 발명은 스위칭소자로서 유기박막 트랜지스터를 구비하는 유기전계 발광표시장치에 대하여 설명하였으나, 유기박막 트랜지스터를 스위칭 소자로 사용하는 액정표시장치와 같은 평판표시장치에 적용하여 박막 트랜지스터의 오프전류를 감소시 킴과 동시에 유기반도체층의 표면손상을 방지할 있다.
본 발명의 실시예에 따른 유기 박막 트랜지스터 및 그의 제조방법에 따르면, 보호막을 이용하여 반도체층을 패터닝하여 줌으로써, 반도체층의 표면손상을 방지할 수 있을 뿐만 아니라 캐리어 축적에 의한 누설전류를 방지하여 박막 트랜지스터의 오프전류를 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 기판과;
    기판상에 형성된 소오스/드레인 전극과;
    상기 소오스/드레인 전극과 콘택되도록 형성되고, 채널층을 구비한 반도체층과;
    상기 반도체층상에 형성된 보호막과;
    기판상에 형성된 게이트와;
    상기 게이트와 소오스/드레인 전극사이에 형성된 게이트 절연막과;
    상기 반도체층과 상기 보호막에 걸쳐 형성되어, 상기 반도체층의 채널층을 한정하는 분리패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 반도체층은 유기반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서, 상기 보호막은 상기 반도체층보다 작은 두께를 갖으며, 10 내지 1000Å의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서, 상기 보호막은 유기절연막 또는 무기절연막을 포함하거나, 또는 유기-무기 하이브리드막을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서, 상기 보호막은 실리콘산화막, 실리콘 질화막, PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate), 폴리이미드(polyimide), 파릴렌(parylene), PVP(polyvinyl phenol), PI/Al2O3 및 감광성물질로부터 선택되는 절연막을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서, 상기 분리패턴은 폐곡선형태의 홈 또는 적어도 1쌍의 평행선형태의 홈을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  7. 기판과;
    기판상에 형성된 소오스/드레인 전극과;
    상기 소오스/드레인 전극과 콘택되고, 상기 소오스/드레인 전극과 이들사이에 대응하여 패터닝된 유기반도체층과;
    상기 반도체층상에 형성된 감광막과;
    기판상에 형성된 게이트와;
    상기 게이트와 소오스/드레인 전극사이에 형성된 게이트 절연막을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  8. 제7항에 있어서, 상기 반도체층은 유기반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  9. 제7항에 있어서, 상기 감광막은 상기 반도체층보다 작은 두께를 갖으며, 10 내지 1000Å의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터.
  10. 게이트, 소오스/드레인 전극 및 반도체층을 구비하는 박막 트랜지스터를 제조하는 방법에 있어서,
    기판상에 반도체층을 형성하는 단계와;
    상기 반도체층상에 보호막을 형성하는 단계와;
    상기 반도체층과 보호막을 패터닝하여 반도체층의 채널층을 한정하는 분리패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제10항에 있어서, 상기 반도체층은 유기반도체물질을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제10항에 있어서, 상기 보호막은 상기 반도체층보다 작은 두께를 갖으며, 10 내지 1000Å의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  13. 제10항에 있어서, 상기 보호막은 유기절연막 또는 무기절연막을 포함하거나, 또는 유기-무기 하이브리드막을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  14. 제13항에 있어서, 상기 보호막은 실리콘산화막, 실리콘 질화막, PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate), 폴리이미드(polyimide), 파릴렌(parylene), PVP(polyvinyl phenol), PI/Al2O3 및 감광성물질로부터 선택되는 절연막을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 제10항에 있어서, 상기 분리패턴은 폐곡선형태의 홈 또는 적어도 1쌍의 평행선형태의 홈을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  16. 제10항에 있어서, 상기 반도체층의 채널층을 한정하기 위한 분리패턴은 레이저 어블레이션법을 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  17. 제11항에 있어서, 상기 반도체층을 형성하기 전에 게이트, 게이트절연막 및 소오스/드레인 전극을 형성하거나 또는 상기 반도체층을 형성하기 전에 소오스/드레인 전극을 형성하고 반도체층을 패터닝한 다음 게이트 절연막과 게이트를 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  18. 게이트, 소오스/드레인 전극 및 반도체층을 구비하는 박막 트랜지스터를 제조하는 방법에 있어서,
    기판상에 반도체층을 형성하는 단계와;
    상기 반도체층의 일부분상에 감광성 물질을 형성하는 단계와;
    상기 감광성 물질을 노광 및 현상하여 일부를 제거하는 단계와;
    상기 감광성물질을 보호막으로 이용하여 상기 반도체층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  19. 제18항에 있어서, 상기 반도체층은 유기반도체물질을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  20. 제19항에 있어서, 상기 감광성 물질은 상기 반도체층보다 작은 두께를 갖으며, 10 내지 1000Å의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  21. 기판상에 형성되고, 게이트, 소오스/드레인 전극 및 채널층을 구비한 유기 반도체층을 포함하는 박막 트랜지스터와;
    상기 박막 트랜지스터에 연결되는 화소전극을 구비하는 표시소자와;
    상기 소오스/드레인 전극과 게이트사이에 형성된 절연막과;
    상기 유기 반도체층상에 형성된 보호막과;
    상기 보호막과 유기 반도체층에 걸쳐 형성되고, 상기 채널층을 한정하기 위한 분리패턴을 포함하는 것을 특징으로 하는 평판표시장치.
  22. 제21항에 있어서, 상기 보호막은 상기 반도체층보다 작은 두께를 갖으며, 10 내지 1000Å의 두께를 갖는 것을 특징으로 하는 평판표시장치.
  23. 제21항에 있어서, 상기 보호막은 실리콘산화막, 실리콘 질화막, PVA, PVC, PMMA, 폴리이미드, 파릴렌, PVP, PI/Al2O3 및 감광성물질로부터 선택되는 절연막을 포함하는 것을 특징으로 하는 평판표시장치.
  24. 제21항에 있어서, 서로 교차하도록 배열되는 게이트라인 및 데이터라인과, 상기 게이트라인 및 데이터라인에 의해 한정되는 화소영역을 더 포함하며, 각 화소영역에는 상기 박막 트랜지스터와 표시소자가 각각 배열되며, 상기 분리패턴은 폐곡선형태의 홈 또는 상기 게이트라인 또는 데이터라인을 따라 연장되는 적어도 1쌍의 평행선형태의 홈을 구비하는 것을 특징으로 하는 평판표시장치.
  25. 기판상에 형성되고, 게이트, 소오스/드레인 전극 및 상기 소오스/드레인 전극과 이들사이에 대응하는 유기 반도체층을 포함하는 박막 트랜지스터와;
    상기 박막 트랜지스터에 연결되는 화소전극을 구비하는 표시소자와;
    상기 소오스/드레인 전극과 게이트사이에 형성된 절연막과;
    상기 유기 반도체층상에 형성된 감광성 물질을 포함하는 것을 특징으로 하는 평판표시장치.
  26. 제25항에 있어서, 상기 감광성물질은 상기 반도체층보다 작은 두께를 갖으며, 10 내지 1000Å의 두께를 갖는 것을 특징으로 하는 평판표시장치.
  27. 제26항에 있어서, 서로 교차하도록 배열되는 게이트라인 및 데이터라인과, 상기 게이트라인 및 데이터라인에 의해 한정되는 화소영역을 더 포함하며, 각 화소영역에는 상기 박막 트랜지스터와 표시소자가 각각 배열되며, 상기 반도체층과 보호막은 소오스/드레인 전극과 이들사이의 부분에 적어도 대응하는 박스형태, 열 또는 행방향으로 연장되는 라인형태 그리고 열과 행방향으로 연장되는 메쉬형태중 하나의 패턴을 갖는 것을 특징으로 하는 평판표시장치.
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