KR100496297B1 - 박막 트랜지스터를 구비한 평판표시장치 - Google Patents

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Abstract

본 발명은 구동 TFT의 활성층의 크기를 변경하지 않고, 동일 구동전압을 가한 상태에서도 화이트 밸런스를 맞추기 위한 것으로, 이를 위하여, 자발광 소자를 구비한 복수개의 부화소를 포함하는 화소들과, 상기 각 부화소에 구비되어 적어도 채널 영역을 갖는 반도체 활성층을 구비하고, 상기 자발광 소자에 각각 접속되어 전류를 공급하는 것으로, 상기 활성층의 적어도 채널 영역이 상기 부화소별로 서로 다른 방향을 갖도록 구비된 구동 박막 트랜지스터를 포함하는 것을 특징으로 하는 평판표시장치를 제공한다.

Description

박막 트랜지스터를 구비한 평판표시장치{Flat panel display with TFT}
본 발명은 박막 트랜지스터를 구비한 액티브 매트릭스형 평판표시장치에 관한 것으로서, 보다 상세하게는 다결정질 실리콘을 활성층으로 구비하고, 각 부화소별로 그 방향을 달리한 박막 트랜지스터를 구비한 평판 표시장치에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시장치에 사용되는 박막 트랜지스터(Thin Film Transistor: TFT)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 박막 트랜지스터는 기판 상에 고농도의 불순물로 도핑된 드레인 영역과 소스 영역 및 상기 드래인 영역과 소스 영역의 사이에 형성된 채널 영역을 갖는 반도체 활성층을 가지며, 이 반도체 활성층 상에 형성된 게이트 절연막 및 활성층의 채널영역 상부의 게이트 절연막 상에 형성된 게이트 전극으로 구성되는 데, 상기 반도체 활성층은 실리콘의 결정 상태에 따라 비정질 실리콘과 다결정질 실리콘으로 구분된다.
비정질 실리콘을 이용한 박막 트랜지스터는 저온 증착이 가능하다는 장점이 있으나, 전기적 특성과 신뢰성이 저하되고, 표시소자의 대면적화가 어려워 최근에는 다결정질 실리콘을 많이 사용하고 있다. 다결정질 실리콘은 수십 내지 수백 ㎠/V.s의 높은 이동도를 갖고, 고주파 동작 특성 및 누설 전류치가 낮아 고정세 및 대면적의 평판표시장치에 사용하기에 매우 적합하다.
한편, 상기와 같은 박막 트랜지스터는 전술한 바와 같이, 평판 표시장치에 있어 스위칭 소자나 화소의 구동소자로 사용되는 데, 능동 구동방식의 액티브 매트릭스(Active Matrix: AM)형 유기 전계 발광 표시장치는 각 부화소(sub-pixel)당 적어도 2개의 박막 트랜지스터(이하, "TFT"라 함)를 구비한다.
상기 유기 전계 발광 소자는 애노우드 전극과 캐소오드 전극의 사이에 유기물로 이루어진 발광층을 갖는다. 이 유기 전계 발광 소자는 이들 전극들에 양극 및 음극 전압이 각각 인가됨에 따라 애노우드 전극으로부터 주입된 정공(hole)이 정공 수송층을 경유하여 발광층으로 이동되고, 전자는 캐소오드 전극으로부터 전자 수송층을 경유하여 발광층으로 주입되어, 이 발광층에서 전자와 홀이 재결합하여 여기자(exiton)를 생성하고, 이 여기자가 여기상태에서 기저상태로 변화됨에 따라, 발광층의 형광성 분자가 발광함으로써 화상을 형성한다. 풀컬러 유기 전계 발광 표시장치의 경우에는 상기 유기 전계 발광 소자로서 적(R), 녹(G), 청(B)의 삼색을 발광하는 화소를 구비토록 함으로써 풀컬러를 구현한다.
그런데, 상기와 같은 유기 전계 발광 표시장치에 있어서, 각 색채를 발광하는 적, 녹, 청 각 발광층의 발광효율(cd/A)이 색채별로 서로 다르다. 또한, 이러한 발광층의 휘도는 각 부화소에 인가되는 전류치에 대략 비례하기 때문에, 동일한 전류를 인가하였을 경우 어떤 색은 휘도가 낮고, 어떤 색은 휘도가 높아 적정도의 색 밸런스 또는 화이트 밸런스(white balance)를 얻기 어렵다. 예컨대, 녹색 발광층의 발광 효율이 적색 발광층 및 청색 발광층에 비해 3 내지 6배 높기 때문에 화이트 밸런스를 맞추기 위해서는 적색 및 청색 발광층에 그만큼 더 많은 전류를 흘려줘야 하는 것이다.
이렇듯, 화이트 밸런스를 맞추기 위한 종래의 방법으로, 일본 특허 특개평5-107561호에는 구동라인을 통해 공급되는 전압, 즉, Vdd 값을 각 화소별로 다르게 인가하는 방법이 개시되어 있다.
또한, 일본 특허 특개2001-109399호에는 구동 TFT의 사이즈를 조절함으로써 화이트 밸런스를 맞추는 방법이 개시되어 있다. 즉, 구동 TFT의 채널 영역의 채널 폭을 W라 하고, 채널 길이를 L이라 할 때, 그 비인 W/L을 적, 녹, 청색의 각 화소별로 다르게 설계하여 적, 녹, 청색의 각 유기 전계 발광 소자에 흐르는 전류 양을 조절하는 것이다.
일본 특허 특개2001-290441호에는 각 화소를 다른 크기로 형성함으로써 화이트 밸런스를 맞추는 방법이 개시되어 있다. 즉, 발광효율이 가장 높은 녹색 발광영역의 발광면적을 적색 및 청색 발광영역의 발광면적에 비해 가장 작게 형성하여 화이트 밸런스와 장수명화를 도모하는 것이다. 이러한 발광면적의 차이는 애노우드 전극의 면적으로서 가능케 할 수 있다.
이 밖에도 데이터 라인을 통해 인가되는 전압 범위를 적, 녹, 청색 각 화소별로 달리 하여 전류량을 제어함으로써 휘도를 조절하는 방법이 알려져 있다.
그런데, 상기와 같은 방법은 다결정질 실리콘을 사용하는 평판 디스플레이 장치의 TFT에 있어서, 그 결정 구조를 고려하지 않은 것이다. 즉, TFT 활성층의 배열 방향과 다결정질 실리콘의 결정 방향을 고려할 때에 이들 방향에 따라 이동도가 달라질 수 있으며, 이 경우 상기와 같은 방법들에 의해서도 화이트 밸런스를 맞출 수 없는 문제가 발생할 수 있다.
한편, 유기 전계 발광 소자에 있어서는 각 부화소당 유기 전계 발광 소자에 흐르는 전류량이 한계치를 초과하게 되면, 한계치 이상의 전류량에 의해 단위면적당 휘도가 크게 증가하고, 이에 따라 유기 전계 발광 소자의 수명이 급격히 감소하게 된다. 따라서, 소자의 수명을 위해서도 각 부화소당 최적의 전류량을 공급해야 하는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 구동 TFT의 활성층의 크기를 변경하지 않고, 동일 구동전압을 가한 상태에서도 화이트 밸런스를 맞출 수 있는 평판표시장를 제공하는 데 목적이 있다.
본 발명의 다른 목적은 각 부화소에 최적의 전류를 공급하므로서 적정한 휘도를 얻고, 수명을 단축시키지 않는 평판표시장치를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 자발광 소자를 구비한 복수개의 부화소를 포함하는 화소들과, 상기 각 부화소에 구비되어 적어도 채널 영역을 갖는 반도체 활성층을 구비하고, 상기 자발광 소자에 각각 접속되어 전류를 공급하는 것으로, 상기 활성층의 적어도 채널 영역이 상기 부화소별로 서로 다른 방향을 갖도록 구비된 구동 박막 트랜지스터를 포함하는 것을 특징으로 하는 평판표시장치를 제공한다.
본 발명의 다른 특징에 의하면, 상기 부화소들은 서로 다른 색상을 갖도록 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역은 상기 부화소의 색상별로 서로 다른 방향을 갖도록 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 동일 구동전압에 대한 상기 부화소를 각각 흐르는 전류값에 의해 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 채널영역의 이동도에 의해 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 활성층은 다결정질 실리콘으로 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 다결정질 실리콘은 이방성 결정립을 갖는 것일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 채널 영역을 형성하는 다결정질 실리콘의 결정입계의 방향에 의해 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 각 부화소들의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 동일 구동전압 하에서 상기 각 부화소들에 흐르는 전류값에 비례하게 되도록 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 각 부화소들의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 상기 채널 영역의 이동도에 비례하게 되도록 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 다결정질 실리콘은 레이저에 의한 결정화방법에 의해 형성될 수 있다.
본 발명은 또한 상술한 바와 같은 목적을 달성하기 위하여, 자발광 소자를 구비한 적색, 녹색 및 청색의 부화소들을 포함하는 화소들과, 상기 각 부화소에 구비되어 적어도 채널 영역을 갖는 반도체 활성층을 구비하고, 상기 자발광 소자에 각각 접속되어 전류를 공급하는 것으로, 상기 활성층의 적어도 채널 영역이 상기 부화소의 색상별로 서로 다른 방향을 갖도록 구비된 구동 박막 트랜지스터를 포함하는 것을 특징으로 하는 평판표시장치를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 채널 영역의 방향은 동일 구동전압에 대한 상기 부화소를 각각 흐르는 전류값에 의해 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 녹색 부화소를 흐르는 전류값이 가장 낮게 되는 방향으로 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 전류값이 적색, 청색 및 녹색 부화소의 순으로 낮아지도록 하는 방향으로 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 채널영역의 이동도에 의해 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 녹색 부화소의 활성층의 채널 영역의 이동도가 가장 낮게 되는 방향으로 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 활성층의 채널 영역의 이동도가 적색, 청색 및 녹색 부화소의 순으로 낮아지도록 하는 방향으로 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 활성층은 다결정질 실리콘으로 구비된 것일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 다결정질 실리콘은 이방성 결정립을 갖는 것일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 채널 영역을 형성하는 다결정질 실리콘의 결정입계의 방향에 의해 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 녹색 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 타 부화소의 경우보다 큰 것일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 적색 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 타 부화소의 경우보다 작은 것일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 각 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 녹색, 청색 및 적색의 순으로 작아지는 것일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 다결정질 실리콘은 평행하게 배열된 제1결정입계와, 상기 제 1결정입계의 사이에 상기 제1결정입계에 대략 수직하도록 연장된 제2결정입계로 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계의 방향에 의해 결정될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 녹색 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계가 이루는 각도가 타 부화소의 경우보다 작게 되도록 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 적색 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계가 이루는 각도가 타 부화소의 경우보다 크게 되도록 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 각 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계가 이루는 각도가 녹색, 청색 및 적색의 순으로 커질 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 녹색 부화소의 채널 영역이 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계에 대해 평행할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 채널 영역의 방향은 상기 적색 부화소의 채널 영역이 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계에 대해 수직할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 다결정질 실리콘은 레이저에 의한 결정화방법에 의해 형성된 것일 수 있다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
도 1은 본 발명에 따른 평판표시장치 중 그 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치의 박막 트랜지스터 활성층 구조를 설명하기 위한 평면도이다. 도 1에서 볼 때, 상기 유기 전계 발광 표시장치의 각 화소들은 적색(R), 녹색(G) 및 청색(B)의 부화소들이 종방향(도 1에서 상하방향)으로 반복하여 배치되도록 구비되어 있다. 그러나, 이러한 화소들의 구성은 반드시 이에 한정되는 것은 아니며, 각 색상의 부화소들이 모자이크상, 격자상 등 다양한 패턴으로 배열되어 화소를 구성할 수 있다.
이러한 유기 전계 발광 표시장치는 복수개의 게이트 라인(51)이 횡방향(도 1에서 좌우방향)으로 배설되고, 복수개의 데이터 라인(52)이 종방향으로 배설되어 있다. 그리고, 전력을 공급하기 위한 구동 라인(53)이 역시 종방향으로 배설되어 있다. 이들 게이트 라인(51), 데이터 라인(52) 및 구동 라인(53)은 하나의 부화소를 둘러싸도록 구비된다.
한편, 상기와 같은 구성에 있어서, 적색(R), 녹색(G) 및 청색(B) 화소들의 각 부화소들은 제 1 박막 트랜지스터(이하, "제 1 TFT"라 함)와, 제 2 박막 트랜지스터(이하, "제 2 TFT"라 함)의 적어도 두 개의 박막 트랜지스터를 구비하는 데, 상기 제 1 TFT(10r)(10g)(10b)는 게이트 라인(51)의 신호에 따라 소자의 동작을 제어하는 스위칭 박막 트랜지스터가 되고, 상기 제 2 TFT(20r)(20g)(20b)는 소자를 구동하는 구동 박막 트랜지스터가 될 수 있다. 물론 이러한 박막 트랜지스터의 수와 배치는 디스플레이의 특성 및 구동 방법 등에 따라 다양한 수가 존재할 수 있으며, 그 배치 방법도 다양하게 존재할 수 있음은 물론이다.
이들 제 1 TFT(10r)(10g)(10b) 및 제 2 TFT(20r)(20g)(20b)는 각각 반도체 활성층인 제 1 활성층(11r)(11g)(11b) 및 제 2 활성층(21r)(21g)(21b)을 갖는 데, 이들 활성층들은 비록 도면에 나타내지는 않았지만 각각 후술하는 바와 같은 채널 영역을 갖는다. 상기 채널 영역은 길이방향으로 형성된 제 1 활성층(11r)(11g)(11b) 및 제 2 활성층(21r)(21g)(21b)의 대략 중앙부에 위치한 영역으로, 그 상부를 통해 게이트 전극이 절연되어 형성된 영역에 해당한다.
도 1에서 볼 수 있는 바와 같이, 상기 구동 TFT를 이루는 제 2 활성층들은 각 부화소별로 서로 다른 방향을 갖도록 배치될 수 있다. 본 발명의 바람직한 일 실시예에 의하면, 이들 제 2 활성층들은 각 색상별로 다른 방향을 갖도록 배치될 수 있다. 즉, 적색 화소(R)를 구성하는 제 2 활성층(21r)별로, 녹색 화소(G)를 구성하는 제 2 활성층(21g)별로, 청색 화소(B)를 구성하는 제 2 활성층(21b)별로 서로 다른 방향을 갖도록 배치되는 것이다. 따라서, 적, 녹, 청색의 색상을 지닌 각 부화소들이 도 1과 같은 스트라이프 상으로 배열되어 있지 않고, 모자?? 상으로 배열되어 있을 경우에는 이에 따라 각 제 2 활성층들의 방향도 모자?? 상으로 서로 다르게 배열될 것이다. 그리고, 만일 각 부화소의 색상이 적, 녹, 청 외에 다른 색상으로 구성되어 있을 경우, 그 색상별로 방향을 달리하여 배치될 수 있다.
한편, 본 발명의 바람직한 일 실시예에 따르면, 상기 제 1 활성층(11r)(11g)(11b) 및 제 2 활성층(21r)(21g)(21b)은 다결정질 실리콘 박막에 의해 형성될 수 있다. 그리고, 전술한 바와 같이, 상기 제 2 활성층(21r)(21g)(21b)은 적(R), 녹(G), 청(B)색의 화소별로 각각 다른 방향을 갖도록 배치되어 있다. 이 때, 이 제 2 활성층(21r)(21g)(21b) 중 그 중앙부분인 채널 영역이 이렇게 서로 다른 방향을 갖도록 하면 충분하나, 구조 설계의 복잡성으로 인하여 제 2 활성층 전체가 다른 방향을 갖도록 한 것이다. 따라서, 이하에서는 박막 트랜지스터의 활성층의 채널 영역의 방향에 대하여 활성층의 방향으로 설명하며, 이는 채널 영역의 방향만으로 충분한 것을 의미하며, 이러한 사실은 후술하는 모든 실시예에서 마찬가지로 동일하게 적용되는 것이다.
본 발명에 의하면, 이처럼 구동 박막 트랜지스터로 사용되는 제 2 TFT의 활성층의 채널 영역을 적, 녹, 청색의 각 표시화소별로 다른 방향을 갖도록 함에 따라 활성층의 크기를 동일하게 하고, 동일한 구동전압에 대해서도 화이트 밸런스를 맞출 수 있도록 할 수 있다. 이하에서는 이러한 원리를 보다 상세히 설명한다.
전술한 바와 같이, 유기 전계 발광표시장치에 있어서는 적, 녹, 청색의 각 화소가 그 발광층의 발광 효율이 차이가 남으로 인하여 휘도에 차이가 나고, 이에 따라 동일 전류값에 대해서는 화이트 밸런스를 맞출 수가 없었다. 표 1에는 현재 유기 전계 발광 표시장치에서 일반적으로 널리 사용되는 적, 녹, 청색의 유기 발광층의 효율과 화이트 밸런스를 만족하기 위해 적, 녹, 청색의 각 부화소에 흘려줘야 할 전류값을 나타내었다.
적색 녹색 청색
효율(Cd/A) 6.72 23.37 4.21
표시화소 전류(㎂) 0.276 0.079 0.230
표시화소 전류비 3.5 1 2.9
위의 표 1에서 볼 수 있는 바와 같이, 화이트 밸런스를 맞추기 위해 흘러야 하는 전류 값은 녹색 부화소가 가장 작고, 청색 부화소가 그 다음이며, 적색 부화소가 가장 많은 전류가 흘러야 함을 알 수 있다.
이러한 전류 값의 차이는 발광 소자에 전류를 공급하는 구동 박막 트랜지스터인 도 1의 제 2 TFT(20r)(20g)(20b)의 활성층이 서로 다른 방향을 갖도록 함에 의해 달성되도록 할 수 있다. 즉, 적, 녹, 청색의 각 부화소의 제 2 TFT(20r)(20g)(20b)의 활성층을 서로 다른 방향으로 형성함으로써 각 부화소의 발광 소자, 예컨대 유기 전계 발광 소자에 공급되는 전류값이 달라지는 것이다.
이는 다시 말해, 상기 제 2 TFT(20r)(20g)(20b)의 활성층의 방향이 동일 구동전압에서 각 부화소를 흐르는 전류값에 의해 결정되도록 하는 것이다. 따라서, 화이트 밸런스를 맞추기 위해 가장 휘도가 높은 녹색 부화소들의 전류값이 가장 낮게 되는 방향으로 녹색 부화소들의 제 2 TFT(20g)의 활성층의 방향을 맞춰야 하고, 바람직하게는 각 부화소들의 전류값이 적색, 청색 및 녹색 부화소의 순으로 낮아지는 방향으로 적색 제 2 TFT(20r), 청색 제 2 TFT(20b), 녹색 제 2 TFT(20g)의 각 활성층의 방향을 조절해야 한다. 즉, 적색 부화소의 전류값이 가장 크게 되도록 적색 제 2 활성층(21r)의 방향을 결정하고, 청색 부화소의 전류값이 그 다음으로 크게 되도록 청색 제 2 활성층(21b)의 방향을 결정하고, 녹색 부화소의 전류값이 가장 작게 되도록 녹색 제 2 활성층(21g)의 방향을 결정하는 것이다. 이에 따라 각 부화소의 휘도는 보완이 되어 화이트 밸런스가 맞춰질 수 있는 것이다.
이렇게 제 2 TFT의 활성층의 방향은 활성층의 채널 영역의 이동도에 따라서도 결정될 수 있다. 이는 활성층의 채널 영역에서의 이동도가 크면 더 많은 양의 전류가 흐를 수 있고, 채널 영역에서의 이동도가 작으면 더 적은 양의 전류가 흐를 수 있기 때문이다.
따라서, 화이트 밸런스를 맞추기 위해 가장 발광효율이 높은 녹색 부화소의 이동도가 가장 낮게 되는 방향으로 녹색 부화소의 제 2 TFT(20g)의 활성층의 방향을 맞춰야 하고, 바람직하게는 각 부화소의 제 2 TFT의 활성층 채널 영역의 이동도가 적색, 청색 및 녹색 부화소의 순으로 낮아지는 방향으로 적색 제 2 TFT(20r), 청색 제 2 TFT(20b), 녹색 제 2 TFT(20g)의 각 활성층의 방향을 조절해야 한다. 즉, 적색 부화소의 적색 제 2 활성층(21r)의 채널영역의 이동도가 가장 크게 되도록 적색 제 2 활성층(21r)의 방향을 결정하고, 청색 부화소의 청색 제 2 활성층(21b)의 채널영역의 이동도가 그 다음으로 크게 되도록 청색 제 2 활성층(21b)의 방향을 결정하고, 녹색 부화소의 녹색 제 2 활성층(21g)의 채널영역의 이동도가 가장 작게 되도록 녹색 제 2 활성층(21g)의 방향을 결정하는 것이다. 이에 따라 각 부화소에서의 전류값은 전술한 바와 같은 차이를 나타내고, 각 부화소의 휘도는 보완이 되어 화이트 밸런스가 맞춰질 수 있는 것이다.
이러한 전류값 및 이동도의 차이는 활성층을 형성하는 다결정질 실리콘 박막의 결정 구조에 따라서 변화될 수 있는 데, 즉, 다결정질 실리콘 박막의 결정 구조에 따라 각 부화소에서의 활성층이 서로 다른 방향을 갖도록 함으로써 전술한 바와 같은 전류값의 차이 및 이동도의 차이의 효과를 얻을 수 있는 것이다. 이하에서는 이를 보다 상세히 설명한다.
도 2는 박막 트랜지스터의 활성층을 이루는 다결정질 실리콘 박막의 이방성 결정 구조를 나타낸 것이다. 도 2에서 볼 수 있는 바와 같은 이방성 결정구조를 갖는 다결정질 실리콘 박막은 비정질 실리콘 박막을 공지의 연속 측면 결정화법(SLS: Sequential Lateral Solidification, 이하, "SLS법"이라 함)에 의해 결정화한 것이나, 상기와 같은 이방성 결정구조는 반드시 SLS법에 의해 형성된 결정구조에 한정되는 것은 아니며, 다결정질 실리콘 박막의 결정구조가 이방성을 띤다면 어떠한 결정화방법이라도 적용할 수 있고, 바람직하게는 레이저에 의한 결정화법이 사용될 수 있다.
상기 SLS법은 실리콘의 결정립(Grain)이 액상과 고상의 경계면에서 그 경계면에 대하여 수직한 방향으로 성장한다는 사실을 이용한 것으로, 마스크를 이용하여 레이저 빔을 투과시켜 비정질 실리콘의 일부를 용융시키고, 이 용융된 실리콘의 부분과 용융되지 않은 실리콘의 부분의 경계로부터 용융된 실리콘의 부분으로 결정성장이 이루어지도록 함으로써 결정화를 이루는 것이다.
이러한 SLS법에 의해 형성된 결정구조는 도 2에서 볼 수 있는 바와 같이, 서로 소정 간격 이격된 복수개의 제 1 결정입계(61: primary grain boundary)와, 이 제 1 결정입계(61)의 사이에 제 1 결정입계(61)에 대략 수직한 방향으로 연장된 제 2 결정입계(62: secondary grain boundary)로 구비되어 있다. 상기 제 1 결정입계(61)는 마스크에 의해 용융되어 성장되는 제 2 결정입계(62)가 만나서 형성된 것이다. 따라서, 이러한 실리콘 박막은 이 제 1 결정입계(61)의 사이에 길이방향으로 형성된 제 2 결정입계(62)를 갖는 것이다.
이러한 제 1 및 제 2 결정입계(61)(62)를 갖는 실리콘 박막(60)은 이처럼 이방성 결정 구조를 가지므로, 이 실리콘 박막으로 형성될 활성층의 채널 영역의 방향에 따라 TFT 특성에 이방성을 띌 수 있게 된다. 즉, 상기와 같은 결정구조를 갖는 실리콘 박막(60)에 활성층의 채널 영역을 어떠한 방향으로 형성하느냐에 따라 채널 영역에서의 이동도와 전류값이 달라지게 된다.
도 3 및 도 4는 제 1 결정입계(61)와 활성층의 채널 영역이 이루는 각도에 따라 채널 영역에서의 이동도와 전류 비가 어떻게 달라지는지를 나타낸 것으로, 여기서 회전 각도는 제 2 결정입계(62)에 대략 수직한 방향으로 구비된 제 1 결정입계(61)와 활성층의 채널 영역이 이루는 각도를 나타낸다.
먼저, 도 3에서 P는 소스 영역과 드레인 영역에 P형 불순물이 첨가된 소자에서 측정된 TFT의 이동도를 나타낸 것이고, N은 소스 영역과 드레인 영역에 N형 불순물이 첨가되어 측정된 TFT의 이동도를 나타낸 것이다. 도 3에서 볼 수 있듯이, TFT의 채널 영역에서의 이동도는 활성층의 채널 영역과 제 1 결정입계(61)가 이루는 각도가 커질수록 증대된다. 따라서, 상기 이동도는 활성층의 채널 영역과 제 1 결정입계(61)가 이루는 각도가 0°에서 90°로 갈수록 증대된다.
이러한 현상은 캐리어의 이동에 대한 저항 성분이 얼마나 많은가로 설명될 수 있다. 활성층의 채널 영역의 방향이 제 1 결정입계(61)와 0°를 이루는 경우, 즉, 제 2 결정입계(62)와 대략 수직하게 배치된 경우에는 캐리어(carrier)의 이동 시 제 2 결정입계(62)와 캐리어의 이동 방향이 수직하므로 캐리어의 이동에 대한 저항 성분이 커 이동도가 떨어지며, 활성층의 채널 영역의 방향이 제 1 결정입계(61)와 90°를 이루는 경우, 즉, 제 2 결정입계(62)와 대략 평행하게 배치된 경우에는 캐리어(carrier)의 이동 시 결정입계(62)와 캐리어의 이동 방향이 평행하므로 캐리어의 이동에 대한 저항 성분이 적어 이동도가 큰 값을 나타내는 것이다.
이러한 이동도의 차이는 도 4에서 볼 수 있듯이, 전류비의 차이로서 나타난다. 도 4에서는 활성층의 채널 영역과 제 1 결정입계가 이루는 각도가 증대됨에 따라 전류 비가 증대됨을 알 수 있다. 도 4에서 볼 때, 활성층의 채널 영역과 제 1 결정입계가 이루는 각도가 90°가 될 때, 즉, 채널 영역과 제 2 결정입계가 대략 평행할 때가 채널 영역과 제 1 결정입계가 이루는 각도가 0°가 될 때보다 3.5배 이상의 전류값을 얻을 수 있다. 따라서, 가장 많은 전류값을 필요로 하는 적색 부화소의 구동 TFT의 채널 영역을 그 채널 영역과 제 1 결정입계가 이루는 각도가 90°가 되도록 설계하고, 가장 적은 전류값을 필요로 하는 녹색 부화소의 구동 TFT의 채널 영역을 그 채널 영역과 제 1 결정입계가 이루는 각도가 0°가 되도록 설계하면 활성층의 크기를 동일하게 하고, 동일한 구동전압을 인가하더라도 화이트 밸런스를 맞출 수 있는 것이다. 이 때, 물론 청색 부화소의 구동 TFT의 채널 영역은 0°와 90°사이의 값에서 적당한 값을 택하여 회전토록 하면 되고, 위 표 1과 같은 데이터를 갖는 소자에서는 그 채널 영역과 제 1 결정입계가 이루는 각도가 대략 70°~75°의 범위 내가 되도록 설계하면 된다.
도 5는 도 2에서 볼 수 있는 바와 같은 실리콘 박막에 그 결정입계(62)의 방향에 대하여 서로 다른 방향을 갖도록 적색 제 2 활성층(21r), 녹색 제 2 활성층(21g) 및 청색 제 2 활성층(21b)을 형성하는 것을 개념적으로 나타낸 것이다.
도 5에서 볼 수 있듯이, 적색 제 2 활성층(21r)은 그 채널 영역(C1)이 제 2 결정입계(62)에 대략 평행한 방향, 즉, 제 1 결정입계(61)와 90°를 이루는 방향으로 배치한 것이고, 녹색 제 2 활성층(21g)은 그 채널 영역(C2)이 제 2 결정입계(62)에 수직한 방향, 즉, 제 1 결정입계(61)와 0°를 이루는 방향으로 배치한 것이다. 그리고, 청색 제 2 활성층(21b)은 그 채널 영역(C3)이 제 2 결정입계(62), 즉, 제 1 결정입계(61)에 경사지도록 배치한 것이다.
이렇듯, 제 2 활성층들(21r)(21g)(21b)의 경사 각도는 사용되는 유기물에 따라 달라질 수 있으며, 미리 각 화소의 휘도와 화이트 밸런스를 맞추기 위한 전류 비를 구한 후 녹색 부화소를 기준으로 하여 각 부화소의 제 2 활성층의 기울기값을 설정하면 된다.
이러한 방법에 의해 제 2 TFT(20r)(20g)(20b)의 제 2 활성층(21r)(21g)(21b)의 방향을 설정하여 도 1과 같은 유기 전계 발광 표시장치를 형성하는 것이다. 즉, 도 1에서 도면에 직접 나타나지는 않았지만, 도 5와 같은 제 2 결정입계(62)는 그림의 종방향(상하방향)으로 형성되어 있으며, 제 1 결정입계(61)는 그림의 횡방향(좌우방향)으로 형성되어 있는 것으로 볼 수 있다. 따라서, 적색 화소(R)의 부화소들의 경우에는 제 2 TFT(20r)들의 제 2 활성층(21r)들이 모두 제 1 결정입계(61)에 수직이 되는 방향으로 배치되어 있어 제 2 활성층(21r)의 이동도가 크게 되고, 이에 따라 동일 구동전압에도 유기 전계 발광 소자에 더 많은 전류를 공급할 수 있게 된다. 그리고, 녹색 화소(G)의 부화소들의 경우에는 제 2 TFT(20g)들의 제 2활성층(21g)들이 모두 제 1 결정입계(61)에 평행이 되는 방향으로 배치되어 있어 이동도가 작게 되고, 이에 따라 동일 구동전압에도 적색 화소(R)에 비해 더 적은 전류를 유기 전계 발광 소자에 공급하게 된다. 또한, 청색 화소(B)의 부화소들의 경우 제 2 TFT(20b)들의 제 2 활성층(21b)들이 모두 제 1 결정입계(61)에 경사지도록 배치되어 이동도와 전류량이 적색과 녹색의 사이에서 결정된다. 따라서, 적색, 녹색, 청색의 화소에서 화이트 밸런스를 맞출 수 있게 되는 것이다.
한편, 도 1에서 볼 수 있는 본 발명의 바람직한 일 실시예에서, 스위칭 소자인 제 1 TFT들(10r)(10g)(10b)의 제 1 활성층들(11r)(11g)(11b)의 방향도 적색 제 2 활성층(21r)과 마찬가지로, 결정입계(62)에 평행하도록 배치한 것은 스위칭 소자인 제 1 TFT들(10r)(10g)(10b)의 이동도가 크게 함으로써 스위칭 특성을 향상시키기 위함이다. 이처럼, 도 1에서는 제 2 TFT(20r)(20g)(20b)의 제 2 활성층(21r)(21g)(21b)의 방향만을 각 부화소별로 다르게 조절하였으나, 이는 스위칭 소자인 제 1 TFT(10r)(10g)(10b)의 제 1 활성층(11r)(11g)(11b)에도 동일하게 적용할 수 있음은 물론이다.
이상 설명한 바와 같은 유기 전계 발광 표시장치의 각 화소는 도 6 내지 도 9에서 볼 수 있는 바와 같은 구조를 갖는다.
먼저, 도 6은 도 1의 부화소들 중 녹색 화소(G)의 부화소에 대한 부분확대 평면도이나, 이는 그림에서 볼 수 있듯이, 반드시 녹색 화소(G)에 한정되는 것은 아니고, 본 발명의 어떠한 부화소에도 동일하게 적용될 수 있는 것이다. 따라서, 이하에서는 이를 특정 부화소를 의미하는 것이 아닌 본 발명이 적용되는 불특정한 어느 한 부화소를 의미하는 것으로 하며, 이에 따라 도면 부호도 특정 부화소를 나타내는 것이 아닌 불특정한 부화소에 대한 것으로 한정한다.
도 7은 도 6에서 볼 수 있는 불특정한 부화소에 대한 등가회로도를 도시한 것으로, 도 7을 참조하면, 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스 유기전계 발광표시장치의 각 부화소는 스위칭용인 제 1 TFT(10)와, 구동용인 제 2 TFT(20)의 2개의 박막 트랜지스터와, 캐패시터(30) 및 하나의 유기 전계 발광 소자(이하, "EL소자"라 함, 40)로 이루어진다. 상기와 같은 박막 트랜지스터 및 캐패시터의 개수는 반드시 이에 하정되는 것은 아니며, 원하는 소자의 설계에 따라 이보다 더 많은 수의 박막 트랜지스터 및 캐패시터를 구비할 수 있음은 물론이다.
상기 제 1 TFT(10)는 게이트 라인(51)에 인가되는 스캔(Scan) 신호에 구동되어 데이터 라인(52)에 인가되는 데이터(data) 신호를 전달하는 역할을 한다. 상기 제 2 TFT(20)는 상기 제 1 TFT(10)를 통해 전달되는 데이터 신호에 따라서, 즉, 게이트와 소오스 간의 전압차(Vgs)에 의해서 EL소자(40)로 유입되는 전류량을 결정한다. 상기 캐패시터(30)는 상기 제 1 TFT(10)를 통해 전달되는 데이터 신호를 한 프레임동안 저장하는 역할을 한다.
이러한 회로를 구현하기 위하여, 도 6, 도 8 및 도 9와 같은 구조를 갖는 유기 전계 발광 표시장치를 형성하는 데, 이를 보다 상세히 설명하면 다음과 같다.
도 6, 도 8 및 도 9에서 볼 수 있듯이, 글라스재의 절연기판(1)에 버퍼층(2)이 형성되어 있고, 이 버퍼층(2) 상부로 제 1 TFT(10), 제 2 TFT(20), 캐패시터(30) 및 EL 소자(40)가 구비된다.
도시된 바와 같이 상기 제 1 TFT(10)는 게이트 라인(51)에 접속되어 TFT 온/오프 신호를 인가하는 게이트 전극(13)과, 게이트 전극(13)의 상부에 형성되고 데이터 라인(52)과 접속되어 제 1 활성층(11)에 데이터 신호를 공급하는 소스 전극(14)과, 제 1 TFT(10)와 캐패시터(30)를 연결시켜 캐패시터(30)에 전원을 공급하는 드레인 전극(15)으로 구성된다. 제 1 활성층(11)과 게이트 전극(13)의 사이에는 게이트 절연막(3)이 구비되어 있다.
충전용 캐패시터(30)는 제 1 TFT(10)와 제 2 TFT(20) 사이에 위치되어 한 프레임 동안 제 2 TFT(20)를 구동시키는 데 필요한 구동전압을 저장하는 것으로, 도 6 및 도 8에서 볼 수 있듯이, 제 1 TFT(10)의 드레인 전극(15)과 접속되는 제 1 전극(31), 제 1 전극(31)의 상부에 제 1 전극(31)과 오버랩되도록 형성되고, 전원 인가선인 구동라인(53)과 전기적으로 연결되는 제 2 전극(32) 및 제 1 전극(31)과 제 2 전극(32)의 사이에 형성되어 유전체로서 사용되는 층간 절연막(4)으로 구비될 수 있다. 물론 이러한 충전용 캐패시터(30)의 구조는 반드시 이에 한정되는 것은 아니며, TFT의 실리콘 박막과 게이트 전극의 도전층이 제 1 및 제 2 전극으로 사용되고, 게이트 절연층이 유전층으로 사용될 수도 있으며, 이 외에도 다양한 방법에 의해 형성 가능하다.
제 2 TFT(20)는 도 6 및 도 9에서 볼 수 있듯이, 캐패시터(30)의 제 1 전극(31)과 연결되어 TFT 온/오프 신호를 공급하는 게이트 전극(23)과, 게이트 전극(23)의 상부에 형성되고 구동 라인(53)과 접속되어 제 2 활성층(21)에 구동을 위한 레퍼런스 공통전압을 공급하는 소스 전극(24)과, 제 2 TFT(20)와 EL 소자(40)를 연결시켜 EL 소자(40)에 구동 전원을 인가하는 드레인 전극(25)으로 구성된다. 제 2 활성층(21)과 게이트 전극(23)의 사이에는 게이트 절연막(3)이 구비되어 있다. 여기서, 제 2 활성층(21)의 채널 영역은 부화소의 색상에 따라 그 결정입계와 평행, 수직, 또는 경사지게 배열되어 있다.
한편, EL 소자(40)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 도 6 및 도 9에서 볼 수 있듯이, 제 2 TFT(20)의 드레인 전극(25)에 연결되어 이로부터 플러스 전원을 공급받는 애노우드 전극(41)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 캐소오드 전극(43)과, 이들 애노우드 전극(41) 및 캐소오드 전극(43)의 사이에 배치되어 발광하는 유기 발광막(42)으로 구성된다. 도면에서 미설명부호 5는 SiO2 등으로 이루어진 절연성 패시베이션막이고, 6은 아크릴 등으로 이루어진 절연성 평탄화막이다.
이상 설명한 바와 같은 본 발명의 바람직하 실시예에 따른 유기 전계 발광 표시장치의 층상 구조는 반드시 상술한 바에 한정되는 것은 아니고, 이와 다른 어떠한 구조도 본 발명이 적용될 수 있음은 물론이다.
상술한 바와 같은 구조를 가진 본 발명의 바람직한 일 실시예에 따른 유기 전계 발광 표시장치은 다음과 같이 제조될 수 있다.
먼저, 도 8 및 도 9에서 볼 수 있듯이, 글라스(Glass)재의 절연 기판(1) 상에 버퍼층(2)을 형성한다. 상기 버퍼층(2)은 SiO2로 형성할 수 있으며, PECVD법, APCVD법, LPCVD법, ECR법 등에 의해 증착될 수 있다. 그리고, 이 버퍼층(2)은 대략 3000Å 정도로 증착 가능하다.
상기 버퍼층(2)의 상부에는 비정질 실리콘 박막이 증착되는 데, 대략 500Å 정도로 증착시킬 수 있다. 상기와 같은 비정질 실리콘 박막은 다양한 방법에 의해 다결정질 실리콘 박막으로 결정화시킬 수 있다. 이 때, 결정화된 다결정질 실리콘 박막은 도 2에서 볼 수 있는 바와 같은 길이방향으로 연장된 결정입계를 갖는 이방성 결정구조를 갖도록 하는 것이 바람직하다. 본 발명의 바람직한 일 실시예에 있어서는 전술한 바와 같이 이러한 이방성 결정구조를 얻기 위하여 SLS법을 사용하였으나, 이 외에도 이방성 결정구조를 얻을 수 있는 결정화법이면 어떠한 결정화법이든 사용 가능하다.
이방성 결정구조를 갖는 다결정질 실리콘 박막을 형성한 후에는 그 위로 도 1에서 볼 수 있듯이, 각 부화소별로 제 2 TFT(20r)(20g)(20b)의 제 2 활성층(21r)(21g)(21b)이 결정입계의 방향에 대해 서로 다른 방향을 갖도록 패터닝한다. 이 때, 제 1 활성층(11r)(11g)(11b)도 동시에 행함은 물론이다.
이렇게 활성층의 패터닝을 행한 후에는 그 위로 SiO2 등에 의해 게이트 절연막을 PECVD법, APCVD법, LPCVD법, ECR법 등에 의해 증착하여 형성하고, MoW, Al/Cu 등으로 도전막을 성막한 후 패터닝하여 게이트 전극을 형성한다. 상기 활성층, 게이트 절연막, 게이트 전극은 다양한 순서 및 방법에 의해 패터닝이 가능하다.
활성층, 게이트 절연막, 게이트 전극의 패터닝이 끝난 후에는 그 소스 및 드레인 영역에 N형 또는 P형 불순물을 도핑한다.
이렇게 도핑 공정이 끝난 후에는 도 8 및 도 9에서 볼 수 있듯이, 층간 절연막(4) 및 패시베이션막(5)을 형성한 후 컨택 홀을 통해 소스 전극(14)(24) 및 드레인 전극(15)(25)을 활성층(11)(21)에 접속하고, 평탄화막(6)을 형성한다. 이러한 막 구조는 소자 설계에 따라 다양한 구조를 체용할 수 있음은 물론이다.
한편, 제 2 TFT(20)에 접속하는 EL 소자(40)는 다양한 방법에 의해 형성될 수 있는 데, 먼저, ITO에 의해 제 2 TFT(20)의 드레인 전극(25)에 접속하는 애노우드 전극(41)을 형성한 후 패터닝하고, 그 위로 유기막(42)을 형성한다. 이 때, 상기 유기막(42)은 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층, 홀 수송층, 유기 발광층, 전자 수송층, 전자 주입층 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.
고분자 유기막의 경우에는 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법으로 형성한다.
이렇게 유기막을 형성한 후에는 Al/Ca 등으로 캐소오드 전극(43)을 전면 증착하거나, 패터닝하여 형성할 수 있다. 그리고, 캐소오드 전극(43)의 상부는 글라스 또는 메탈 캡에 의해 밀봉된다.
이상 설명한 것은 본 발명을 유기 전계 발광 표시장치에 적용한 경우이나, 본 발명은 이에 한정되는 것이 아니며, 액정 표시장치나, 무기 전계 발광 표시장치 등 TFT를 이용할 수 있는 어떠한 구조에든 적용될 수 있음은 물론이다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, TFT의 활성층의 크기나, 구동전압을 변경하지 않고 동일 크기의 활성층을 갖고도 화이트 밸런스를 맞출 수 있다.
둘째, 부화소별로 적정한 전류를 공급하므로, 적정 휘도를 얻을 수 있고, 수명 열화를 방지할 수 있다.
셋째, 각 화소당 구동 TFT가 차지하는 면적을 증가시키지 않고 소자에 흐르는 전류량만을 조절하여 줌으로써, 개구율의 감소문제를 해결하고, 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치의 박막 트랜지스터 활성층 구조를 설명하기 위한 평면도,
도 2는 박막 트랜지스터의 활성층을 이루는 다결정질 실리콘 박막의 이방성 결정 구조를 나타내는 평면도,
도 3은 활성층의 방향과 채널 영역의 이동도와의 관계를 나타내는 그래프,
도 4는 활성층의 방향과 전류 비의 관계를 나타내는 그래프,
도 5는 도 2에 따른 다결정질 실리콘 박막에 있어 이방성 결정 구조에 따라 활성층의 방향이 서로 다르게 형성되도록 한 상태를 나타내는 평면도,
도 6은 도 1에서 단일 화소를 나타내는 부분 확대 평면도,
도 7은 도 6의 단위화소에 대한 등가회로도,
도 8은 도 6의 Ⅱ-Ⅱ에 대한 단면도,
도 9는 도 6의 Ⅲ-Ⅲ에 대한 단면도.

Claims (32)

  1. 자발광 소자를 구비한 복수개의 부화소를 포함하는 화소들; 및
    상기 각 부화소에 구비되어 적어도 채널 영역을 갖는 반도체 활성층을 구비하고, 상기 자발광 소자에 각각 접속되어 전류를 공급하는 것으로, 상기 활성층의 적어도 채널 영역이 적어도 둘 이상의 상기 부화소에서 서로 다른 방향을 갖도록 구비된 구동 박막 트랜지스터;를 포함하는 것을 특징으로 하는 평판표시장치.
  2. 제1항에 있어서,
    상기 부화소들은 서로 다른 색상을 갖도록 구비된 것을 특징으로 하는 평판표시장치.
  3. 제2항에 있어서,
    상기 채널 영역은 상기 부화소의 색상별로 서로 다른 방향을 갖도록 구비된 것을 특징으로 하는 평판표시장치.
  4. 제1항에 있어서,
    상기 채널 영역의 방향은 동일 구동전압에 대한 상기 부화소를 각각 흐르는 전류값에 의해 결정되는 것을 특징으로 하는 평판표시장치.
  5. 제1항에 있어서,
    상기 채널 영역의 방향은 상기 채널영역의 이동도에 의해 결정되는 것을 특징으로 하는 평판표시장치.
  6. 제1항에 있어서,
    상기 활성층은 다결정질 실리콘으로 구비된 것을 특징으로 하는 평판표시장치.
  7. 제6항에 있어서,
    상기 다결정질 실리콘은 이방성 결정립을 갖는 것을 특징으로 하는 평판 표시장치.
  8. 제6항 또는 제7항에 있어서,
    상기 채널 영역의 방향은 상기 채널 영역을 형성하는 다결정질 실리콘의 결정입계의 방향에 의해 결정되는 것을 특징으로 하는 평판 표시장치.
  9. 제8항에 있어서,
    상기 채널 영역의 방향은 상기 각 부화소들의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 동일 구동전압 하에서 상기 각 부화소들에 흐르는 전류값에 비례하게 되도록 결정되는 것을 특징으로 하는 평판 표시장치.
  10. 제9항에 있어서,
    상기 채널 영역의 방향은 상기 각 부화소들의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 상기 채널 영역의 이동도에 비례하게 되도록 결정되는 것을 특징으로 하는 평판 표시장치.
  11. 제6항 또는 제7항에 있어서,
    상기 다결정질 실리콘은 레이저에 의한 결정화방법에 의해 형성된 것을 특징으로 하는 평판 표시장치.
  12. 자발광 소자를 구비한 적색, 녹색 및 청색의 부화소들을 포함하는 화소들; 및
    상기 각 부화소에 구비되어 적어도 채널 영역을 갖는 반도체 활성층을 구비하고, 상기 자발광 소자에 각각 접속되어 전류를 공급하는 것으로, 상기 활성층의 적어도 채널 영역이 상기 부화소의 색상별로 서로 다른 방향을 갖도록 구비된 구동 박막 트랜지스터;를 포함하는 것을 특징으로 하는 평판표시장치.
  13. 제12항에 있어서,
    상기 채널 영역의 방향은 동일 구동전압에 대한 상기 부화소를 각각 흐르는 전류값에 의해 결정되는 것을 특징으로 하는 평판표시장치.
  14. 제13항에 있어서,
    상기 채널 영역의 방향은 상기 녹색 부화소를 흐르는 전류값이 가장 낮게 되는 방향으로 결정되는 것을 특징으로 하는 평판표시장치.
  15. 제13항에 있어서,
    상기 채널 영역의 방향은 상기 전류값이 적색, 청색 및 녹색 부화소의 순으로 낮아지도록 하는 방향으로 결정되는 것을 특징으로 하는 평판표시장치.
  16. 제12항에 있어서,
    상기 채널 영역의 방향은 상기 채널영역의 이동도에 의해 결정되는 것을 특징으로 하는 평판표시장치.
  17. 제16항에 있어서,
    상기 채널 영역의 방향은 녹색 부화소의 활성층의 채널 영역의 이동도가 가장 낮게 되는 방향으로 결정되는 것을 특징으로 하는 평판표시장치.
  18. 제16항에 있어서,
    상기 채널 영역의 방향은 활성층의 채널 영역의 이동도가 적색, 청색 및 녹색 부화소의 순으로 낮아지도록 하는 방향으로 결정되는 것을 특징으로 하는 평판표시장치.
  19. 제12항에 있어서,
    상기 활성층은 다결정질 실리콘으로 구비된 것을 특징으로 하는 평판표시장치.
  20. 제19항에 있어서,
    상기 다결정질 실리콘은 이방성 결정립을 갖는 것을 특징으로 하는 평판 표시장치.
  21. 제19항 또는 제20항에 있어서,
    상기 채널 영역의 방향은 상기 채널 영역을 형성하는 다결정질 실리콘의 결정입계의 방향에 의해 결정되는 것을 특징으로 하는 평판 표시장치.
  22. 제21항에 있어서,
    상기 채널 영역의 방향은 상기 녹색 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 타 부화소의 경우보다 큰 것을 특징으로 하는 평판 표시장치.
  23. 제21항에 있어서,
    상기 채널 영역의 방향은 상기 적색 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 타 부화소의 경우보다 작은 것을 특징으로 하는 평판 표시장치.
  24. 제21항에 있어서,
    상기 채널 영역의 방향은 상기 각 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 결정입계가 이루는 각도가 녹색, 청색 및 적색의 순으로 작아지는 것을 특징으로 하는 평판 표시장치.
  25. 제19항 또는 제20항에 있어서,
    상기 다결정질 실리콘은 평행하게 배열된 제1결정입계와, 상기 제 1결정입계의 사이에 상기 제1결정입계에 대략 수직하도록 연장된 제2결정입계로 구비된 것을 특징으로 하는 평판표시장치.
  26. 제25항에 있어서,
    상기 채널 영역의 방향은 상기 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계의 방향에 의해 결정되는 것을 특징으로 하는 평판 표시장치.
  27. 제26항에 있어서,
    상기 채널 영역의 방향은 상기 녹색 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계가 이루는 각도가 타 부화소의 경우보다 작게 되도록 구비된 것을 특징으로 하는 평판 표시장치.
  28. 제26항에 있어서,
    상기 채널 영역의 방향은 상기 적색 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계가 이루는 각도가 타 부화소의 경우보다 크게 되도록 구비된 것을 특징으로 하는 평판 표시장치.
  29. 제26항에 있어서,
    상기 채널 영역의 방향은 상기 각 부화소의 채널 영역과 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계가 이루는 각도가 녹색, 청색 및 적색의 순으로 커지는 것을 특징으로 하는 평판 표시장치.
  30. 제26항에 있어서,
    상기 채널 영역의 방향은 상기 녹색 부화소의 채널 영역이 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계에 대해 평행한 것을 특징으로 하는 평판 표시장치.
  31. 제26항에 있어서,
    상기 채널 영역의 방향은 상기 적색 부화소의 채널 영역이 이 채널 영역을 형성하는 다결정질 실리콘의 제1결정입계에 대해 수직한 것을 특징으로 하는 평판 표시장치.
  32. 제19항 또는 제20항에 있어서,
    상기 다결정질 실리콘은 레이저에 의한 결정화방법에 의해 형성된 것을 특징으로 하는 평판 표시장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4265788B2 (ja) * 2003-12-05 2009-05-20 シャープ株式会社 液晶表示装置
KR100615211B1 (ko) * 2004-02-26 2006-08-25 삼성에스디아이 주식회사 유기 전계 발광 표시장치 및 그 제조방법
KR100647693B1 (ko) * 2005-05-24 2006-11-23 삼성에스디아이 주식회사 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치
JP2007080853A (ja) * 2005-09-09 2007-03-29 Toshiba Corp 素子形成基板、アクティブマトリクス基板及びその製造方法
JP4169071B2 (ja) 2006-05-25 2008-10-22 ソニー株式会社 表示装置
JP5109302B2 (ja) * 2006-07-31 2012-12-26 ソニー株式会社 表示装置およびその製造方法
US8654045B2 (en) 2006-07-31 2014-02-18 Sony Corporation Display and method for manufacturing display
JP5181164B2 (ja) * 2008-03-17 2013-04-10 ユー・ディー・シー アイルランド リミテッド 有機電界発光表示装置
KR101065413B1 (ko) 2009-07-03 2011-09-16 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR20110041107A (ko) 2009-10-15 2011-04-21 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조 방법
KR101795691B1 (ko) * 2010-11-11 2017-11-09 삼성디스플레이 주식회사 표시장치
CN105336294B (zh) * 2014-08-12 2018-01-30 上海和辉光电有限公司 有机电致发光显示器
CN104465673B (zh) * 2014-12-30 2018-02-23 京东方科技集团股份有限公司 阵列基板及其制造方法、以及显示装置
US10200697B2 (en) * 2015-07-09 2019-02-05 Qualcomm Incorporated Display stream compression pixel format extensions using subpixel packing
KR102546657B1 (ko) * 2017-12-11 2023-06-22 엘지디스플레이 주식회사 유기발광표시장치
US10727279B2 (en) * 2017-12-11 2020-07-28 Lg Display Co., Ltd. Organic light emitting diode display device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2784615B2 (ja) 1991-10-16 1998-08-06 株式会社半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JP3450376B2 (ja) * 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3188167B2 (ja) * 1995-12-15 2001-07-16 三洋電機株式会社 薄膜トランジスタ
JP3204986B2 (ja) * 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
JP2000243963A (ja) * 1999-02-17 2000-09-08 Sanyo Electric Co Ltd 薄膜トランジスタ及び表示装置
JP3670923B2 (ja) 1999-02-26 2005-07-13 三洋電機株式会社 カラー有機ｅｌ表示装置
JP4497596B2 (ja) * 1999-09-30 2010-07-07 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP2001109399A (ja) * 1999-10-04 2001-04-20 Sanyo Electric Co Ltd カラー表示装置
JP4925528B2 (ja) * 2000-09-29 2012-04-25 三洋電機株式会社 表示装置
JP2002151697A (ja) * 2000-11-14 2002-05-24 Sharp Corp 半導体集積回路およびそれを用いた画像表示装置
US20020102821A1 (en) * 2001-01-29 2002-08-01 Apostolos Voutsas Mask pattern design to improve quality uniformity in lateral laser crystallized poly-Si films
US6495405B2 (en) * 2001-01-29 2002-12-17 Sharp Laboratories Of America, Inc. Method of optimizing channel characteristics using laterally-crystallized ELA poly-Si films
JP2003091245A (ja) * 2001-09-18 2003-03-28 Semiconductor Energy Lab Co Ltd 表示装置
KR100496300B1 (ko) * 2003-04-02 2005-06-17 삼성에스디아이 주식회사 박막 트랜지스터를 구비한 평판표시장치

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KR20040079081A (ko) 2004-09-14
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