JP2007080853A - 素子形成基板、アクティブマトリクス基板及びその製造方法 - Google Patents
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Abstract
【課題】 サイドエッチやエッチャントの染込みなどによるＴＦＴの不良や、素子形成基板上への素子形成密度の低下や画質の劣化やクラック発生を防止することができるアクティブマトリクス基板の提供。
【解決手段】 基板３１と、前記基板３１上にマトリクス状に配置されたゲート線３２及び信号線３３からなる配線と、前記配線の交差領域に対応して配置され、薄膜トランジスタ２と前記薄膜トランジスタ２に接続されたコンタクトパッド７、８、９とを含む素子１を有し、前記素子１は、前記基板３１の面内方向で分離された外辺１０を備え、前記薄膜トランジスタのチャネル方向が前記基板上にマトリクス状に配置されたゲート線３２及び信号線３３の配線方向に対して傾きをなすように、前記薄膜トランジスタのチャネルを配置することを特徴とするアクティブマトリクス基板。
【選択図】 図３３
【解決手段】 基板３１と、前記基板３１上にマトリクス状に配置されたゲート線３２及び信号線３３からなる配線と、前記配線の交差領域に対応して配置され、薄膜トランジスタ２と前記薄膜トランジスタ２に接続されたコンタクトパッド７、８、９とを含む素子１を有し、前記素子１は、前記基板３１の面内方向で分離された外辺１０を備え、前記薄膜トランジスタのチャネル方向が前記基板上にマトリクス状に配置されたゲート線３２及び信号線３３の配線方向に対して傾きをなすように、前記薄膜トランジスタのチャネルを配置することを特徴とするアクティブマトリクス基板。
【選択図】 図３３
Description
本発明は、素子形成基板、アクティブマトリクス基板及びその製造方法に関する。
液晶ディスプレイや有機ＥＬディスプレイは、薄型で低消費電力でありカラー表示も可能であるため、ノート型パソコンや情報携帯端末、モニター、テレビ、携帯電話の表示画面など、多くの表示装置に用いられている。より高品位な表示が要求される液晶ディスプレイや有機ＥＬディスプレイには、ガラス基板上に、アモルファスシリコン（以下、ａ−Ｓｉと記す）や多結晶シリコン（ｐｏｌｙ−Ｓｉ）を活性層とした、薄膜トランジスタ（ＴＦＴ）がマトリクス状に配置された、アクティブマトリクス基板が用いられている。アクティブマトリクス基板への要求として、低消費電力、高品位な表示などとともに、大画面化、軽量化、薄型化、製造コストの低減などがある。
これらの要求を満たすために、素子転写型のアクティブマトリクス素子の製造方法が提案されている（例えば、特許文献１）。この発明においては、ａ−Ｓｉ ＴＦＴを素子形成基板に形成し、基板面内で素子間を分離した後、素子毎に転写先基板に転写し、さらに配線などを形成することでアクティブマトリクス素子を作製している。
従来の素子転写型のアクティブマトリクス素子の製造方法を以下に説明する。
従来の製造方法によって製造された素子１が形成された素子形成基板の断面図を図４１に示す。まず、図４１に示すように、ガラスからなる素子形成基板５１上に素子１をマトリクス状に形成する。図４２に、図４１で形成された素子１の拡大平面図を、図４３に、図４２の素子１内に形成されたＴＦＴ２の拡大平面図をそれぞれ示す。図４２、図４３に示すように、ＴＦＴ２はゲート電極３、ソース電極４、ドレイン電極５、および半導体層からなるチャネル部６を含み、ゲート電極３、ソース電極４、ドレイン電極５は後述する配線や画素電極と接続するために、それぞれゲート電極用コンタクトパッド７、ソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９にそれぞれ接続されている。
続いて、隣接する素子１同士を素子形成基板５１の面内で分離する。この際、素子１の外辺１０は長方形に形成されており、ＴＦＴ２のチャネル部６に電流が流れる方向で規定されるチャネル方向は素子１の外辺１０がなす長方形の外辺１０の一方向と一致するように形成される。
続いて、図４４に示すように、素子形成基板５１上の素子１を転写先基板３１に多数同時に転写することで、転写先基板３１上に周期的に素子１を形成する。さらに、図４５に示すように、転写先基板３１上にマトリクス状にゲート線３２および信号線３３からなる配線をそれぞれ形成し、それと同時に、図４６、図４７に示すように、ゲート線３２は横方向に同一の列となる素子１内のゲート電極用コンタクトパッド７と、また、信号線３３は縦方向に同一の列となる素子１内のソース電極用コンタクトパッド８とそれぞれ接続される。形成したゲート線３２と信号線３３との間は図示しない絶縁膜などにより絶縁されている。
さらに、図４６、図４７に示すように、ドレイン電極用コンタクトパッド９と接続させるように画素電極３５を形成することで、素子転写型のアクティブマトリクス素子を得ることができる。
ここで、配線や画素電極が満たすべき条件として、ゲート線３２はゲート電極用コンタクトパッド７と、信号線３３はソース電極用コンタクトパッド８と、画素電極３５はドレイン電極用コンタクトパッド９と良好な電気的接続を取り、かつ他の電極用コンタクトパッドとは短絡しないこと、また配線や画素電極、それらと同電位の部分がＴＦＴ２のチャネル部６と重なることにより寄生容量の発生や動作不良を起こさないことの２つがある。
これらの条件は、アクティブマトリクス基板の形成プロセス時の変形やずれがあっても満たさなければならない。変形やずれの原因としては、素子形成基板５１上の素子１を転写先基板３１に転写する際の位置ずれや、素子形成基板５１と転写先基板３１の変形量の差によるずれ、電極用コンタクトパッドやコンタクトホール、配線などのパターン形成時のサイドエッチのばらつき、パターニング時の露光マスクの位置ずれなど、複数の要因が組み合わさったものとなる。このため、ゲート電極用コンタクトパッド７、ソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９はそれぞれ１０〜２０μｍ角程度の大きさとする必要がある。
また、素子形成基板５１の利用効率を上げるためには、素子形成基板５１上に素子１を形成する周期は短い方が好ましい。さらには、ＴＦＴ２のチャネル部６はソース電極とドレイン電極間方向のゲート電極の長さで定まるチャネル長が１０μｍ程度、チャネル長と垂直方向のチャネル幅が１０〜３０μｍ程度必要となる。
このため、チャネル長が１０μｍ、チャネル幅が２５μｍのＴＦＴ２や、それぞれ２０μｍ角の大きさのゲート電極用コンタクトパッド７、ソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９を素子１内に配置する場合、図４２に示すように、ＴＦＴ２やゲート電極用コンタクトパッド７、ソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９を素子外辺１０のすぐそばに形成することで、素子１の大きさを６０μｍ角程度と小さくすることができる。
また、アクティブマトリクス基板の作製において、高温プロセスが必要となるＴＦＴ２は耐熱性の高い素子形成基板５１に高密度に形成しておき、転写先基板３１にＴＦＴ２を間引いて転写することにより、配線形成と比較してコストの高いＴＦＴ２形成の寄与分を減らすことができるため、低コストでアクティブマトリクス基板を作成することができる。その上、転写先基板３１として耐熱性の低いプラスチックフィルムを用いることにより、フレキシブルなアクティブマトリクス基板を形成することが可能である。
一方で、図４２に示すように、素子１内に形成したＴＦＴ２のチャネル方向を、長方形に形成された素子１の外辺１０の一辺と平行になるように形成し、ＴＦＴ２のチャネル方向に沿って、ソース電極４に隣接してソース電極用コンタクトパッド８を形成し、ドレイン電極５に隣接してドレイン電極用コンタクトパッド９を形成し、ＴＦＴ２のチャネル方向に直交する方向に、ゲート電極３に隣接してゲート電極用コンタクトパッド７を形成した場合、ＴＦＴ２のチャネル部６が素子１の外辺１０の近傍に形成されることになる。その場合、素子形成基板５１上に形成された素子１を基板面内でエッチングなどにより分離するプロセスにおいて、例えば、図４２中αの位置からサイドエッチやエッチャントの染込みなどによりチャネル部６のうちソースドレイン間電流が流れる部分がダメージを受けやすい、という問題がある。
また、このような問題を解決するために、チャネル幅が２５μｍのＴＦＴ２を素子１の外辺１０から離れた位置に配置し、ＴＦＴ２のゲート電極３、ソース電極４、ドレイン電極５にそれぞれ接続するようにいずれも２０μｍ角の大きさのゲート電極用コンタクトパッド７、ソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９を配置することも可能である。この場合、例えば、図４８に示すような配置となり、素子形成基板５１上の隣接する素子間を基板面内で分離するプロセスにおいて、ＴＦＴ２のチャネル部６がサイドエッチやエッチャントの染込みなどによるダメージを受けにくくなる一方で、素子１の大きさは６０μｍ×９０μｍ程度となり、図４２に示す場合と比較して素子１の大きさが、約１．５倍と大きくなり、素子形成基板５１上に素子１を形成する密度が低下してしまう、という問題が生じる。
更には、転写先基板３１として、プラスチックフィルムのようなフレキシブル基板を用いたディスプレイでは、基板を曲げながら表示をおこなうことができる。基板が曲がると基板上に形成した膜に歪が生じ、歪の大きさは曲げた際の曲率半径に反比例する。なお、ＴＦＴ２のチャネル部６に歪が生じるとＴＦＴ２のトランスファ特性が変動することが知られており、コントラストの低下や面内の不均一な表示による画質の劣化につながる。また、チャネル方向に引っ張られた場合、チャネルと垂直方向にクラックが生じ、電流がＴＦＴを流れにくくなってしまう。
ディスプレイによっては、図４９、図５０に示すように転写先基板３１が縦または横にのみ曲げるという使用方法を取ることがある。その場合、転写先基板３１上の表示領域５２も縦または横のみに曲がる。例えば、図４６に示すように、ＴＦＴ２のチャネル方向が横方向になるように素子１を表示領域５２内にマトリクス状に配置した場合、図５０に示す方向に転写先基板３１を曲げた場合に、ＴＦＴ２のチャネル方向に沿って歪が生じる。また、ＴＦＴ２のチャネル方向が縦方向になるように素子１を表示領域５２内にマトリクス状に配置した場合、図４９に示す方向に転写先基板３１を曲げた場合に、ＴＦＴ２のチャネル方向に沿って歪が生じる。このように、ＴＦＴ２のチャネル方向を素子１の外辺１０となる長方形のいずれかの辺の方向と一致するように配置した場合、表示領域を縦または横のいずれか一方の方向に曲げた場合に、曲げる方向によっては、ＴＦＴ２のチャネル部６に生じるチャネル方向の歪は最も大きくなり、画質の劣化やクラックの発生につながるという問題が生じる。
特開２００１−７３４０公報
上述したように、特許文献１に記載された方法では、素子形成基板上の隣接する素子間を基板面内でエッチングなどにより分離するプロセスにおいて、サイドエッチやエッチャントの染込みなどによりチャネル部がダメージを受けやすい、という問題がある。
また、サイドエッチやエッチャントの染込みなどによるチャネル部のダメージを回避するために、ＴＦＴを素子の外辺から離れた位置に配置すると、素子の大きさが大きくなり、素子形成基板上に素子を形成する密度が低下してしまう、という問題が生じる。
さらには、縦または横にのみ曲げる使用方法を取るアクティブマトリクス基板においては、ＴＦＴのチャネル方向を素子の外辺となる長方形のいずれかの辺の方向と一致するように配置した場合、表示領域を縦または横のいずれか一方の方向に曲げた場合に、ＴＦＴのチャネルに生じるチャネル方向の歪は最も大きくなり、画質の劣化やクラックの発生につながる、という問題が生じる。
本発明は、上記事情を考慮してなされたものであって、サイドエッチやエッチャントの染込みなどによるＴＦＴの不良や、素子形成基板上への素子形成密度の低下や、画質の劣化やクラック発生を防止することができる素子形成基板、アクティブマトリクス基板、およびアクティブマトリクス基板の製造方法を提供することを目的とする。
本発明に関わる素子形成基板は、基板と、前記基板上にマトリクス状に配置され薄膜トランジスタ及び前記薄膜トランジスタに接続されたコンタクトパッドを含む素子と、を有し、前記素子は、前記基板の面内方向で素子同士が互いに分離された外辺を備え、前記薄膜トランジスタのチャネル方向を前記素子の外辺に対して傾きをなすように、前記薄膜トランジスタのチャネルを配置することを特徴とする。
また、本発明に関わるアクティブマトリクス基板は、基板と、前記基板上にマトリクス状に配置されたゲート線及び信号線からなる配線と、前記配線の交差領域に対応して配置され、薄膜トランジスタと前記薄膜トランジスタに接続されたコンタクトパッドとを含む素子と、を有し、前記素子は、前記基板の面内方向で分離された外辺を備え、前記薄膜トランジスタのチャネル方向が前記基板上にマトリクス状に配置されたゲート線及び信号線の配線方向に対して傾きをなすように、前記薄膜トランジスタのチャネルを配置することを特徴とする。
また、本発明に関わるアクティブマトリクス基板の製造方法は、素子形成基板上に薄膜トランジスタ及び前記薄膜トランジスタに接続されたコンタクトパッドを含む素子をマトリクス状に形成する素子形成工程と、マトリクス状に形成された前記素子間を分離し、前記素子の外辺を形成する素子分離工程と、前記分離された素子を転写先基板上に転写する転写工程とを備え、前記薄膜トランジスタのチャネル方向を、前記素子分離工程で形成される前記素子の外辺に対して傾きをなすように、前記素子形成工程時において前記薄膜トランジスタのチャネルを形成することを特徴とする。
本発明によれば、サイドエッチやエッチャントの染込みなどによるＴＦＴの不良や、素子形成基板上への素子形成密度の低下や画質の劣化やクラック発生を防止することができる。
以下に、本発明に関わる実施形態を、図面を用いて詳細に説明する。
（第１の実施形態）
まず、本発明の第１の実施形態によるアクティブマトリクス基板の製造方法を、図を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付する。
まず、本発明の第１の実施形態によるアクティブマトリクス基板の製造方法を、図を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付する。
本実施形態におけるアクティブマトリクス基板の製造方法は、素子形成基板上に分離層、アンダーコート層を形成した後、ＴＦＴを含む素子を形成し、隣接する素子間を面内で分離した後、素子を中間転写基板に転写し、さらに、素子を転写先基板に転写し、配線を形成して、アクティブマトリクス基板を作成する一連の工程について説明する。
まず、分離層、アンダーコート層の形成方法について説明する。図１に示すように、無アルカリガラスからなる素子形成基板５１上に１００ｎｍ程度の分離層１１、１００ｎｍ程度のアンダーコート層１２を形成する。この分離層１１は、後に行う素子形成基板５１の分離工程で、素子を素子形成基板５１から分離できる程度の機能を備えていればよい。後の、素子形成基板５１の分離方法としてエキシマレーザ等のレーザ照射により素子と素子形成基板５１との密着力が低下することを利用した方法を用いる場合は、分離層１１は、アモルファスシリコンなどの膜を用いればよく、また、分離方法として素子形成基板５１をエッチング除去する場合には、分離層１１は、素子形成基板５１をエッチングする際のエッチングストッパとして機能すればよいため、例えば、タンタル酸化膜等の金属酸化膜やシリコン窒化膜などを用いればよい。また、アンダーコート層１２としてはシリコン酸化膜やシリコン窒化膜などを用いればよい。なお、素子形成基板５１は無アルカリガラスに限定されず、シリコンなど他の材料からなる基板を用いてもよい。
続いて、素子形成基板５１のアンダーコート層１２上にＴＦＴ２をマトリクス状に形成し、面内分離する方法を、図２から図１１を参照して説明する。ここで、マトリクス状に形成するＴＦＴ２は、素子形成基板５１のＸ方向、Ｙ方向ともに６０μｍ周期で形成し、それぞれのＴＦＴ２のチャネル方向が、Ｘ方向の向きに対して、４５°の角度となるように形成する。本実施形態ではボトムゲート型のａ−Ｓｉ ＴＦＴを例に説明するが、これに限らずトップゲート型のａ−Ｓｉ ＴＦＴや、ポリシリコンＴＦＴとしてもよい。
まず、素子形成基板５１のアンダーコート層１２上に、ゲート電極３とゲート電極用コンタクトパッド７を、マトリクス状に同時に形成する（図２、図３参照）。ゲート電極３の材料としては１００〜５００ｎｍ程度の厚さのＡｌ、Ｔａ、Ｍｏ、Ｔｉなどの金属や、Ｍｏ−Ｗ、Ｍｏ−Ｔａ、Ａｌ−Ｎｄなどの合金の薄膜またはその積層膜を用いればよく、スパッタ法などにより成膜後、パターニングして形成する。形成したゲート電極３は、図２に示すように、Ｘ方向の周期Ｌｘ、Ｙ方向の周期Ｌｙはともに６０μｍで、幅は３０μｍ、長さは１２μｍであり、ゲート電極用コンタクトパッド７は、ゲート電極３の幅方向に隣接して大きさが２０μｍ角でそれぞれ形成されている。これにより、ゲート電極３とゲート電極用コンタクトパッド７は電気的に接続されている。ここで、ＴＦＴ２のチャネル方向１９の、Ｘ方向に対する角度φは、４５°となっている。
続いて、ゲート電極３を覆うように、プラズマＣＶＤ法によりシリコン酸化膜やシリコン窒化膜などからなるゲート絶縁膜１３を厚さ１００〜５００ｎｍ程度形成する。その後、ゲート絶縁膜１３上に、半導体層１４としてアモルファスシリコン膜を厚さ３０〜２００ｎｍ程度形成し、更に、その上に、チャネル保護膜１５としてシリコン窒化膜を３０〜２００ｎｍ程度順次積層し、チャネル保護膜１５を裏面露光により、ゲート電極３に、あるいは、ゲート電極３の形状に自己整合させて加工する（図４参照）。加工後のチャネル保護膜１５のチャネル方向１９に対する幅は１０μｍ、長さは２５μｍとなった。
続いて、燐をドープしたｎ型半導体層１６を３０〜１００ｎｍ程度、プラズマＣＶＤ法により形成し、その上に金属薄膜を成膜した後、チャネル保護膜１５上に開口部が形成されるように、上記形成した金属薄膜をパターニングすることで、ソース電極４とドレイン電極５を形成し、さらに、ｎ型半導体層１６、半導体層１４をパターニングする（図６参照）。このとき、ソース電極４、ドレイン電極５またはチャネル保護膜１５の下にある半導体層１４はエッチングされずに残り、これの一部がチャネル部６となる。ソース電極４、ドレイン電極５を形成する金属薄膜としては１００〜５００ｎｍ程度の厚さのＡｌ、Ｔａ、Ｍｏ、Ｔｉなどの金属や、Ｍｏ−Ｗ、Ｍｏ−Ｔａ、Ａｌ−Ｎｄなどの合金の薄膜またはその積層膜を用いればよく、スパッタ法などにより成膜後、パターニングすることにより形成することができる。さらに、ソース電極４、ドレイン電極５の形成と同時にそれぞれ大きさが２０μｍ角のソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９を形成する（図５参照）。これにより、ソース電極４とソース電極用コンタクトパッド８、ドレイン電極５とドレイン電極用コンタクトパッド９はそれぞれ電気的に接続されている。
続いて、プラズマＣＶＤにより、シリコン窒化膜からなるパッシベーション膜１７を１００〜３００ｎｍ成膜し、ゲート電極用コンタクトパッド７、ソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９の中央部に、エッチングにより、５μｍの大きさのコンタクトホール１８を形成する（図７、８参照）。以上の方法により、素子形成基板５１上に、素子１がマトリックス状に形成される。
続いて、素子１の外辺１０より外側にあるパッシベーション膜１７、ゲート絶縁膜１３、アンダーコート層１２をエッチングにより除去し、素子形成基板５１の面内方向で素子１を分離して外辺１０を形成する（図９、図１０参照）。エッチング方法としては、ＢＨＦ（弗酸と弗化アンモニウムの混合液）など、弗酸系のエッチャントを用いたウェットエッチングや、六弗化硫黄（ＳＦ６）、四弗化炭素（ＣＦ４）などの弗素系ガスを使用して反応性イオンエッチング、ケミカルドライエッチングなどをおこなうドライエッチングがある。なお、分離層１１は、エッチングを行わず、素子形成基板５１上の全面に残す。
ここで、隣接する素子１間の外辺１０の間隔ｔはＸ方向、Ｙ方向ともに４μｍとしており、素子１は５６μｍ角の正方形の形状をしている。なお、素子１の形状は正方形に限定されるものではなく、長方形、平行四辺形、ひし形等の形状であってもよい。また、正方形で構成された素子１の４つの内角端部ａ１〜ａ４のうち、対向する２つの内角端部ａ２、ａ３にはソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９がそれぞれ配置されており、これらのコンタクトパッドは外辺１０から３μｍの距離に配置されている。更に、残りの内角端部ａ１、ａ４のうち、一方の内角端部ａ１には、ゲート電極用コンタクトパッド７が配置されており、なお、ＴＦＴ２は素子１の中央部に形成されており、残りの内角端部ａ４には電極や半導体層１４などのパターンも形成されていない。このため、素子１のうち、ＴＦＴ２のチャネル部６に対して、ゲート電極用コンタクトパッド７、ソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９が形成されていない内角端部ａ４からＴＦＴ２のチャネル部６の端部までは１０μｍ以上離れている。また、ＴＦＴ２のチャネル部６に電流が流れる方向であるチャネル方向１９は、素子１同士が隣接する外辺１０と４５度の傾きをなしている。
このように、ＴＦＴ２は素子１の中央部近傍にあり、チャネル部６は、素子１の外辺１０から１０μｍ以上離れているため、隣接する素子同士を分離するプロセスにおけるサイドエッチやエッチャントの染込みなどによりダメージを受けにくい。なお、半導体層１４のうちαの位置に属する部分は、外辺１０の近傍にあるが、隣接する素子同士を分離するプロセスにおいて、図９中、αの位置に属する部分に、多少のサイドエッチやエッチャントの染込みなどがあったとしても、チャネル部６には、ダメージが生じておらず、また、金属からなるソース電極やドレイン電極は抵抗が小さいため、ＴＦＴ２の特性もほとんど変動しない。また、ゲート電極用コンタクトパッド７、ソース電極用コンタクトパッド８、ドレイン電極用コンタクトパッド９は、同じく外辺１０の近傍にあるが、隣接する素子同士を分離するプロセスにおいて多少のサイドエッチやエッチャントの染込みなどがあったとしても、電極用コンタクトパッドのパターンが大きいため断線などにはつながりにくく、ＴＦＴ２の特性もほとんど変動しない。
図１１に、上記方法により素子１がマトリクス状に配置された素子形成基板５１の平面図を示す。素子１は素子形成基板５１のＸＹ方向に合わせてマトリクス状に形成されており、隣接する素子１の外辺１０の向きは素子形成基板５１のＸまたはＹの向きと平行となっている。
このように、素子形成基板５１上に素子１をマトリクス状に配置させ、素子１内に配置された薄膜トランジスタのチャネルを、素子１の外辺１０に対して、傾きをなして、斜めに配置させることで、素子形成基板５１上への素子形成密度の低下を防止することが出来ると共に、素子１の外辺を、長方形で構成し、ＴＦＴ２を素子１の中心部に配置させて、素子１を構成する長方形の４つの内角端部のうち、一つの内角端部には、電極や、半導体層を配置させないことで、素子１を面内方向で分離する際の、サイドエッチやエッチャントの染込みなどによるＴＦＴ２の不良の発生を抑制することができる。
次に、素子形成基板５１から中間転写基板２１へのＴＦＴ２の転写方法について図１２から図１７を参照して説明する。
素子形成基板５１上の全面に、素子１を覆うように、有機樹脂からなる保護層２０を形成する（図１２参照）。保護膜２０の形成の際に用いる有機樹脂としてはノボラック樹脂、ポリイミド樹脂、アクリル樹脂、クレゾール樹脂、トルエン樹脂、フェノール樹脂などを含む樹脂を用いることができるが、これに限定されるものではない。保護層２０の厚さとしては、０．０５〜５μｍ程度とすればよい。ここでは、フェノール系樹脂と溶剤の混合液をスピンコート法により塗布した後、ベークして溶剤を揮発させることで厚さ０．５μｍのフェノール系樹脂からなる保護層２０を形成した。
次に、仮着層２２が形成された中間転写基板２１を用意する（図１３参照）。仮着層２２は表面の粘着力や接着力を変化できるものが好ましく、外部から熱や光を加えることで粘着力や接着力が低下する材料を用いればよい。中間転写基板２１としては、無アルカリガラスや石英、ソーダライム、Ｓｉ基板、ステンレス板、アルミ板、アルミホイル、あるいはＰＥＴやＰＥＮ、ポリエステルなどのプラスチックフィルムなどを用いることができる。光照射で粘着力や接着力を低下させる仮着層を用いる場合には、所望の波長の光を透過する材質を選択すればよい。
次に、素子形成基板５１上の保護層２０と、中間転写基板２１上の仮着層２２とが向い合うように接着する（図１４参照）。続いて、素子形成基板５１の分離を行う（図１５参照）。素子形成基板５１の分離を行う際、分離層１１としてアモルファスシリコンを用いた場合、エキシマレーザを照射することで、分離層１１のアモルファスシリコンと素子形成基板５１の無アルカリガラスとの間でアブレーション（界面摩擦）が生じ、分離層１１とアンダーコート層１２の密着力が低下する。この現象を用いて、素子１を素子形成基板５１から剥離することができる。この他にも、素子形成基板５１としてガラスを用いた場合、素子１と素子形成基板５１の分離は、弗酸を含むエッチャントでエッチング除去してもよい。エッチング除去する場合、分離層１１としては素子形成基板５１をエッチングする際のエッチングストッパとして機能すればよいため、例えばタンタル酸化膜等の金属酸化膜や窒化膜、シリコン膜やシリコン窒化膜など、または、これらの積層膜を用いればよい。
続いて、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）などを用いたウェットエッチング、または六弗化硫黄、四弗化炭素などの弗素系ガスを使用した、反応性イオンエッチング、ケミカルドライエッチングなどのドライエッチングにより分離層１１を除去する（図１６参照）。
分離層１１除去後、隣接する素子１の間に形成された保護層２０を除去する（図１７参照）。保護層２０の除去方法としては、中間転写基板２１の素子１側の面より酸素を含むプラズマを照射してアッシングしてもよく、溶剤に浸すことで保護層を取り除いてもよい。以上の方法により、基板面内で分離された形で素子１を中間転写基板２１に転写することができる。
続いて、中間転写基板２１より転写先基板３１に素子１を転写し、アクティブマトリクス基板を作製する工程について図１８から図３３を参照して説明する。
最初に、用意した転写先基板３１上にスパッタによりＡｌ、Ｔａ、Ｍｏ、Ｔｉなどの金属や、Ｍｏ−Ｗ、Ｍｏ−Ｔａ、Ａｌ−Ｎｄなどの合金の薄膜またはその積層膜を形成し、フォトリソグラフィ法を用いたエッチングにより厚さ１００〜５００ｎｍ程度、線幅１０〜３０μｍ程度のゲート線３２、蓄積容量線３４を形成する。ゲート線３２、蓄積容量線３４を形成した転写先基板３１の平面図を図１８に、ゲート線３２、蓄積容量線３４の拡大平面図を図１９に、図１９のＥ−Ｅ’方向に沿った断面図を図２０にそれぞれ示す。図１８に示すように、転写先基板３１には、ゲート線３２、蓄積容量線３４が互いに平行になるよう交互に形成されている。ここで、転写先基板３１上に素子１を形成する周期は、素子形成基板５１上に素子１を形成する周期の整数倍とするように設計すると、素子１を複数個同時に転写することができるため、転写プロセスが効率的となる。例えば、転写先基板３１上での素子１の形成周期をＸ方向に１２０μｍ、Ｙ方向に３６０μｍとすればよい。
その場合、ゲート線３２、蓄積容量線３４を形成する周期はそれぞれ３６０μｍ、後に述べる信号線３３を形成する周期は１２０μｍとすればよい。素子形成基板５１上に素子１を形成する周期は縦、横ともに６０μｍであるので、ゲート線３２の周期はＴＦＴ２の周期の６倍、後に形成する信号線３３の周期はＴＦＴの周期の２倍となっている。転写先基板３１としては無アルカリガラスの他に、フレキシブル性を有するプラスチックフィルムなどを用いることができる。
なお、前述したゲート線３２、蓄積容量線３４の形成は、他に、蒸着法やスクリーン印刷法、インクジェット法などにより行ってもよい。
続いて、転写先基板３１の上に層間絶縁膜３６を０．２〜０．５μｍの厚さに形成した後、素子１を転写する部分に接着層３８を形成する。接着層３８を形成後、素子１を転写する部分の近傍において、ゲート線３２の表面が露出するように層間絶縁膜３６にゲート線コンタクト用スルーホール３７を形成する（図２１、図２２参照）。この接着層３８の下面の大きさは、約６０μｍ角であり、厚さは１〜５μｍ程度である。層間絶縁膜３６は無機絶縁膜をプラズマＣＶＤやスパッタにより形成してもよいし、ポリイミドやアクリル樹脂、ベンゾシクロブテン（ＢＣＢ）等の有機膜を用いてもよい。接着層３８の形成方法としてはスクリーン印刷などで塗布して形成してもよいし、感光性アクリルを塗布後に露光して形成してもよい。また、接着層３８中には、Ｃｒなどのメタルの微粒子を分散させたものや黒色レジストを用いても良い。これらの方法でレジストを黒色化又は不透明化することで、この上に転写されるアクティブ素子中への光漏れが低減し、トランジスタのスイッチング比を向上することができ、最終的に形成された表示装置の画質が向上する。接着層３８としては、感光性を有する有機樹脂を用いるとフォトリソグラフィを用いたパターニングが可能であり、感光性のない樹脂を用いるよりもコストが低減し、簡便な方法でパターニングを行うことができる。もちろん、感光性のない有機樹脂を用いた場合はエッチングや印刷等によりパターニング形成が可能である。
続いて、中間転写基板２１上の素子１を転写先基板３１に転写する。
図２３は、中間転写基板２１上の素子１を、ゲート線３２、蓄積容量線３４、及び接着層３８が形成された転写先基板３１上に転写するために、中間転写基板２１と転写先基板３１を重ね合わせた様子を上から見た平面図を示しているが、理解を容易にするため、中間転写基板２１の記載を省略している。図２４は図２３の断面図である。図２４に示すように、転写先基板３１上の接着層３８と中間転写基板２１上の素子１とが重なるように中間転写基板２１と転写先基板３１を保持した後、転写先基板３１と中間転写基板２１に一定の圧力を加え、外部から熱や光を加えるなどして仮着層２２の粘着力や接着力を低下させ、転写先基板３１と中間転写基板２１とを離すことで中間転写基板２１から転写先基板３１へ素子１を転写する。
転写した後の中間転写基板２１の平面図を図２５に、転写先基板３１の平面図を図２６に、図２６のＧ−Ｇ’ 方向に沿った断面図を図２７にそれぞれ示す。図２５に示すように、中間転写基板２１に形成された素子１は、１２個に１個の割合で周期的に転写先基板３１に転写されており、中間転写基板２１上から剥離されて欠落している。以上の素子転写プロセスを繰り返すことで、図２６に示すように、転写先基板３１の全ての接着層３８の上に素子１を選択的に転写することができ、転写先基板３１上に素子１をマトリクス状に配置することができる。素子１を転写した後に、素子１の上に残った保護層２０を取り除く（図２７参照）。保護層２０の除去方法としては、酸素を含むプラズマを照射してアッシングしてもよいし、溶剤に浸すことで保護層を取り除いてもよいが、層間絶縁膜３６や接着層３８がダメージを受けないように選択的な条件を選ぶ必要がある。
続いて、転写先基板３１に信号線３３を形成する。図２８は、信号線３３を形成した画素領域の一部分を示す平面図、図２９は図２８の素子１近傍の拡大図、図３０は図２８のＨ−Ｈ’ 方向に沿った断面図である。まず、図２８、図２９に示すように、信号線３３をゲート線３２と同様な材料で形成する。その際、信号線３３がＴＦＴ２のソース電極４に接続されたソース電極用コンタクトパッド８と接続するようにする。更に、信号線３３を形成するのと同時にゲート線３２とＴＦＴ２のゲート電極３に接続されたゲート電極用コンタクトパッド７と接続するためのコンタクト配線４１と、蓄積容量電極４２と、蓄積容量電極４２とＴＦＴ２のドレイン電極５に接続されたドレイン電極用コンタクトパッド９と接続するためのコンタクト配線４３とを同様に形成する。これにより、蓄積容量線３４と蓄積容量電極４２との間で蓄積容量が形成される。
ここで、アクティブマトリクス基板の形成プロセス時の変形やずれがない理想的な場合の、信号線３３やコンタクト配線４１と電極用コンタクトパッドとの重なりは、電極用コンタクトパッドの中心から１０μｍの範囲を含むように形成することが好ましい。このため、アクティブマトリクス基板の形成プロセス時の変形やずれがあっても、ゲート線３２とゲート電極用コンタクトパッド７、信号線３３とソース電極用コンタクトパッド８、蓄積容量電極４２とドレイン電極用コンタクトパッド９の間はいずれも良好な電気的接続を取ることができる。
また、アクティブマトリクス基板の形成プロセス時の変形やずれがない理想的な場合の、信号線３３やコンタクト配線４１とＴＦＴ２のチャネル部６との間の距離は７μｍ以上離すことが好ましい。このため、アクティブマトリクス基板の形成プロセス時の変形やずれがあっても、配線や画素電極、それらと同電位の部分がＴＦＴ２のチャネル部６と重なることによる寄生容量の発生や動作不良を防止することができる。
次に、ＴＦＴ２を含む転写先基板３１上に平坦化膜４０を形成した後、画素電極３５を形成する。図３１は、画素電極３５を形成した画素領域の一部分を示す平面図、図３２は図３１のＨ−Ｈ’方向に沿った断面図である。図３２に示すように、平坦化膜４０はアクリル系樹脂を２〜２０μｍ程度塗布後にアニールすることにより形成し、表面の凹凸は約０．５μｍ以下となっている。平坦化膜４０としては、無機絶縁膜を形成し、研磨してもよい。平坦化膜４０のうち、蓄積容量電極４２の上の部分にコンタクト用のスルーホール３９を形成する。スルーホール３９の形成方法としては、平坦化膜４０を形成後に平坦化膜４０上にレジストを塗布し、露光現像工程後にエッチングすることにより形成すればよい。また、平坦化膜４０として感光性のある樹脂材料を用いる場合には、平坦化膜４０を塗布後に露光現像を行うことで形成してもよい。その後、平坦化膜４０の上にＩＴＯ（Indium Tin Oxide）膜をスパッタにより成膜し、パターニングすることで画素電極３５を形成する。
なお、上述したゲート線３２や信号線３３などの配線の形成、接着層３８の形成、層間絶縁膜３６のスルーホールの形成、中間転写基板２１から転写先基板３１への素子１の転写の順序は、本実施形態に挙げた順序と異なる順番で形成してもよい。
以上の工程により、図３３に示すようなアクティブマトリクス基板を作製することができ、これを用いてＴＦＴ−ＬＣＤが得られた。
以上の方法で作製されたアクティブマトリクス基板は、転写先基板３１上に形成された素子１内のＴＦＴ２のチャネル方向がゲート線３２や信号線３３の配線方向に対して傾きをなして配置されている構成となっているため、曲げ方向などによる画質の劣化やクラック発生を防止することができる。
更に、素子１の外辺が長方形で構成され、ＴＦＴ２を素子１の中心部に配置させて、素子１を構成する長方形の４つの内角端部のうち、一つの内角端部には、電極や、半導体層が配置されていない素子１をアクティブマトリクス基板に設けることで、サイドエッチやエッチャントの染込みなどによるＴＦＴ２の不良の発生が抑制されているアクティブマトリクス基板を製造することが可能となる。
なお、本実施の形態では、アクティブマトリクス基板を用いたＴＦＴ−ＬＣＤを例に挙げたが、これに限らず、有機ＥＬディスプレイや電気泳動ディスプレイなど、ＬＣＤ以外の表示デバイスや、ＣＣＤなど、アクティブマトリクス基板を用いた他のデバイス、さらには半導体レーザやＬＥＤなど、他の薄膜デバイスにも適用できる。
（第２の実施形態）
次に、本発明の第２の実施形態によるアクティブマトリクス基板の製造方法について図３４から４０を参照して説明する。本実施例においては、実施例１と異なる部分のみを説明し、同様の部分については省略する。
次に、本発明の第２の実施形態によるアクティブマトリクス基板の製造方法について図３４から４０を参照して説明する。本実施例においては、実施例１と異なる部分のみを説明し、同様の部分については省略する。
本実施例では、素子形成基板５１上に形成する素子１の向きが第１の実施形態と異なる。
まず、第１の実施形態と同様の方法により、ＴＦＴ２を含む素子を素子形成基板５１上にマトリクス状に形成し、隣接する素子間を面内で分離する。ここで、ＴＦＴ２や素子１内のそれぞれの電極用のコンタクトパッドの大きさは第１の実施形態と同等であるが、素子形成基板５１上に形成する素子１の向きが異なっている。
図３４に素子形成基板５１上に形成した素子１の配置図を、図３５にその拡大図を示す。素子１の外辺１０の向きに対する素子形成基板５１のＸ方向角度θは４５°となっている。また、素子１を素子形成基板５１上のＸ、Ｙ方向に形成する周期をそれぞれＬｘ’、Ｌｙ’とすると、Ｌｘ’、Ｌｙ’とも実施例１の場合の√２倍程度の８５μｍとすればよい。また、ＴＦＴのチャネル方向は素子形成基板５１のＸ方向と平行になるようにする。以上より、本実施形態に関わる素子１の配置は、第１の実施形態に関わる素子１の配置を時計回りに４５°回転した配置となっている。
上記の配置となるよう素子形成基板５１上に形成した素子１を基板面内で分離された形で中間転写基板２１に転写する方法は実施例１と同じとすればよい。
以上の方法で作製された素子形成基板も第１の実施形態と同様に、素子形成基板５１上に素子１をマトリクス状に配置させ、素子１内に配置された薄膜トランジスタのチャネル方向を、素子１の外辺１０に対して、傾きをなして、薄膜トランジスタのチャネルを斜めに配置させることで、素子形成基板５１上への素子形成密度の低下を防止することが出来ると共に、素子１の外辺を、長方形で構成し、ＴＦＴ２を素子１の中心部に配置させて、素子１を構成する長方形の４つの内角端部のうち、一つの内角端部には、電極や、半導体層を配置させないことで、素子１を面内方向で分離する際の、サイドエッチやエッチャントの染込みなどによるＴＦＴ２の不良の発生を抑制することができる。
続いて、転写先基板３１上にゲート線３２、蓄積容量線３４を互いに平行になるように交互に形成する（図３６参照）。転写先基板３１上に素子１を形成する周期は、素子形成基板５１上に素子１を形成する周期であるＬｘ’、Ｌｙ’の整数倍とすれば転写プロセスを効率的におこなうことができる。なお、Ｌｘ’、Ｌｙ’ともに８５μｍとした場合、転写先基板３１上に素子１を形成する周期はＸ方向にはＬｘ’の２倍の１７０μｍ、Ｙ方向にはＬｙ’の６倍の５１０μｍとすればよい。その場合、ゲート線３２、蓄積容量線３４を形成する周期はそれぞれ５１０μｍ、後に述べる信号線３３を形成する周期は１７０μｍとすればよい。
続いて、第１の実施形態と同様に、転写先基板３１の上に層間絶縁膜３６、接着層３８を形成する（図３６参照）。接着層３８は転写先基板３１上の素子１を転写する部分に形成する。接着層３８の下面の大きさは、約８５μｍ角とすればよく、その向きはゲート線３２の向きに対して約４５°回転した向きとする。
続いて、中間転写基板２１上の素子１を実施例１と同様のプロセスにより転写先基板３１に転写する。図３７は、中間転写基板２１上の素子１を、図３６で示したゲート線３２、蓄積容量線３４、及び接着層３８が形成された転写先基板３１上に転写するために、中間転写基板２１と転写先基板３１を重ね合わせた様子を上から見た図を示しているが、理解を容易にするため、中間転写基板２１の記載を省略している。
転写した後の中間転写基板２１の平面図を図３８に、転写先基板３１の平面図を図３９に示す。図３８に示すように、中間転写基板２１に形成された素子１のうち、１２個に１個の割合で周期的に転写先基板３１に転写されており、中間転写基板２１上から無くなっている。
続いて、素子１をマトリクス状に配置した転写先基板３１に信号線３３、平坦化膜４０、画素電極３５を形成する。図４０は画素領域の一部分を示す平面図である。ここでの形成方法は、第１の実施形態と同様な方法にて行う。
以上の工程によりアクティブマトリクス基板を形成することができ、これを用いてＴＦＴ−ＬＣＤが得られた。
以上の方法で得られたアクティブマトリクス基板においては、素子１の外辺が、長方形で構成され、ＴＦＴ２を素子１の中心部に配置させて、素子１を構成する長方形の４つの内角端部のうち、一つの内角端部には、電極や、半導体層が配置されていない素子１をアクティブマトリクス基板に設けることで、サイドエッチやエッチャントの染込みなどによるＴＦＴ２の不良の発生が抑制されているアクティブマトリクス基板を製造することが可能となる。
（第３の実施形態）
次に、第３の実施形態について説明する。本実施形態においては、転写先基板としてプラスチックフィルムのようなフレキシブル基板を用いている。
次に、第３の実施形態について説明する。本実施形態においては、転写先基板としてプラスチックフィルムのようなフレキシブル基板を用いている。
転写先基板としてプラスチック基板を用い、第１の実施形態と同様な方法により転写型のアクティブマトリクス基板を形成する。ここで、プラスチック基板としては、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリアリレート、ポリエーテルイミド（ＰＥＩ）、ポリエーテルサルフォン（ＰＥＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリイミド（ＰＩ）、ポリエチレンナフタレート（ＰＥＮ）、ポリオレフィンなど、比重が１．０〜１．４程度で厚さが０．０５〜０．５ｍｍのプラスチックフィルムを用いることができる。ただし、上記に列挙した材料に限定されるものではない。
フレキシブルなアクティブマトリクス基板を用いて作製したＬＣＤを、ある時は図４９に示すように縦方向に曲率半径３０ｍｍで湾曲させ、別のある時は図５０に示すように横方向に曲率半径３０ｍｍで湾曲させて使用した。いずれの方向に曲げた場合も、曲げによるチャネル方向の歪は、同じ曲率半径でチャネル方向に沿って曲げた場合の歪に比べて１／√２程度に小さくなっており、ＴＦＴのトランスファ特性の変動による表示画質の劣化や、チャネル部のクラックは発生せず、良好な表示が得られた。
１…素子
２…ＴＦＴ
３…ゲート電極
４…ソース電極
５…ドレイン電極
６…チャネル部
７…ゲート電極用コンタクトパッド
８…ソース電極用コンタクトパッド
９…ドレイン電極用コンタクトパッド
１０…外辺
１１…分離層
１２…アンダーコート層
１３…ゲート絶縁膜
１４…半導体層
１５…チャネル保護膜
１６…ｎ型半導体層
１７…パッシベーション膜
１８…コンタクトホール
１９…チャネル方向
２０…保護層
２１…中間転写基板
２２…仮着層
３１…転写先基板
３２…ゲート線
３３…信号線
３４…蓄積容量線
３５…画素電極
３６…層間絶縁膜
３７…ゲート線コンタクト用スルーホール
３８…接着層
３９…スルーホール
４０…平坦化膜
４１…ゲート電極用コンタクトパッドとのコンタクト配線
４２…蓄積容量電極
４３…ドレイン電極用コンタクトパッドとのコンタクト配線
５１…素子形成基板
５２…表示領域
２…ＴＦＴ
３…ゲート電極
４…ソース電極
５…ドレイン電極
６…チャネル部
７…ゲート電極用コンタクトパッド
８…ソース電極用コンタクトパッド
９…ドレイン電極用コンタクトパッド
１０…外辺
１１…分離層
１２…アンダーコート層
１３…ゲート絶縁膜
１４…半導体層
１５…チャネル保護膜
１６…ｎ型半導体層
１７…パッシベーション膜
１８…コンタクトホール
１９…チャネル方向
２０…保護層
２１…中間転写基板
２２…仮着層
３１…転写先基板
３２…ゲート線
３３…信号線
３４…蓄積容量線
３５…画素電極
３６…層間絶縁膜
３７…ゲート線コンタクト用スルーホール
３８…接着層
３９…スルーホール
４０…平坦化膜
４１…ゲート電極用コンタクトパッドとのコンタクト配線
４２…蓄積容量電極
４３…ドレイン電極用コンタクトパッドとのコンタクト配線
５１…素子形成基板
５２…表示領域
Claims (9)
- 基板と、
前記基板上にマトリクス状に配置され薄膜トランジスタ及び前記薄膜トランジスタに接続されたコンタクトパッドを含む素子と、を有し、
前記素子は、前記基板の面内方向で素子同士が互いに分離された外辺を備え、
前記薄膜トランジスタのチャネル方向を前記素子の外辺に対して傾きをなすように、前記薄膜トランジスタのチャネルを配置することを特徴とする素子形成基板。 - 前記素子の外辺は、長方形を構成することを特徴とする請求項１に記載の素子形成基板。
- 前記薄膜トランジスタは、ゲート電極と、前記ゲート電極に絶縁膜を介して配置された半導体層と、前記半導体層に接続されたソース電極及びドレイン電極と、を備え、
前記コンタクトパッドは、前記ゲート電極に接続されたゲート電極用コンタクトパッドと、前記ソース電極に接続されたソース電極用コンタクトパッドと、前記ドレイン電極に接続されたドレイン電極用コンタクトパッドと、を備え、
前記素子は、前記素子の外辺が構成する４つの内角端部のうち、対向する２つの内角端部には前記ソース電極用コンタクトパッド及びドレイン電極用コンタクトパッドが配置され、残りの対向する２つの内角端部のうち、一方の内角端部には、前記ゲート電極用コンタクトパッドが配置され、他方の内角端部には前記半導体層が配置されていないことを特徴とする請求項２に記載の素子形成基板。 - 基板と、
前記基板上にマトリクス状に配置され薄膜トランジスタ及び前記薄膜トランジスタに接続されたコンタクトパッドを含む素子と、を有し、
前記薄膜トランジスタのチャネル方向を前記基板上にマトリクス状に形成された前記素子の配列方向に対して傾きをなすように、前記薄膜トランジスタのチャネルを配置することを特徴とする素子形成基板。 - 基板と、
前記基板上にマトリクス状に配置されたゲート線及び信号線からなる配線と、
前記配線の交差領域に対応して配置され、薄膜トランジスタと前記薄膜トランジスタに接続されたコンタクトパッドとを含む素子と、を有し、
前記素子は、前記基板の面内方向で分離された外辺を備え、
前記薄膜トランジスタのチャネル方向が前記基板上にマトリクス状に配置されたゲート線及び信号線の配線方向に対して傾きをなすように、前記薄膜トランジスタのチャネルを配置することを特徴とするアクティブマトリクス基板。 - 前記素子の外辺は、長方形を構成することを特徴とする請求項５に記載のアクティブマトリクス基板。
- 前記薄膜トランジスタは、ゲート電極と、前記ゲート電極に絶縁膜を介して配置された半導体層と、前記半導体層に接続されたソース電極及びドレイン電極と、を備え、
前記コンタクトパッドは、前記ゲート電極に接続されたゲート電極用コンタクトパッドと、前記ソース電極に接続されたソース電極用コンタクトパッドと、前記ドレイン電極に接続されたドレイン電極用コンタクトパッドと、を備え、
前記素子は、前記素子の外辺が構成する４つの内角端部のうち、対向する２つの内角端部には前記ソース電極用コンタクトパッド及びドレイン電極用コンタクトパッドが配置され、残りの対向する２つの内角端部のうち、一方の内角端部には、ゲート電極用コンタクトパッドが配置され、他方の内角端部には前記半導体層が配置されていないことを特徴とする請求項６に記載のアクティブマトリクス基板。 - 基板と、
前記基板上にマトリクス状に配置されたゲート線及び信号線からなる配線と、
前記配線の交差領域に対応して配置され、薄膜トランジスタと前記薄膜トランジスタに接続されたコンタクトパッドとを含む素子と、
を有し、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極に絶縁膜を介して配置された半導体層と、前記半導体層に接続されたソース電極及びドレイン電極と、を備え、
前記コンタクトパッドは、前記ゲート電極に接続されたゲート電極用コンタクトパッドと、前記ソース電極に接続されたソース電極用コンタクトパッドと、前記ドレイン電極に接続されたドレイン電極用コンタクトパッドとを備え、
前記素子は、前記基板の面内方向で分離された外辺を備え、
前記素子は、前記素子の外辺が構成する４つの内角端部のうち、対向する２つの内角端部には前記ソース電極用コンタクトパッド、及び、ドレイン電極用コンタクトパッドが配置され、残りの対向する２つの内角端部のうち、一方の内角端部には、前記ゲート電極用コンタクトパッドが配置され、他方の内角端部には前記半導体層が配置されていないことを特徴とするアクティブマトリクス基板。 - 素子形成基板上に薄膜トランジスタ及び前記薄膜トランジスタに接続されたコンタクトパッドを含む素子をマトリクス状に形成する素子形成工程と、
マトリクス状に形成された前記素子間を分離し、前記素子の外辺を形成する素子分離工程と、
前記分離された素子を転写先基板上に転写する転写工程と、を備え、
前記薄膜トランジスタのチャネル方向を、前記素子分離工程で形成される前記素子の外辺に対して傾きをなすように、前記素子形成工程時において前記薄膜トランジスタのチャネルを形成することを特徴とするアクティブマトリクス基板の製造方法。
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2005
- 2005-09-09 JP JP2005262840A patent/JP2007080853A/ja active Pending
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- 2006-09-01 US US11/469,709 patent/US20070057256A1/en not_active Abandoned
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