JP2006163389A - 薄膜トランジスタ液晶ディスプレイ、積層蓄積コンデンサ構造及びその形成方法 - Google Patents

Abstract

【課題】 １つの積層蓄積コンデンサ構造とその製造方法を提供する。
【解決手段】 ＴＦＴ−ＬＣＤに用いられる各画素の積層蓄積コンデンサ構造を提供する。第一蓄積コンデンサは、第一金属層、ゲート絶縁層と、第二金属層より形成される。第二蓄積コンデンサは、第二金属層、保護絶縁層と、インジウムスズ酸化物層より形成される。前記第一金属層と前記インジウムスズ酸化物層は、バイアホールを介して互いに接続される。前記バイアホールは、１つの絶縁層のエッチングステップによって、前記ゲート絶縁層と前記保護絶縁層をエッチングして形成される。前記インジウムスズ酸化物層と画素電極層は、保護絶縁層上の異なる位置に堆積する。
【選択図】 図１

Description

本発明は、薄膜トランジスタ液晶ディスプレイの積層蓄積コンデンサ構造 に関し、特に、アモルファスシリコン薄膜トランジスタ液晶ディスプレイに関するものである。

ディスプレイの解像度を上げるために、画素のサイズを縮小する時、画素の開口率を保持するために、各１つの画素内の蓄積コンデンサを配置できる面積も同じように縮小しなければならない。よって、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）の製造業は、蓄積コンデンサが必要とする面積の最小化の方法を求めている。アモルファスシリコンＴＦＴ−ＬＣＤにおいて、解像度を上げることは、特に重要である。

つまり、画素の全体のサイズが縮小する時、画素の最大部分の面積は、画素電極の配置に用いられ、蓄積コンデンサが用いる画素面積は、最小まで縮小する。結果、アモルファスシリコンＴＦＴ−ＬＣＤの解像度が上がった時、蓄積コンデンサは、サイズの縮小により、ちらつき、画像停滞、クロストークの問題を逆に生じ、ディスプレイの性能に影響する。よって、どのように蓄積コンデンサの容量を増加し、画素電極の面積も同時に増加させることができるか、つまり、画素の開口率に影響を与えない状態で蓄積コンデンサの容量を増加するかが、現在、アモルファスシリコンＴＦＴ−ＬＣＤの製造における、１つの非常に重要な課題である。

従来のアモルファスシリコンＴＦＴ−ＬＣＤの製造では、蓄積コンデンサは、金属−絶縁層−金属構造、または金属−絶縁層−インジウムスズ酸化物構造である。

金属−絶縁層−金属構造では、第一コンデンサプレートは、ゲート金属であり、第二コンデンサプレートは、ソース／ドレイン金属である。第一コンデンサプレートと第二コンデンサプレートは、ゲート絶縁層によって分けられる。

金属−絶縁層−インジウムスズ酸化物構造では、第一コンデンサプレートは、ゲート金属であり、第二コンデンサプレートは、インジウムスズ酸化物電極である。第一コンデンサプレートと第二コンデンサプレートは、ゲート絶縁層と保護絶縁層によって分けられる。

米国特許第６７７７７０９号明細書 米国特許第６１９１８３０号明細書 特開平１１−１１９２６０公報 特開平１１−０４４８９３公報 特開平１０−０９６９６２公報 特開平０９−１６２４１２公報

しかし、解像度を上げると同時に、蓄積コンデンサの面積を保持するためには、画素の開口率への影響は免れない。画素の開口率に影響を与えない状態で電荷蓄積容量を増加するために、または、アモルファスシリコンＴＦＴ−ＬＣＤの画素の開口率を増加している状態において電荷蓄積容量を維持するために、現存する蓄積コンデンサの全ての材料をより良く用いることが望ましい。よって、本発明は、１つの積層蓄積コンデンサ構造とその製造方法を提供する。

本発明の主な目的の１つは、画素の開口率に影響を与えずに蓄積コンデンサの容量を増加することである。本発明のもう１つの目的は、現存するアモルファスシリコンＴＦＴ−ＬＣＤの製造において、現存する蓄積コンデンサの全ての材料に改善を加えて用いることである。

上述の目的を達成するため、本発明はソース／ドレイン金属を用いて、積層コンデンサ構造の中の共用のコンデンサプレートとする。上述の積層コンデンサ構造は、上下平行の配置で、且つ、導通の金属−絶縁層−金属構造と、金属−絶縁層−インジウムスズ酸化物構造を含む。ゲート絶縁層は、ゲート金属とソース／ドレイン金属の間に設置され、第一コンデンサを形成する。ソース／ドレイン金属はまた、上方の保護絶縁層とインジウムスズ酸化物電極と第二コンデンサを形成する。前記第一コンデンサと前記第二コンデンサは、現存する単一の蓄積コンデンサによって占められた画素面積の状態は、互いに上下平行に重なり、電気的接続を形成して電荷蓄積容量を増加する。

また、ここで述べたアモルファスシリコンＴＦＴ−ＬＣＤの積層蓄積コンデンサ構造は、第一プレートとなる第一金属層、第二プレートとなる第二金属層と、第一金属層と第二金属層の間に位置するゲート絶縁層を有する第一積層蓄積コンデンサ、および第三プレートとなるインジウムスズ酸化物電極、第二プレートとなる第二金属層と、インジウムスズ酸化物電極と第二金属層の間に位置する保護絶縁層を有する第二積層蓄積コンデンサを含む。第二金属層は、第一積層蓄積コンデンサと第二積層蓄積コンデンサに共用され、且つ、第二積層蓄積コンデンサは、第一積層蓄積コンデンサの上方に位置される。第一金属層とインジウムスズ酸化物電極は、バイアホールを介して電気的接触を形成する。前記バイアホールは、１つの絶縁層エッチングステップによってエッチングされ、且つ、このバイアホールは、ゲート絶縁層と保護絶縁層を穿通する。また、中間電極（即ち、第二金属層）は、よって、保護絶縁層のバイアホールを介して画素電極と接続される。インジウムスズ酸化物電極は、ゲート絶縁層と保護絶縁層をエッチングしたバイアホールを介して第一金属層に接続される。画素電極は、保護層のもう１つのバイアホールを介して薄膜トランジスタのドレインに接続される。

本発明の第一実施例に基づいて、本発明は、ＴＦＴ−ＬＣＤに用いられる積層蓄積コンデンサ構造を提供する。前記ＴＦＴ−ＬＣＤは、複数の画素を有し、各画素は、画素領域を有し、少なくとも一部の画素は、１つの実質的に前記画素領域内に形成され、且つ、前記積層蓄積コンデンサ構造を有する蓄積コンデンサを有する。前記積層蓄積コンデンサ構造は、第一導電層より形成された第一プレート、第二導電層より形成された第二プレートと、前記第一導電層と前記第二導電層の間に堆積された第一絶縁層より形成された第一誘電層を有する第一蓄積コンデンサ、および第三導電層より形成された第三プレート、第二導電層より形成された第二プレートと、前記第三プレートと前記第二プレートの間に堆積された第二絶縁層より形成された第二誘電層を有する第二蓄積コンデンサを含む。前記第一導電層と前記第三導電層は、電気的接触を形成し、よって、前記第一蓄積コンデンサと前記第二蓄積コンデンサは、平行に接続され、且つ、電気的接触を形成する。また、前記第二導電層は、前記第一導電層と前記第三導電層の間に位置される。

本発明に基づいて、前記少なくとも一部の画素の各画素は、前記画素領域内の辺縁域に設置され、前記蓄積コンデンサを制御するゲートラインを有する。また、前記蓄積コンデンサは、実質的に前記画素領域内の辺縁域に形成される。

本発明に基づいて、前記少なくとも一部の画素の各画素は、半導体スイッチング素子と画素電極を有し、前記画素電極は、実質的に前記半導体スイッチング素子と電気的接触を形成する。また、前記画素電極は、前記辺縁域に隣接する前記画素領域内に形成され、前記辺縁域と重ならない。

本発明に基づいて、前記半導体スイッチング素子は、第一スイッチング端部（ｆｉｒｓｔ ｓｗｉｔｃｈｉｎｇ ｅｎｄ）、第二スイッチング端部と、スイッチ制御端子（ｓｗｉｔｃｈ ｃｏｎｔｒｏｌ ｔｅｒｍｉｎａｌ）を有し、前記第一スイッチング端部は、信号ラインに接続され、前記第二スイッチング端部は、前記画素電極に接続され、且つ、前記少なくとも一部の画素の各画素は、前記スイッチ制御端子に接続されたゲートラインを含み、前記第一スイッチング端部と前記第二スイッチング端部間のオン／オフ動作を制御する。

本発明に基づいて、前記第二導電層は、前記画素電極によって前記第二スイッチング端部に接続され、前記第一導電層は、前記ゲートラインに接続される。

本発明に基づいて、前記第一スイッチング端部は、ソース端子（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）であり、前記第二スイッチング端部は、ドレイン端子（ｄｒａｉｎ ｔｅｒｍｉｎａｌ）であり、前記スイッチ制御端子は、トランジスタのゲート端子である。また、前記第一導電層は、ゲート金属層であり、前記第一絶縁層は、ゲート絶縁層であり、前記第二導電層は、ソース／ドレイン金属層である。前記第三導電層は、実質的にインジウムスズ酸化物より構成され、前記第二絶縁層は、保護絶縁層である。

本発明に基づいて、前記保護絶縁層の一部と前記ゲート絶縁層の一部は、互いに隣接する。また、前記画素電極は、実質的にインジウムスズ酸化物より構成される。また、前記画素電極の少なくとも一部と前記第三導電層の一部は、前記保護絶縁層の異なる領域に形成される。

また、前記少なくとも一部の画素の各画素は、半導体スイッチング素子、前記画素領域内の辺縁域に設置され、前記半導体スイッチング素子を制御するゲートライン、および前記画素領域内の第一域に設置され、前記蓄積コンデンサ内の電荷を制御するコモンラインを含み、前記蓄積コンデンサは、実質的に前記第一域に形成される。

本発明に基づいて、前記少なくとも一部の画素の各画素は、前記画素領域内に形成された第一画素電極セグメント（ｓｅｇｍｅｎｔ）と第二画素電極セグメントを有し、前記第一画素電極セグメントと前記第二画素電極セグメントは、前記第一領域によって分けられる。

本発明に基づいて、前記コモンラインは、実質的に前記ゲートラインに平行する。

本発明に基づいて、前記半導体スイッチング素子は、第一スイッチング端部、第二スイッチング端部と、スイッチ制御端子を有し、前記第一スイッチング端部は、信号ラインに接続され、前記第二スイッチング端部は、前記画素電極セグメントに接続され、且つ、前記少なくとも一部の画素の各画素は、前記スイッチ制御端子に接続され、前記第一スイッチング端部と前記第二スイッチング端部間のオン／オフ動作を制御するゲートラインを含む。

本発明に基づいて、前記第二導電層は、前記画素電極によって前記第二スイッチング端部に接続され、前記第一導電層は、前記コモンラインに接続される。

本発明に基づいて、前記第一スイッチング端部は、ソース端子（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）であり、前記第二スイッチング端部は、ドレイン端子（ｄｒａｉｎ ｔｅｒｍｉｎａｌ）であり、前記スイッチ制御端子は、トランジスタのゲート端子である。また、前記第一導電層は、ゲート金属層であり、前記第一絶縁層は、ゲート絶縁層であり、前記第二導電層は、ソース／ドレイン金属層である。前記第三導電層は、実質的にインジウムスズ酸化物より構成され、前記第二絶縁層は、保護絶縁層である。

本発明に基づいて、前記保護絶縁層の一部と前記ゲート絶縁層の一部は、互いに隣接する。また、前記第一画素電極セグメントと前記第二画素電極セグメントは、実質的にインジウムスズ酸化物より構成される。また、前記第一画素電極セグメントと前記第二画素電極セグメントの少なくとも一部と前記第三導電層の一部は、前記保護絶縁層の異なる領域に形成される。

本発明の第一実施例に基づいて、本発明は、ＴＦＴ−ＬＣＤに用いられる積層蓄積コンデンサ構造の形成方法を提供する。前記ＴＦＴ−ＬＣＤは、複数の画素を有し、各画素は、画素領域と１つの前記画素領域内に形成された画素電極を有し、少なくとも一部部の画素は、１つの実質的に前記画素領域に形成された第一域の蓄積コンデンサ構造を有し、且つ、前記第一域と前記電極は互いに隣接するが重ならず、前記方法は、下記のステップを含む。

第一導電層より形成された第一プレート、第二導電層より形成された第二プレートと、前記第一導電層と前記第二導電層の間に堆積された第一絶縁層より形成された第一誘電層を有する第一蓄積コンデンサを形成する。

第三導電層より形成された第三プレート、前記第二導電層より形成された前記第二プレートと、前記第三プレートと前記第二プレートの間に堆積された第二絶縁層より形成された第二誘電層を有する第二蓄積コンデンサを形成する。

前記第一導電層と前記第三導電層を接続して電気的接触を形成し、平行した前記第一蓄積コンデンサと前記第二蓄積コンデンサに電気的接触を形成させ、前記蓄積コンデンサ構造を形成し、且つ、前記第二導電層は、前記第一導電層と前記第三導電層の間に位置される。

本発明の第三実施例に基づいて、本発明は、それぞれ平行して垂直に配置され、且つ、それぞれ画素領域を有する複数の画素、前記垂直な画素の間に配置された複数の信号ラインと、前記平行な画素の間に配置された複数のゲートラインを含み、少なくとも一部の画素は、１つの実質的に前記画素領域内に形成された蓄積コンデンサを有するＴＦＴ−ＬＣＤを提供する。前記蓄積コンデンサは、第一導電層より形成された第一プレート、第二導電層より形成された第二プレート、前記第一導電層と前記第二導電層の間に堆積された第一絶縁層より形成された第一誘電層を有する第一蓄積コンデンサ、および第三導電層より形成された第三プレート、前記第二導電層より形成された前記第二プレートと、前記第三プレートと前記第二プレートの間に堆積された第二絶縁層より形成された第二誘電層を有する第二蓄積コンデンサを含み、前記第一導電層と前記第三導電層は、電気的接触を形成し、よって、前記第一蓄積コンデンサと前記第二蓄積コンデンサは、平行に接続され、且つ、電気的接触を形成し、前記第二導電層は、前記第一導電層と前記第三導電層の間に位置される。

本発明に基づいて、前記少なくとも一部の画素の各画素は、前記画素領域内の辺縁域に設置され、前記蓄積コンデンサを制御するゲートラインを有する。また、前記蓄積コンデンサは、実質的に前記画素領域内の辺縁域に形成される。

本発明に基づいて、前記少なくとも一部の画素の各画素は、半導体スイッチング素子と画素電極を有し、前記画素電極は、実質的に前記半導体スイッチング素子と電気的接触を形成する。また、前記画素電極は、前記辺縁域に隣接する前記画素領域内に形成され、前記辺縁域に重ならない。

本発明に基づいて、前記半導体スイッチング素子は、第一スイッチング端部、第二スイッチング端部と、スイッチ制御端子を有し、前記第一スイッチング端部は、前記複数の信号ラインの１つに接続され、前記第二スイッチング端部は、前記画素電極に接続され、且つ、前記スイッチ制御端子は、前記複数のゲートラインの１つに接続され、前記第一スイッチング端部と第二スイッチング端部間のオン／オフ動作を制御する。

また、前記少なくとも一部の画素の各画素は、前記第一ゲートラインと接続した半導体スイッチング素子、および前記画素領域内の第一域に設置され、前記蓄積コンデンサ内の電荷を制御するコモンラインを含み、前記蓄積コンデンサは、実質的に前記第一域に形成される。

本発明に基づいて、前記少なくとも一部の画素の各画素は、前記画素領域内に形成された第一画素電極セグメント（ｓｅｇｍｅｎｔ）と第二画素電極セグメントを有し、前記第一画素電極セグメントと前記第二画素電極セグメントは、前記第一領域によって分けられる。前記コモンラインは、隣接する２つのゲートラインの間に設置される。

本発明に基づいて、前記半導体スイッチング素子は、第一スイッチング端部、第二スイッチング端部と、スイッチ制御端子を有し、前記第一スイッチング端部は、前記複数の信号ラインの１つに接続され、前記第二スイッチング端部は、前記第一画素電極セグメント、または前記第二画素電極セグメントに接続され、且つ、前記スイッチ制御端子は、前記複数のゲートラインの１つに接続され、前記第一スイッチング端部と第二スイッチング端部間のオン／オフ動作を制御する。

本発明の積層蓄積コンデンサ構造に基づくと、その他の材料、またはマスクを必要とすることなく、アモルファスシリコンＴＦＴ−ＬＣＤを作ることができる。また、コンデンサが占める画素面積が最小化を達成し、画素の開口率を増加させることから、画素の解像度も対応して増加する。

本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。

本発明のコンデンサ構造は、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）に用いられ、前記ＴＦＴ−ＬＣＤは、複数の画素を有する。図１に示されているのは、その中の１つの画素の概略図である。各画素は、前記画素領域内の辺縁域のゲートライン６４に設置された画素領域７４を有する。本実施例では、前記蓄積コンデンサは、実質的に前記画素領域７４内の辺縁域に形成される。各画素は、半導体スイッチング素子５０と画素電極１０を有する。前記画素電極１０は、実質的に前記半導体スイッチング素子５０と電気的接触を形成し、前記画素電極１０は、画素領域７４内に形成されるが前記辺縁域と重ならない。また、６２は、スキャンラインである。

本発明の実施例に基づいて、図１は、本発明の好ましい実施例に基づいた画素の上面図を表しており、蓄積コンデンサは、Ｃｓ−ｏｎ−ｇａｔｅの設計である。図２は、図１の画素のライン２−２’に沿った断面図である。簡易化するために、図２では、ＴＦＴ部を表していない。図３は、図１の画素のライン３−３’に沿った断面図である。

図１〜図３の画素は、画素アレイの一部を形成している。前記画素は、２つの領域を含み、１つは画素電極１０に接続され、もう１つは、制御と蓄積コンデンサ域１２に接続される。図１〜図３で示す画素の製造技術は、従来のＣｓ−ｏｎ−ｇａｔｅの技術である。Ｃｓ−ｏｎ−ｇａｔｅの技術は、通常、アモルファスシリコンＴＦＴ−ＬＣＤに用いられている。また、ここで討論する原則も、その他の形式のＴＦＴ−ＬＣＤ、例えばポリシリコンＴＦＴ−ＬＣＤに用いられている。

図１〜図３に示すように、蓄積コンデンサは、画素電極の状態を維持するように用いられ、よって、スキャンしている時に、ＬＣＤの画素の状態を維持する。図１〜図３では、２つの蓄積コンデンサを有し、それぞれ第一コンデンサＣ１、第二コンデンサＣ２である。第一コンデンサＣ１は、第一金属層５２（ゲート）と第二金属層５４（ソース／ドレイン）の間に形成される。図２と図３に示すように、第二コンデンサＣ２は、第二金属層５４とインジウムスズ酸化物（ＩＴＯ）層２０の間に形成される。

蓄積コンデンサＣ１について言えば、第一金属層５２は、コンデンサの第一プレートを形成し、第二金属層５４は、コンデンサの第二プレートを形成する。また、第一金属層５２と第二金属層５４の間の誘電材料は、ゲート絶縁層２２である。

蓄積コンデンサＣ２について言えば、コンデンサの第二プレートは、同じ第二金属層５４より形成される。コンデンサの第三プレートは、インジウムスズ酸化物層２０より形成され、第二金属層５４とインジウムスズ酸化物層２０の間の誘電材料は、保護絶縁層２４である。

蓄積コンデンサＣ１とＣ２は、１つのプレートを共用し、ここでは第二金属層５４と称する。蓄積コンデンサＣ１とＣ２は、上下平行の積層構造であり、且つ、領域２６に位置したバイアホール６０を用いて、インジウムスズ酸化物層２０と第一金属層５２に電気的接続を形成させる。

従来のアモルファスシリコンＴＦＴ−ＬＣＤは、通常、５つのマスクプロセスを用いており、本案の積層蓄積コンデンサ構造は、一般の５つのマスクプロセスに用いることができ、マスクの数を増加しない。

まず、ガラス基板３０上で第一金属層５２を形成する。続いて、窒化物層を堆積し、一部の窒化物層は、ゲート絶縁層２２となる。次に、プラズマ化学気相成長法（ＰＥＣＶＤ）プロセスを行い、アモルファスシリコン６６とｎ型ドープのアモルファスシリコン層を形成する。また、前記アモルファスシリコン６６とｎ型ドープのアモルファスシリコン層は、前記窒化物層の上に形成される。

次に、金属層が前記アモルファスシリコン６６とｎ型ドープのアモルファスシリコン層の上に堆積される。次に、パターン化プロセスを行い、信号ライン６８、ソース／ドレイン、または共用のコンデンサプレートを形成する。これも第二金属層５４と称する。続いて、ｎ型ドープのアモルファスシリコン層をエッチングし、ＴＦＴ５０の導電チャネルを形成する。次に、保護絶縁層２４を堆積する。

次に、選択的に保護絶縁層２４をエッチングし、バイアホール５６とバイアホール５８を形成し、選択的に保護絶縁層２４とゲート絶縁層２２をエッチングし、バイアホール６０を形成する。バイアホール５６は、ドレイン７２の接触に用いられ、バイアホール５８は、第二金属層５４（共用のコンデンサプレート）に用いられ、接触点を提供する。バイアホール６０は、第一金属層５２（ゲート）に用いられ、接触点を提供する。

次に、保護絶縁層２４の上にインジウムスズ酸化物層を形成する。フォトエッチングプロセスを行い、一部のインジウムスズ酸化物層に画素電極１０を形成させる。この画素電極１０は、バイアホール５８を介して第二金属層５４（共用のコンデンサプレート、またはソース／ドレイン）に接触する。この画素電極１０はまた、バイアホール１を介してドレイン７２と接触する。よって、第二金属層５４（共用のコンデンサプレート、またはソース／ドレイン）は、画素電極を介してＴＦＴ５０のドレイン７２と電気的接続を形成する。

また、一部のインジウムスズ酸化物は、インジウムスズ酸化物層２０を形成し、第二コンデンサＣ２の上部のコンデンサプレートとなる。前記インジウムスズ酸化物層２０は、バイアホール６０を介して第一金属層５２（ゲート）と電気的接続を形成する（図７）。上述の方法に基づくと、１つのコンデンサＣ１とＣ２を含む積層蓄積コンデンサ構造を形成することができる。

図２〜図３に示すように、本発明の積層蓄積コンデンサ構造がコンデンサＣ１とＣ２を含むことから、制御と蓄積コンデンサ域１２（図１）の限られた面積を効果的に用いることができる。しかし、従来技術では、上記制御と蓄積コンデンサ域１２は、単一のコンデンサしか配置できない可能性がある。よって、本発明の積層蓄積コンデンサ構造を用いれば、同じ面積で、倍の蓄積電荷の容量を増加することができる。図１の等価回路図は、図７に示されている。

本発明のコンデンサ構造は、ＴＦＴ−ＬＣＤに用いられ、前記ＴＦＴ−ＬＣＤは、複数の画素を有する。図４に示すように、その中の１つの画素の概略図を示している。各画素は、前記画素領域内の辺縁域のゲートラインに設置された画素領域７１、前記画素領域７１内の第一域１３に設置され、且つ、前記蓄積コンデンサが実質的に前記第一域１３に形成されるコモンラインを有する。各画素は、前記画素領域７１内に形成された画素電極セグメント１１と画素電極セグメント１１’を有する。画素電極セグメント１１と画素電極セグメント１１’は、前記第一域１３よって分けられる。また、６５はスキャンラインであり、６７は、アモルファスシリコン層であり、６９は、スキャンラインである。

本発明の実施例に基づいて、図４〜図６に示す画素の製造技術は、Ｃｓ−ｏｎ−ｃｏｍｍｏｎの技術であり、Ｃｓ−ｏｎ−ｃｏｍｍｏｎの技術は、通常、アモルファスシリコンＴＦＴ−ＬＣＤに用いられる。図４に示すように、２つの画素電極セグメント１１と１１’は、第一域１３よって分けられ、第一域１３は、第一金属層５３（コモンライン）を有する。本発明の積層蓄積コンデンサ構造は、前記第一域１３内に形成される。

図５は、図４の画素のライン５−５’に沿った断面図である。図６は、図４の画素のライン６−６’に沿った断面図である。

第一コンデンサＣ１は、第一金属層５３（コモンライン）と第二金属層５５（ソース／ドレイン）の間に形成される。蓄積コンデンサＣ１について言えば、第一金属層５３は、コンデンサの第一プレートを形成し、第二金属層５５は、コンデンサの第二プレートを形成する。また、第一金属層５３と第二金属層５５の間の誘電材料は、ゲート絶縁層２２である。

第二コンデンサＣ２は、第二金属層５５とインジウムスズ酸化物（ＩＴＯ）層２０の間に形成される。蓄積コンデンサＣ２について言えば、コンデンサの第二プレートは、同じ第二金属層５５より形成される。コンデンサの第三プレートは、インジウムスズ酸化物層２０より形成され、第二金属層５５とインジウムスズ酸化物層２０の間の誘電材料は、保護絶縁層２４である。

よって、蓄積コンデンサＣ１とＣ２は、１つのプレート、つまり第二金属層５５を共用する。画素電極セグメント１１’は、バイアホール５７を介して薄膜トランジスタ５０のドレイン２８と電気的接続を形成する（図４）。画素電極セグメント１１’はまた、バイアホール６３を介して第二金属層５５（共用のコンデンサプレート）と電気的接続を形成する。画素電極セグメント１１は、バイアホール６１を介して第二金属層５５（共用のコンデンサプレート）と電気的接続を形成する。また、蓄積コンデンサＣ２のインジウムスズ酸化物層２０は、バイアホール５９を介して第一金属層５３（コモンライン）と電気的接続を形成する（図８）。よって、１つの積層蓄積コンデンサ構造を形成することができる。図４の画素構造の等価回路は、図８に示される。図２と図３で示された製造方法のように、本実施例も一般の５つのマスクプロセスに用いることができ、マスクの数を増加しない。

図７と図８に示すように、前記第二金属層５５（ソース／ドレイン）は、蓄積コンデンサＣ１、Ｃ２に共用されるコンデンサプレートであり、且つ、蓄積コンデンサＣ１、Ｃ２は、バイアホール６１を介して電気的接続を形成する。

本発明に基づくと、蓄積コンデンサＣ１、Ｃ２が上下平行の積層構造を形成することから、画素電極１０の電荷蓄積容量を増加（図７）、または画素電極セグメント１１、１１’を増加（図８）する。

前記本発明の２つの実施例では、第一金属層５２、５３とインジウムスズ酸化物２０は、それぞれ前記積層蓄積コンデンサ構造のコンデンサプレートとなり、ゲート絶縁層２２、２４は、それぞれ蓄積コンデンサＣ１、Ｃ２の誘電材料となる。よって、この２つの実施例の違いは、第一金属層５２、５３が接続される所にある。

５つのマスクプロセスを用いたＴＦＴ−ＬＣＤのほとんどにおいては、通常、第一金属層５２、５３とインジウムスズ酸化物２０、およびゲート絶縁層２２、２４は全て必要な材料である。よって、本発明の積層蓄積コンデンサ構造は、その他の材料、またはマスクを必要とすることなく、アモルファスシリコンＴＦＴ−ＬＣＤを作ることができる。

以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。

本発明の好ましい実施例に基づいた画素の上面図を表しており、蓄積コンデンサは、ゲートの上に蓄積コンデンサが形成された（Ｃｓ−ｏｎ−ｇａｔｅ）設計である。 図１の画素のライン２−２’に沿った断面図である。 図１の画素のライン３−３’に沿った断面図である。 本発明の好ましい実施例に基づいた画素の上面図を表しており、蓄積コンデンサは、共通電極の上に蓄積コンデンサが形成された（Ｃｓ−ｏｎ−ｃｏｍｍｏｎ）設計である。 図４の画素のライン５−５’に沿った断面図である。 図４の画素のライン６−６’に沿った断面図である。 図１の画素の等価回路を表している。 図２の画素の等価回路を表している。

符号の説明

２−２’断面線
３−３’ 断面線
５−５’ 断面線
６−６’ 断面線
１０ 画素電極
１１ 画素電極セグメント
１１’画素電極セグメント
１２ 制御と蓄積コンデンサ域
１３ 第一域
２０ インジウムスズ酸化物層
２２ ゲート絶縁層
２４ 保護絶縁層
２８ ドレイン
３０ ガラス基板
５０ 薄膜トランジスタ
５２、５３ 第一金属層
５４、５５ 第二金属層
５６、５７、５８、５９、６０、６１、６３ バイアホール
６４ ゲートライン
６６ アモルファスシリコン
６８ 信号ライン
７１ 画素領域
７２ ドレイン
７４ 画素領域

Claims (32)

1. ＴＦＴ−ＬＣＤに用いられる積層蓄積コンデンサ構造であって、前記ＴＦＴ−ＬＣＤは、複数の画素を有し、各画素は、画素領域を有し、少なくとも一部の画素は、１つの実質的に前記画素領域内に形成され、且つ、前記積層蓄積コンデンサ構造を有する蓄積コンデンサを有し、前記積層蓄積コンデンサ構造は、第一導電層より形成された第一プレート、第二導電層より形成された第二プレートと、前記第一導電層と前記第二導電層の間に堆積された第一絶縁層より形成された第一誘電層を有する第一蓄積コンデンサ、および第三導電層より形成された第三プレート、第二導電層より形成された第二プレートと、前記第三プレートと前記第二プレートの間に堆積された第二絶縁層より形成された第二誘電層を有する第二蓄積コンデンサを含み、前記第一導電層と前記第三導電層は、電気的接触を形成し、よって、前記第一蓄積コンデンサと前記第二蓄積コンデンサは、平行に接続され、且つ、電気的接触を形成し、前記第二導電層は、前記第一導電層と前記第三導電層の間に位置される積層蓄積コンデンサ構造。
2. 前記少なくとも一部の画素の各画素は、前記画素領域内の辺縁域に設置され、前記蓄積コンデンサを制御するゲートラインを有し、且つ、前記蓄積コンデンサは、実質的に前記画素領域内の辺縁域に形成される請求項１に記載の積層蓄積コンデンサ構造。
3. 前記少なくとも一部の画素の各画素は、半導体スイッチング素子と画素電極を有し、前記画素電極は、実質的に前記半導体スイッチング素子と電気的接触を形成し、前記画素電極は、前記辺縁域に隣接する前記画素領域内に形成され、前記辺縁域と重ならない請求項２に記載の積層蓄積コンデンサ構造。
4. 前記半導体スイッチング素子は、第一スイッチング端部（ｆｉｒｓｔ ｓｗｉｔｃｈｉｎｇ ｅｎｄ）、第二スイッチング端部と、スイッチ制御端子（ｓｗｉｔｃｈ ｃｏｎｔｒｏｌ ｔｅｒｍｉｎａｌ）を有し、前記第一スイッチング端部は、信号ラインに接続され、前記第二スイッチング端部は、前記画素電極に接続され、且つ、前記少なくとも一部の画素の各画素は、前記スイッチ制御端子に接続されたゲートラインを含み、前記第一スイッチング端部と前記第二スイッチング端部間のオン／オフ動作を制御する請求項３に記載の積層蓄積コンデンサ構造。
5. 前記第二導電層は、前記画素電極によって前記第二スイッチング端部に接続され、前記第一導電層は、前記ゲートラインに接続される請求項４に記載の積層蓄積コンデンサ構造。
6. 前記第一スイッチング端部は、ソース端子（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）であり、前記第二スイッチング端部は、ドレイン端子（ｄｒａｉｎ ｔｅｒｍｉｎａｌ）であり、前記スイッチ制御端子は、トランジスタのゲート端子であり、且つ、前記第一導電層は、ゲート金属層であり、前記第一絶縁層は、ゲート絶縁層であり、前記第二導電層は、ソース／ドレイン金属層である請求項５に記載の積層蓄積コンデンサ構造。
7. 前記第三導電層は、実質的にインジウムスズ酸化物より構成され、前記第二絶縁層は、保護絶縁層である請求項６に記載の積層蓄積コンデンサ構造。
8. 前記保護絶縁層の一部と前記ゲート絶縁層の一部は、互いに隣接し、前記画素電極は、実質的にインジウムスズ酸化物より構成され、且つ、前記画素電極の少なくとも一部と前記第三導電層の一部は、前記保護絶縁層の異なる領域に形成される請求項７に記載の積層蓄積コンデンサ構造。
9. 前記少なくとも一部の画素の各画素は、半導体スイッチング素子、前記画素領域内の辺縁域に設置され、前記半導体スイッチング素子を制御するゲートライン、および前記画素領域内の第一域に設置され、前記蓄積コンデンサ内の電荷を制御するコモンラインを含み、前記蓄積コンデンサは、実質的に前記第一域に形成される請求項１に記載の積層蓄積コンデンサ構造。
10. 前記少なくとも一部の画素の各画素は、前記画素領域内に形成された第一画素電極セグメント（ｓｅｇｍｅｎｔ）と第二画素電極セグメントを有し、前記第一画素電極セグメントと前記第二画素電極セグメントは、前記第一領域によって分けられる請求項９に記載の積層蓄積コンデンサ構造。
11. 前記コモンラインは、実質的に前記ゲートラインに平行する請求項９に記載の積層蓄積コンデンサ構造。
12. 前記半導体スイッチング素子は、第一スイッチング端部、第二スイッチング端部と、スイッチ制御端子を有し、前記第一スイッチング端部は、信号ラインに接続され、前記第二スイッチング端部は、前記画素電極セグメントに接続され、且つ、前記少なくとも一部の画素の各画素は、前記スイッチ制御端子に接続され、前記第一スイッチング端部と前記第二スイッチング端部間のオン／オフ動作を制御するゲートラインを含む請求項１０に記載の積層蓄積コンデンサ構造。
13. 前記第二導電層は、前記画素電極によって前記第二スイッチング端部に接続され、前記第一導電層は、前記コモンラインに接続される請求項１２に記載の積層蓄積コンデンサ構造。
14. 前記第一スイッチング端部は、ソース端子（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）であり、前記第二スイッチング端部は、ドレイン端子（ｄｒａｉｎ ｔｅｒｍｉｎａｌ）であり、前記スイッチ制御端子は、トランジスタのゲート端子であり、且つ、前記第一導電層は、ゲート金属層であり、前記第一絶縁層は、ゲート絶縁層であり、前記第二導電層は、ソース／ドレイン金属層である請求項１３に記載の積層蓄積コンデンサ構造。
15. 前記第三導電層は、実質的にインジウムスズ酸化物より構成され、前記第二絶縁層は、保護絶縁層である請求項１４に記載の積層蓄積コンデンサ構造。
16. 前記保護絶縁層の一部と前記ゲート絶縁層の一部は、互いに隣接し、且つ、前記第一画素電極セグメントと前記第二画素電極セグメントは、実質的にインジウムスズ酸化物より構成され、且つ、前記第一画素電極セグメントと前記第二画素電極セグメントの少なくとも一部と前記第三導電層の一部は、前記保護絶縁層の異なる領域に形成される請求項１５に記載の積層蓄積コンデンサ構造。
17. ＴＦＴ−ＬＣＤに用いられ、前記ＴＦＴ−ＬＣＤは、複数の画素を有し、各画素は、画素領域と１つの前記画素領域内に形成された画素電極を有し、少なくとも一部の画素は、前記画素電極と接続した電荷を蓄積するための、１つの実質的に前記画素領域に形成された第一域の蓄積コンデンサ構造を有し、且つ、前記第一域と前記電極は互いに隣接するが重ならない積層蓄積コンデンサ構造の形成方法であって、第一導電層より形成された第一プレート、第二導電層より形成された第二プレートと、前記第一導電層と前記第二導電層の間に堆積された第一絶縁層より形成された第一誘電層を有する第一蓄積コンデンサを形成するステップ、第三導電層より形成された第三プレート、前記第二導電層より形成された前記第二プレートと、前記第三プレートと前記第二プレートの間に堆積された第二絶縁層より形成された第二誘電層を有する第二蓄積コンデンサを形成するステップ、前記第一導電層と前記第三導電層を接続して電気的接触を形成し、平行した前記第一蓄積コンデンサと前記第二蓄積コンデンサに電気的接触を形成させ、前記蓄積コンデンサ構造を形成し、且つ、前記第二導電層は、前記第一導電層と前記第三導電層の間に位置されるステップを含む積層蓄積コンデンサ構造の形成方法。
18. それぞれ平行して垂直に配置され、且つ、それぞれ画素領域を有する複数の画素、前記垂直な画素の間に配置された複数の信号ライン、および前記平行な画素の間に配置された複数のゲートラインを含み、少なくとも一部の画素は、１つの実質的に前記画素領域内に形成された蓄積コンデンサを有するＴＦＴ−ＬＣＤであって、前記蓄積コンデンサは、第一導電層より形成された第一プレート、第二導電層より形成された第二プレート、前記第一導電層と前記第二導電層の間に堆積された第一絶縁層より形成された第一誘電層を有する第一蓄積コンデンサ、および第三導電層より形成された第三プレート、前記第二導電層より形成された前記第二プレートと、前記第三プレートと前記第二プレートの間に堆積された第二絶縁層より形成された第二誘電層を有する第二蓄積コンデンサを含み、前記第一導電層と前記第三導電層は、電気的接触を形成し、よって、前記第一蓄積コンデンサと前記第二蓄積コンデンサは、平行に接続され、且つ、電気的接触を形成し、前記第二導電層は、前記第一導電層と前記第三導電層の間に位置されるＴＦＴ−ＬＣＤ。
19. 前記少なくとも一部の画素の各画素は、前記画素領域内の辺縁域に設置され、前記蓄積コンデンサを制御するゲートラインを有し、且つ、前記蓄積コンデンサは、実質的に前記画素領域内の辺縁域に形成される請求項１８に記載のＴＦＴ−ＬＣＤ。
20. 前記少なくとも一部の画素の各画素は、半導体スイッチング素子と画素電極を有し、前記画素電極は、実質的に前記半導体スイッチング素子と電気的接触を形成し、且つ、前記画素電極は、前記辺縁域に隣接する前記画素領域内に形成され、前記辺縁域に重ならない請求項１８に記載のＴＦＴ−ＬＣＤ。
21. 前記半導体スイッチング素子は、第一スイッチング端部、第二スイッチング端部と、スイッチ制御端子を有し、前記第一スイッチング端部は、前記複数の信号ラインの１つに接続され、前記第二スイッチング端部は、前記画素電極に接続され、且つ、前記スイッチ制御端子は、前記複数のゲートラインの１つに接続され、前記第一スイッチング端部と第二スイッチング端部間のオン／オフ動作を制御する請求項２０に記載のＴＦＴ−ＬＣＤ。
22. 前記少なくとも一部の画素の各画素は、前記第一ゲートラインと接続した半導体スイッチング素子、および前記画素領域内の第一域に設置され、前記蓄積コンデンサ内の電荷を制御し、且つ、前記蓄積コンデンサは、実質的に前記第一域に形成されるコモンラインを含む請求項１８に記載のＴＦＴ−ＬＣＤ。
23. 前記少なくとも一部の画素の各画素は、前記画素領域内に形成された第一画素電極セグメントと第二画素電極セグメントを有し、前記第一画素電極セグメントと前記第二画素電極セグメントは、前記第一領域によって分けられる請求項１８に記載のＴＦＴ−ＬＣＤ。
24. 前記コモンラインは、隣接する２つのゲートラインの間に設置される請求項２３に記載のＴＦＴ−ＬＣＤ。
25. 前記半導体スイッチング素子は、第一スイッチング端部、第二スイッチング端部と、スイッチ制御端子を有し、前記第一スイッチング端部は、前記複数の信号ラインの１つに接続され、前記第二スイッチング端部は、前記第一画素電極セグメントに接続され、且つ、前記スイッチ制御端子は、前記複数のゲートラインの１つに接続され、前記第一スイッチング端部と第二スイッチング端部間のオン／オフ動作を制御する請求項２３に記載のＴＦＴ−ＬＣＤ。
26. それぞれ平行して垂直に配置され、且つ、それぞれ画素領域を有する複数の画素、前記垂直な画素の間に配置された複数の信号ライン、および前記平行な画素の間に配置された複数のゲートラインを含み、少なくとも一部の画素は、１つの実質的に前記画素領域内に形成された蓄積コンデンサを有するＴＦＴ−ＬＣＤであって、前記蓄積コンデンサは、第一導電層、第二導電層と、第一絶縁層を有する第一蓄積コンデンサ、および第三導電層、第二導電層と、第二絶縁層を有する第二蓄積コンデンサを含み、前記第一導電層と前記第三導電層は、電気的接続を形成し、前記第二導電層は、前記第一導電層と前記第三導電層の間に位置されるＴＦＴ−ＬＣＤ。
27. 前記少なくとも一部の画素の各画素は、前記画素領域内の辺縁域に設置されたゲートラインを有し、前記ゲートラインは、前記第一蓄積コンデンサの第一導電層を形成する請求項２６に記載のＴＦＴ−ＬＣＤ。
28. 前記少なくとも一部の画素の各画素は、画素電極を有し、前記画素電極と前記第二導電層は、電気的接続する請求項２７に記載のＴＦＴ−ＬＣＤ。
29. 前記第三導電層と前記画素電極は、同じ材料を有する請求項２８に記載のＴＦＴ−ＬＣＤ。
30. 前記少なくとも一部の画素の各画素は、前記画素領域内に設置され、隣接する２つのゲートラインの間に設置され、前記第一蓄積コンデンサの第一導電層を形成する請求項２６に記載のＴＦＴ−ＬＣＤ。
31. 前記少なくとも一部の画素の各画素は、前記画素領域内に形成された第一画素電極セグメントと第二画素電極セグメントを有し、前記第一画素電極セグメントと前記第二画素電極セグメントは、前記コモンラインによって分けられる請求項３０に記載のＴＦＴ−ＬＣＤ。
32. 前記第三導電層は、前記コモンラインの上方に位置され、前記第一画素電極セグメントと前記第二画素電極セグメントは、同じ材料を有する請求項３１に記載のＴＦＴ−ＬＣＤ。
    

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