KR102415485B1 - 다중 커패시터 구조 및 이를 갖는 디스플레이 장치 - Google Patents

다중 커패시터 구조 및 이를 갖는 디스플레이 장치 Download PDF

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Abstract

본 발명은 다중 커패시터 구조 및 이를 갖는 디스플레이 장치 디스플레이 장치에 관한 것이다.
본 발명에 따른 다중 커패시터 구조 및 디스플레이 장치는 디스플레이 몸체부에 마련되는 비개구 영역 중, 팩홀이 마련되는 영역에, 3중의 Cst(Vcom-Pixel-Vcom-Pixel)형성을 통해, 형성 면적 대비 스토리지 커패시터의 형성을 극대화하도록 할 수 있다.

Description

다중 커패시터 구조 및 이를 갖는 디스플레이 장치{MULTIPLE CAPACITOR STRUCTURE AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 다중 커패시터 구조 및 이를 갖는 디스플레이 장치에 관한 것으로서, 보다 상세하게는 스토리지 커패시터 확보 효율을 증대시켜 화상의 품질을 향상시킬 수 있는 다중 커패시터 구조 및 이를 갖는 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 디스플레이 장치가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이러한 디스플레이 장치는 상부 및 하부 기판 사이에 액정을 채운 구조로 되어있다. 액정 분자는 구조가 가늘고 길며 배열에 방향성을 가지고 있어서, 액정층에 전계를 가하면 액정 분자의 배열 방향을 조절할 수 있다.
디스플레이 장치에 전계를 가하면, 액정층에 인가되는 전기장에 의해 액정 분자가 움직이며 광투과율이 달라져 화상이나 문자가 표현된다. 이러한 디스플레이 장치는 화질이 우수하며, 가볍고, 소비 전력이 낮아 차세대 첨단디스플레이 소자로 각광받고 있다.
한편, 디스플레이 장치에서 가장 많이 사용되는 대표적인 구동 모드(Mode)는, 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN 모드(Twisted Nematic Mode)와, 한 기판상에 나란하게 배열된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정이 구동되는 횡전계 모드(In-Plane Switching Mode)등이 있다.
상기 횡전계 모드는 화소 전극과 공통 전극을 하부 기판의 개구부에 서로 교번하도록 형성하여, 상기 화소 전극과 공통 전극 사이에 횡전계(수평 전계)가 발생하도록 하고 상기 횡전계에 의해 액정이 배향되도록 한 것이다.
그런데, 상기 횡전계 모드 디스플레이 장치는 시야각은 넓으나, 개구율 및 투과율이 낮은 문제점이 있다.
상기와 같은 횡전계 모드 디스플레이 장치의 문제점을 개선하기 위해 프린지 필드에 의해 동작되는 AHIPS(Advanced Horizontal In Plane Switching) 모드 디스플레이 장치가 제안되었다.
도 1은 종래의 도 1은 종래의 디스플레이 장치의 평면을 도시한 것으로, 개구 영역과 비개구 영역을 나타내었다. 도 2는 도 1의 선 A-A를 따르는 단면을 도시한 것으로서, 펙셀 전극과 공통 전압 전극 사이에 형성되는 스토리지 커패시터의 형성 과정을 나타내었다.
도 1을 참조 하면, 종래의 AH-IPS 구조를 갖는 디스플레이 장치는 개구 영역(101) 및 비개구 영역(102)을 갖는다.
상기 개구 영역(101)에는 전극 영역(A1)이 배치된다. A2는 데이터 영역이고, A3는 게이트 영역이다.
도 2를 참조 하면, 상기 구조에서 스토리지 커패시터(Cst)는 Vcom-PXL 전극 층간에 형성되는 구조를 갖는다.
종래의 경우 상기 Vcom-PXL 전극층간 절연막(PAS1) 두께에 따라 스토리지 커패시터(Cst) 형성이 가능하다.
그러나, 제조 공정 진행시 발생하는 Vcom-PXL 전극층 사이에서 전기적인 쇼트 현상이 발생되어, 낮은 두께의 절연막을 갖는 두께 적용이 어렵고, 이에 따라, 안정적인 스토리지 커패시터(Cst)를 확보하기 어려운 문제점이 있다.
또한, 종래의 하나의 픽셀(PXL) 구조에서 스토리지 커패시터는 개구 영역에 위치되는 전극 부의 중첩 면적에 의해 결정되고, 전극 간, 절연막 두께 감소를 통하여 Cst 증가가 가능하지만, 넓은 면적에서 중첩되는 되는 Vcom과 PXL전극층 간의 쇼트 발생 가능성이 있기 때문에, 패널 제작 수율이 감소되는 문제점이 있다.
본 발명의 목적은, 디스플레이 몸체의 비개구 영역에 다중의 스토리지 커패시터를 형성하여 화상의 품질을 형상시킬 수 있는 다중 커패시터 구조 및 이를 갖는 디스플레이 장치를 제공함에 있다.
본 발명의 다른 목적은, 제한된 영역에서 다층을 이루도록 스토리지 커패시터를 형성함으로써, 커패시터 형성 면적 대비 스토리지 커패시터의 형성량를 국대화할 수 있는 다중 커패시터 구조 및 이를 갖는 디스플레이 장치를 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 팩홀의 저면부에서 다중으로 스토리지 커패시터를 마련할 수 있는 다중 커패시터 구조를 제공할 수 있다.
보다 상세하게는 본 발명의 일 측면에 따른 다중 커패시터 구조는 팩홀이 마련되는 몸체부와, 상기 팩홀의 저면부에서, 상하 간격을 이루어 다층을 이루도록 적층되는 다수의 전극 부와, 상기 다수의 전극 부 사이에 개재되는 다수의 절연층 부를 포함할 수 있다.
여기서, 상기 다수의 전극 부는 서로 다른 전극층으로 마련될 수 있다.
또한, 상기 팩홀의 저면부에서, 상기 다수의 전극 부 간의 중첩되는 면적은 서로 다르게 이루어질 수 있다.
그리고, 상기 서로 다른 전극층은 상기 팩홀의 외면을 따라 배치되는 공통 전압 전극과, 상기 공통 전압 전극의 상부에 배치되는 픽셀 전극과, 상기 팩홀의 저면부를 따라 배치되는 소스-드레인 전극과, 상기 팩홀의 저면부를 따르고, 상기 소스-드레인 전극의 하부에 배치되는 게이트 전극을 구비할 수 있다.
본 발명의 다른 측면에 따르면, 개구 영역과, 팩홀이 마련되는 비개구 영역을 갖는 디스플레이 몸체부와, 상기 비개구 영역에 마련되며, 상하를 따라 서로 이웃하도록 배치되어, 다중의 스토리지 커패시터를 마련하는 스토리지 커패시터 제공부를 포함하는 디스플레이 장치를 제공할 수 있다.
여기서, 상기 스토리지 커패시터 제공부는, 상기 팩홀의 저면부에서 상하 간격을 이루어 다층을 이루도록 적층되는 다수의 전극 부와, 상기 다수의 전극 부 사이에 개재되는 다수의 절연층 부를 구비할 수 있다.
그리고, 상기 다수의 전극 부는, 서로 다른 전극층으로 마련될 수 있다.
상기 서로 다른 전극층은, 상기 팩홀의 외면을 따라 배치되는 공통 전압 전극과, 상기 공통 전압 전극의 상부에 배치되는 픽셀 전극과, 상기 팩홀의 저면부를 따라 배치되는 소스-드레인 전극과, 상기 팩홀의 저면부를 따르고, 상기 소스-드레인 전극의 하부에 배치되는 게이트 전극을 구비할 수 있다.
또한, 상기 팩홀의 저면부에서, 상기 다수의 전극 부 간의 중첩되는 면적은 서로 다르게 이루어질 수 있다. 더하여, 상기 게이트 전극의 전단 및 후단은, 상기 공통 전압 전극의 패턴과, 다른 절연층에 의해 중첩되는 영역을 형성할 수도 있다.
상기 게이트 전극은, 상기 팩홀 이외의 영역으로 연장되고,상기 공통 전압 전극층은, 상기 게이트 전극이 연장된 상기 영역으로 패턴을 이루어 배치되고, 연장된 상기 게이트 전극과, 상기 패턴은, 다른 절연층에 의해 중첩되는 영역을 마련할 수 있다.
본 발명에 따르면, 디스플레이 몸체부의 비 개구영역에 전극층 및 팩홀의 저면부에 마련되는 절연층을 사용하여 Vcom-Pixel-Vcom-Pixel 층으로 이루어지는 3중의 스토리지 커패시터(Cst)를 용이하게 형성할 수 있다.
또한, 본 발명에 따르면, 팩홀의 저면부에 마련되는 전극층PAC Hole CNT 및 Vcom 배선이 형성되는 비개구 영역에서 3중의 Cst(Vcom-Pixel-Vcom-Pixel)형성을 통해, 형성 면적 대비 Cst형성을 극대화 할 수 있다.
또한, 본 발명에 따르면, 팩홀(PAC Hole)의 사이즈를 변경함에 따라, 추가적인 스토리지 커패시터를 형성할 수도 있다. 따라서, 본 발명에 따르는 실시예는 인정적인 스토리지 커패시터의 확보가 어려운 고 ppi(pixel per inch) 모델에 용이하게 적용할 수도 있다.
도 1은 종래의 디스플레이 장치의 평면을 도시한 것으로, 개구 영역과 비개구 영역을 나타내었다.
도 2는 도 1의 선 A-A를 따르는 단면을 도시한 것으로서, 펙셀 전극과 공통 전압 전극 사이에 형성되는 스토리지 커패시터의 형성 과정을 나타내었다.
도 3은 본 발명의 실시예에 따른 디스플레이 장치를 도시한 것으로서, 개구 영역과 비개구 영역을 나타내었다.
도 4는 도 3의 선 B-B를 따르는 단면을 도시한 것으로서, 개구 영역에서의 스토리지 커패시터의 형성 과정을 보여준다.
도 5는 도 3의 선 C-C를 따르는 단면을 도시한 것으로서, 비개구 영역에서의 다중 스토리지 커패시터가 형성되는 과정을 보여준다.
도 6은 본 발명의 실시예에 따른 최하단의 게이트 층 및 공통 전압 전극 패턴의 관계를 보여주는 평면도로서, 게이트 층 및 공통 전압 전극 패턴과의 사이에서 추가 스토리지 커패시터가 형성되는 추가 예를 보여준다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 다중 커패시터 구조를 설명한다.
본 발명의 실시예는 팩홀의 저면부에서 다중으로 스토리지 커패시터를 마련할 수 있는 다중 커패시터 구조 및 이를 갖는 디스플레이 장치를 제공할 수 있다.
도 3은 본 발명의 실시예에 따른 디스플레이 장치를 도시한 것으로서, 개구 영역과 비개구 영역을 나타내었다.
도 3을 참조 하면, 본 발명의 다중 커패시터 구조는 디스플레이 몸체부(100)의 비개구 영역(102)에 마련된다. 101’은 개구 영역이고, ‘A1’은 전극 영역이고, ’A2’은 데이터 영역이고, ’A3’는 게이트 영역이다.
상기 다중 커패시터 구조는 디스플레이 몸체부(100, 이하, 몸체부라 한다.)와, 도 4에 도시되는 다수의 전극부(210) 및 다수의 절연층(220)으로 구성된다.
여기서, 상기 몸체부(100)에는 개구 영역(101)과 비개구 영역(102)이 마련된다.
상기 개구 영역(101)에는 전극 영역(A1)이 배치된다.
그리고, 상기 비개구 영역(102)에는 데이터 영역(A2)과, 게이트 영역(A3)이 배치된다.
상기 개구 영역(101)의 전극 영역(A1)에 대해 설명한다.
도 4는 도 3의 선 B-B를 따르는 단면을 도시한 것으로서, 개구 영역(101)에서의 스토리지 커패시터(Cst)의 형성 과정을 보여준다.
도 4를 참조 하면, 개구 영역(101)에서, 몸체부(100) 상단에는 Vcom 전극인 공통 전압 전극층(212)이 배치된다.
그리고, 상기 공통 전압 전극층(212)의 상단에는 설정된 두께를 이루는 제 1절연층(221)이 마련된다.
상기 제 1절연층(221)의 상단에는 다수의 픽셀 전극층(211)이 마련된다.
이의 구조에 따라, 개구 영역(101)에서는, 픽셀 전극층(211)과 공통 전압 전극층(212) 사이에는 제 1절연층(221)이 위치된다.
상기 픽셀 전극층(211)과 공통 전압 전극층(212)은 서로 일정 영역 중첩되고, 제 1절연층(221)은 설정된 두께를 갖는다.
따라서, 상기의 구조에 의해, 본 발명에 따른 실시예는, 개구 영역(101)에서, 픽셀 전극층(211)과 공통 전압 전극층(212)이 중첩됨으로 인해, 개구 영역(101)에서의 스토리지 커패시터(Cst)를 형성한다.
물론, 본 발명에 따르는 실시예에서, 상기 개구 영역에서 스토리지 커패시터가 형성되는 영역에서의 제 1절연층의 두께는 설정된 두께 이하로 형성하는 것은 어려울 수 있다. 따라서, 본 발명에 따르는 실시예에서는 상기 개구 영역에서의 제 1절연층의 두께를 설정된 두께를 그대로 유지하는 것이 좋다.
다음은, 본 발명에 따른 몸체부의 비개구 영역에서 다중의 스토리지 커패시터를 마련하는 구조를 설명한다.
도 5는 도 3의 선 C-C를 따르는 단면을 도시한 것으로서, 비개구 영역에서의 다중 스토리지 커패시터가 형성되는 과정을 보여준다. 또한, 도 6은 도 5에 도시되는 팩홀에서 형성되는 다중의 스토리지 커패시터를 보여주는 도면이다.
도 5 및 도 6을 참조 하면, 본 발명에 따르는 몸체부(100)에는 도 3에 도시되는 바와 같이, 비개구 영역(102)이 형성된다. 상기 비개구 영역에는 데이터 영역과 게이트 영역이 포함될 수 있다.
상기 비개구 영역(102)에는 팩홀(110)이 마련된다.
상기 팩홀(110)은 몸체부(100)의 상면에서 하방으로 설정된 깊이를 이루는 측벽과, 측벽의 하단을 연결하는 바닥부를 갖는다.
여기서, 상기 팩홀(110)의 측벽은 상단에서 하방을 따라 홀의 폭이 점진적으로 작아지도록 경사를 형성한다.
상기와 같이 구성되는 팩홀(110)에는 본 발명의 실시예에 따른, 다중 커패시터 구조가 마련된다.
상기 다중의 커패시터 구조는 다수의 전극 부(210)와, 다수의 절연층(220)을 포함한다.
이들은 비개구 영역에서의 팩홀의 저면부에 형성됨으로써, 다중의 스토리지 커패시터 용량을 증가시킬 수 있는 공간 활용도를 높이는 이점이 있다.
먼저, 본 발명의 실시예에 따른, 다수의 전극 부(210)를 설명한다.
도 5 및 도 6을 참조 하면, 상기 다수의 전극 부(210)는, 층(layer)로 마련된다.
상기 다수의 전극 부(210)는 서로 다른 전극층으로 구성된다.
상기 서로 다른 전극층은, 픽셀 전극층(211)과, 공통 전압 전극층(212)과, 소스-드레인 전극층(213)과, 게이트 전극층(214)을 포함한다.
여기서, 상기 픽셀 전극층(211)과 상기 공통 전압 전극층(212)은, 몸체부(100)에 마련되는 팩홀(110)의 주변 영역의 상면부 및, 팩홀(110)의 측벽 및 팩홀(110)의 바닥부를 따라 마련된다.
상기 픽셀 전극층(211)은, 몸체부(100), 팩홀(110)의 측벽 및 바닥부의 최상단에 층을 이루어 마련된다.
상기 공통 전압 전극층(212)은, 상기 픽셀 전극층(211)의 하부에 층을 이루되, 팩홀(110)의 주변 영역의 상면부 및, 팩홀(110)의 측벽 및 팩홀의 바닥부를 따라 마련된다.
여기서, 상기 픽셀 전극층(211)과 상기 공통 전압 전극층(212)의 사이에는, 후술되는 제 1'절연층(221')이 개재된다.
상기 구조를 제 1스토리지 커패시터(Cst1) 형성 구조라 하자.
한편, 상기 소스-드레인 전극층(213)은, 팩홀(110)의 하단부에 마련된다.
상기 소스-드레인 전극층(213)은 팩홀(110)의 하단부에서, 상기 팩홀(110)의 저면부에 위치되는 픽셀 전극층(211) 및 공통 전압 전극층(212)과 하방으로 일정 거리 이격되어 층을 이룬다.
여기서, 상기 소스 드레인 전극층(213)과 상기 공통 전압 전극층(212)의 사이에는, 후술되는 제 2절연층(222)이 개재된다.
여기서, 상기 구조를 제 2스토리지 커패시터(Cst2) 형성 구조라 하자.
또 한편, 상기 소스-드레인 전극층(213)의 하부에는, 상기 소스-드레인 전극층(213)과 하방으로 일정 거리 이격되는 드레인 전극층(214)이 마련된다.
여기서, 상기 드레인 전극층(214)은, 도 3에 도시되는 게이트 영역(A3)으로 연장되어 마련된다.
그리고, 상기 소스-드레인 전극층(213)과 상기 드레인 전극층(214)의 사이에는 후술되는 제 3절연층(223)이 개재된다.
여기서, 상기 구조를 제 3스토리지 커패시터(Cst3) 형성 구조라 하자.
이에 따라, 본 발명에 따르는 실시예에서는, 팩홀이 마련되는 영역에서 상하를 따라, 상술한 제 1,2,3스토리지 커패시터 형성 구조가 마련된다. 다만, 본 발명의 실시예에서는 3가지의 스토리지 커패시터 형성 구조를 대표적인 예로 설명한다.
한편, 상술한, 다수의 절연층을 설명한다.
본 발명의 실시예에 따른, 다수의 절연층은, 제 1'절연층(221')과, 제 2절연층(222)과, 제 3절연층(223)을 구비한다.
여기서, 상기 제 1'절연층(221')은 비개구 영역(102)에 마련되는 절연층으로서, 도 4를 참조하여 설명한 제 1절연층(221)이 연장되어 마련된다.
상기 제 1'절연층(221')은 상술한 픽셀 전극층(211)과 상기 공통 전압 전극층(212)의 사이에 개재되는 절연층이다.
상기 제 2절연층(222)은, 상술한 공통 전압 전극층(212)과 소스-드레인 전극층(213)의 사이에 개재되는 절연층이다.
상기 제 3절연층(223)은, 상술한 소스-드레인 전극층(213)과 상기 게이트 전극층(214)의 사이에 개재되는 절연층이다.
이어, 상기 제 1,2,3스토리지 커패시터 형성 구조에 따른, 다중의 커패시터 형성 과정을 설명한다.
도 5 및 도 6을 참조 하면, 픽셀 전극층(211)과 공통 전압 전극층의 사이에는 제 1'절연층(221')이 마련된다. 그리고, 상기 픽셀 전극층과 상기 공통 전압 전극층은 상하를 따라 제 1중첩 영역을 마련한다. 이에 따라, 상기 제 1중첩 영역에서 제 1스토리지 커패시터가 형성될 수 있다.
그리고, 상기 공통 전압 전극층(212)과 소스-드레인 전극층(213)의 사이에는 제 2절연층(222)이 마련된다. 그리고, 상기 공통 전압 전극층(212)과 상기 소스-드레인 전극층(212)은 상하를 따라 제 2중첩 영역을 마련한다. 이에 따라, 상기 제 2중첩 영역에서 제 2스토리지 커패시터(Cst2)가 형성될 수 있다.
또한, 상기 소스-드레인 전극층(213)과 게이트 전극층(214)의 사이에는 제 3절연층(223)이 마련된다. 그리고, 상기 소스-드레인 전극층(213)과 상기 게이트 전극층(214)은 상하를 따라 제 3중첩 영역을 마련한다. 이에 따라, 상기 제 3중첩 영역에서 제 3스토리지 커패시터(Cst3)가 형성될 수 있다.
상기와 같은 제 1,2,3중첩 영역의 면적을 서로 다르게 구현하여, 형성되는 제 1,2,3 스토리지 커패시터의 용량을 제작시에 결정 할 수 있도록 할 수 있다.
본 발명에 따르는 실시예는, 몸체부(100)에 형성되는 비개구 영역(102)에 마련되는 팩홀(110)의 위치되는 영역에서, 상하를 따라 3중의 스토리지 커패시터(Cst1,Cst2,Cst3)를 형성할 수 있다.
따라서, 본 발명에 따르는 실시예는, 비개구 영역(102)의 한정된 영역에서, 다중의 스토리지 커패시터를 형성을 극대화할 수 있다.
더하여, 상술한 팩홀(110)의 설계 사이즈를 확장하여 설계하는 경우, 상술한 스토리지 커패시터 구조를 사용하여 3중 이상의 스토리지 커패시터를 형성할 수 있도 있다.
따라서, 본 발명에 따르는 실시예는 안정적인 스토리지 커패시터의 확보가 어려운 고 ppi(pixel per inch) 모델에 용이하게 적용할 수도 있다.
도 7은 본 발명의 실시예에 따른 최하단의 게이트 층 및 공통 전압 전극 패턴의 관계를 보여주는 평면도로서, 게이트 층 및 공통 전압 전극 패턴과의 사이에서 추가 스토리지 커패시터가 형성되는 추가 예를 보여준다.
도 7을 참조 하여, 스토리지 커패시터를 추가적으로 확보할 수 있는 예를 설명한다.
도 7에서는, 본 발명에 따르는 몸체부(100)의 비개구 영역에서의 게이트 영역을 보여준다.
본 발명에 따르는 공통 전압 전극층(212)은, 게이트 영역(A3)에 노출되도록 연장 배치되는 공통 전압 전극 패턴(212')을 형성한다. 상기 패턴은 'Vcom Bus 패턴'일 수 있다.
그리고, 상기 게이트 영역(A3)에는 게이트 전극층(214)이 배치된다.
이에 따라, 몸체부(100)의 비개구 영역(102)에서는, 상기 공통 전압 전극 패턴(212')과, 상기 게이트 전극층(214)은, 서로 수준이 다른 위치에 배치되고, 이들 사이에는 절연층이 마련된다.
따라서, 본 발명에 따르는 실시예는, 상기와 같이 비개구 영역(102)에 포함되는 게이트 영역(A3)에서, 공통 전압 전극 패턴(212')과 상기 게이트 전극층(214) 통해 추가적인 스토리지 커패시터를 형성할 수도 있다.
즉, 본 발명에 따르는 실시예는, 비개구 영역(102)에 포함되는 팩홀 영역에서, 다중의 스토리지 커패시터를 형성함과 아울러, 게이트 영역에서도 추가적인 스토리지 커패시터를 확보할 수 있도록 할 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.
100 : 디스플레이 몸체부(몸체부)
101 : 개구 영역
102 : 비개구 영역
110 : 팩홀
210 : 전극부
211 : 픽셀 전극층
212 : 공통 전압 전극층
213 : 소스-드레인 전극층
214 : 게이트 전극층
220 : 절연부
221 : 제 1절연층
222 : 제 2절연층
223 : 제 3절연층

Claims (8)

  1. 팩홀이 마련되는 몸체부;
    상기 팩홀의 저면부에서, 상하 간격을 이루어 다층을 이루도록 적층되는 다수의 전극 부; 및
    상기 다수의 전극 부 사이에 개재되는 다수의 절연층 부를 포함하는,
    다중 커패시터 구조.
  2. 제 1항에 있어서,
    상기 팩홀의 저면부에서,
    상기 다수의 전극 부 간의 중첩되는 면적은 서로 다르게 이루어지는,
    다중 커패시터 구조.
  3. 제 1항에 있어서,
    상기 다수의 전극 부는, 서로 다른 전극층으로 마련되고,
    상기 서로 다른 전극층은,
    상기 팩홀의 외면을 따라 배치되는 공통 전압 전극층과,
    상기 공통 전압 전극층의 상부에 배치되는 픽셀 전극층과,
    상기 팩홀의 저면부를 따라 배치되는 소스-드레인 전극층과,
    상기 팩홀의 저면부를 따르고, 상기 소스-드레인 전극층의 하부에 배치되는 게이트 전극층을 구비하는,
    다중 커패시터 구조.
  4. 개구 영역과, 팩홀이 마련되는 비개구 영역을 갖는 디스플레이 몸체부; 및
    상기 비개구 영역에 마련되며, 상하를 따라 서로 이웃하도록 배치되어, 다중의 스토리지 커패시터를 마련하는 스토리지 커패시터 제공부를 포함하고,
    상기 스토리지 커패시터 제공부는,
    상기 팩홀의 저면부에서 상하 간격을 이루어 다층을 이루도록 적층되는 다수의 전극 부와,
    상기 다수의 전극 부 사이에 개재되는 다수의 절연층 부를 구비하는,
    디스플레이 장치.
  5. 삭제
  6. 제 4항에 있어서,
    상기 다수의 전극 부는, 서로 다른 전극층으로 마련되고,
    상기 서로 다른 전극층은,
    상기 팩홀의 외면을 따라 배치되는 공통 전압 전극층과,
    상기 공통 전압 전극층의 상부에 배치되는 픽셀 전극층과,
    상기 팩홀의 저면부를 따라 배치되는 소스-드레인 전극층과,
    상기 팩홀의 저면부를 따르고, 상기 소스-드레인 전극층의 하부에 배치되는 게이트 전극층을 구비하는,
    디스플레이 장치.
  7. 제 6항에 있어서,
    상기 게이트 전극은, 상기 팩홀 이외의 영역으로 연장되고,
    상기 공통 전압 전극층은, 상기 게이트 전극이 연장된 상기 영역으로 패턴을 이루어 배치되고,
    연장된 상기 게이트 전극과, 상기 패턴은, 다른 절연층에 의해 중첩되는 영역을 마련하는,
    디스플레이 장치.
  8. 제 4항에 있어서,
    상기 팩홀의 저면부에서,
    상기 다수의 전극 부 간의 중첩되는 면적은 서로 다르게 이루어지는,
    디스플레이 장치.
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