JP4368769B2 - 薄膜トランジスタアレイとその製造方法 - Google Patents
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Description
この発明は薄膜トランジスタ配列体（ＴＦＴアレイ）ならびにその製造方法に関するものである。特に本発明は強化されたストレージキャパシタを備えたＴＦＴアレイならびにその製造方法に関する。
社会的なマルチメデイアシステムの拡大は、半導体装置と表示装置の進歩に依るところが多い。ＣＲＴのような表示装置は、その顕著な表示特性、信頼性および低コストのためにしばしば用いられてきている。従来のＣＲＴは多くの長所を持っているが、電子銃の設計上、重くて容積も大きく、且つ電力消費量も大きい。さらに或種の放射線が放射されるため使用者の視覚を傷つけるという潜在的な危険が常に存在する。半導体装置と光電子装置の製造技術の急速な発展につれて、高画質でスリム、電力消費量が少なく且つ放射線の危険性のない薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）が、次第に表示機器の主流になってきている。
一般にカラーＴＦＴ−ＬＣＤにはカラーフィルタ（Ｃ／Ｆ）、ＴＦＴアレイおよび両者の間に設けられた液晶層が含まれている。ＴＦＴアレイは二次元に配列され多数の薄膜トランジスタを含み、それらは多数の走査線とデータ伝送路によって駆動されている。それぞれの薄膜トランジスタはピクセル領域に設けられ、インヂウム−スズ酸化物（ＩＴＯ）、インヂウム−亜鉛酸化物（ＩＺＯ）または他の透明な導電性物質により形成された対応するピクセル電極に電気的に接続されている。薄膜トランジスタはそれぞれの液晶層を駆動して種々のグレイレベルを示すために使用される。さらに従来のＴＦＴアレイのピクセルにおいては、ピクセル電極、対応する走査線および両者の間に設けられた絶縁層（例えばゲート絶縁そして／または不動態層）によってストレージキャパシタを設けることができる。またより良い画質を得るために、ピクセル電極と共通線路および両者の間に設けられた絶縁層とによりストレージキャパシタを形成することもできる。従来技術においては、ストレージキャパシタは次に記述する金属−絶縁体−金属（ＭＩＭ）タイプおよび金属−絶縁体−ＩＴＯ（ＭＩＩ）タイプに分類されている。
図１は従来のＭＩＭタイプのストレージキャパシタの断面を示す図である。図１を参照して、従来のピクセル構造においては、ＭＩＭタイプのストレージキャパシタは走査線（図に示さない）と上部電極１２０とに接続されるか、或いは共通線路１００と上部電極１２０とに接続される。ＭＩＭタイプのストレージキャパシタにおいては、共通線路１００（または走査線）と上部電極１２０とは中間に設けられたゲート絶縁１１０によって電気的に絶縁されている点に留意されたい。従ってＭＩＭタイプのストレージキャパシタのキャパシタンスはゲート絶縁１１０の厚みに関係する。換言すると、ゲート絶縁１１０の厚みの小さいほど、ＭＩＭタイプのストレージキャパシタのキャパシタンスＣｓｔは増大する。さらにピクセル電極１４０は不動態層１３０に形成された接続用ホール１３２を介して上部電極１２０に電気的に接続されている。
図２は従来のＭＩＩタイプのストレージキャパシタの断面を示す図である。図２を参照して、従来のピクセル構造においては、ＭＩＩタイプのストレージキャパシタは走査線（図に示さない）とピクセル電極２３０とによって接続されるか、或いは共通線路２００とピクセル電極２３０によって接続されている。これをＭＩＭタイプのストレージキャパシタと比較すると、ＭＩＩタイプのストレージキャパシタにおいては、共通線路２００（または走査線）とピクセル電極２３０とが両者の間に設けられたゲート絶縁２１０と不動態層２２０とにより電気的に絶縁されている。従ってＭＩＩタイプのストレージキャパシタのキャパシタンスは、ゲート絶縁２１０と不動態層２２０との合計厚みと関係がある。換言すると、ゲート絶縁２１０と不動態層２２０の合計厚みの小さいほどＭＩＩタイプのストレージキャパシタのキャパシタンスＣｓｔは増大する。
上述の従来のＴＦＴアレイにおいては、ゲート絶縁２１０および／または不動態層２２０の厚みを小さくして、開孔比（ａｐｅｒｔｕｒｅ ｒａｔｉｏ）を低下させることなしにより大きなキャパシタンスＣｓｔを得るようにしなければならない。しかしながらゲート絶縁２１０および／または不動態層２２０の厚みを小さくすると、薄膜トランジスタの信頼性に影響を与えるかもしれない。
本発明の一つの態様によれば、支持体と、前記支持体上に設けられた多数の走査線と、前記支持体上に設けられた多数のデータ線とを有する薄膜トランジスタアレイにおいて、前記支持体が前記走査線と前記データ線とにより多数のピクセル領域に分画され、前記ピクセル領域の一つに対応して薄膜トランジスタがそれぞれ設けられると共に、多数の薄膜トランジスタが前記走査線と前記データ線によって駆動され、且つ薄膜トランジスタのそれぞれが半導体層とドレインとソースを備え、前記多数の走査線上に前記薄膜トランジスタの半導体層と同一工程で設けられた半導体材料層と、前記走査線上の前記半導体材料層の上に設けられたエッチング保護層とを備え、且つ前記エッチング保護層と前記半導体材料層は多数の開孔を有し、前記半導体材料層と前記走査線との間にゲート絶縁が設けられると共に、前記ゲート絶縁が多数の凹部を有し、凹部のそれぞれが前記エッチング保護層と前記半導体材料層の開孔の一つの下部に設けられ、多数のピクセル電極を備え、ピクセル電極はそれぞれ前記ピクセル領域の一つに設けられ、前記一つの薄膜トランジスタのドレイン或いはソースと電気的に対応して接続されると共に、それぞれのピクセル電極の所定の部分が、開孔の一つを通じて前記走査線の一つに接続されてストレージキャパシタを形成し、且つピクセル電極のそれぞれが前記走査線上の前記エッチング保護層の上方を覆う事を特徴とする薄膜トランジスタアレイが提供される。
本発明の一つの態様によれば、支持体と、前記支持体上に設けられた多数の走査線と、前記支持体上に設けられた多数のデータ線とを有する薄膜トランジスタアレイにおいて、前記支持体が前記走査線と前記データ線とにより多数のピクセル領域に分画され、前記ピクセル領域の一つに対応して薄膜トランジスタがそれぞれ設けられると共に、多数の薄膜トランジスタが前記走査線と前記データ線によって駆動され、且つ薄膜トランジスタのそれぞれが半導体層とドレインとソースを備え、前記支持体上に多数の共通線路が設けられ、共通線路のそれぞれは、２本の隣接する走査線の間に位置し、前記多数の共通線路上に前記薄膜トランジスタの半導体層と同一工程で設けられた半導体材料層と、前記共通線路上の前記半導体材料層の上に設けられたエッチング保護層とを備え、且つ前記エッチング保護層と前記半導体材料層は多数の開孔を有し、前記半導体材料層と前記共通線路との間にゲート絶縁が設けられると共に、前記ゲート絶縁が多数の凹部を有し、凹部のそれぞれが前記エッチング保護層と前記半導体材料層の開孔の一つの下部に設けられ、且つ、多数のピクセル電極を備え、ピクセル電極のそれぞれは前記ピクセル領域の一つに設けられ、前記一つの薄膜トランジスタのドレイン或いはソースと電気的に対応して接続されると共に、それぞれのピクセル電極の所定の部分が、前記開孔の一つを通じて前記共通線路の一つと接続することにより、ストレージキャパシタを形成し、且つピクセル電極のそれぞれが前記共通線路上の前記エッチング保護層の上方を覆う事を特徴とする薄膜トランジスタアレイが提供される。
本発明の一つの態様において、薄膜トランジスタアレイは更に、エッチング保護層とゲート絶縁体の上に設けられた不動態層を含んでいる。この場合エッチング保護層の開孔は不動態層を通して露出している。
本発明の一つの態様によれば、支持体上に第１導電パターン層を形成し、前記支持体と前記第１導電パターン層の上にゲート絶縁と半導体材料層とを順次形成し、前記第１導電パターン層上で前記半導体材料層の所定部分の上部にエッチング保護層を形成し、前記半導体材料層と前記エッチング保護層の上部に第２導電材料層を形成し、前記第２導電材料層と前記半導体材料層とをパターン化処理して、第２導電パターン層と、前記エッチング保護層と前記第２導電パターン層の下部に位置する多数の半導体層とを同時に形成し、前記第２導電パターン層、前記エッチング保護層と前記ゲート絶縁の上方に不動態層を形成し、前記第２導電パターン層の上部に位置する前記不動態層の所定部分を除去して、多数の接続開口部を形成すると共に、前記第１導電パターン層上に位置する前記不動態層、前記エッチング保護層および前記半導体層の所定部分を同時に除去して、多数の開孔を形成し、且つ、前記支持体上に多数のピクセル電極を形成すると共に、前記ピクセル電極をそれぞれ前記開口接続部の一つを通じて前記第２導電パターン層に電気的に接続し、更にそれぞれのピクセル電極の所定部分を前記開孔の一つを介して前記第１導電パターン層に接続することにより、ストレージキャパシタを形成することを特徴とする薄膜トランジスタアレイの製造方法が提供される。
本発明の一つの態様において、薄膜トランジスタアレイの製造方法として、半導体材料層およびエッチング保護層上に第２導電材料層を形成する前に、更に半導体材料層およびエッチング保護層の上にオーミック接触層（ｏｈｍｉｃ ｃｏｎｔａｃｔ ｌａｙｅｒ）を形成することを包含する。
本発明の一つの態様において、支持体上に第１導電材料層を形成することにより第１導電パターン層を形成し、次いで第１導電材料層をパターン化して多数の走査線および走査線に接続された多数のゲートを形成する。更にエッチング保護層をゲートおよび走査線の上に形成する。
本発明の一つの態様において、支持体上に第１導電材料層を形成することにより第１導電パターン層を形成し、次いで第１導電材料層をパターン化して多数の走査線および走査線に接続された多数のゲートならびに隣接する２本の走査線の間に位置する多数の共通線路を形成する。更にエッチング保護層をゲートおよび共通線路の上に形成する。
本発明の一つの態様において、薄膜トランジスタアレイの製造方法が更に、第２導電材料層および半導体材料層をパターン化する前にマスクとして第２導電パターンを用いることにより、エッチング保護層の厚みを部分的に除去することを包含する。
本発明の一つの態様において、薄膜トランジスタアレイの製造方法が更に、開孔の形成に際して、開孔の下部に位置する多数の凹部を形成するためにゲート絶縁体の厚みを部分的に除去することを包含する。
上述の一般的な記載ならびに以下の詳細な記述はいずれも例示的なものであって、発明を更に説明するためのものであることを理解されたい。
本発明は、各ピクセルが高いストレージキャパシタンスを有する薄膜トランジスタアレイを提供する。更に本発明は、高いストレージキャパシタンスを有するピクセルからなる薄膜トランジスタアレイの、現行の製造プロセスに適合した製造方法を提供する。
本発明は少なくとも次に記す二つの具体的な利点をもつものである：
１．薄膜トランジスタアレイにおいて、ストレージキャパシタのキャパシタンスと開孔比（ａｐｅｒｔｕｒｅ ｒａｔｉｏ）が向上する。
２．本発明の製造方法は、現行の製造プロセスに適合する。殊にストレージキャパシタのキャパシタンスが、現行の製造プロセスを実質的に修正することなしに、著しく向上する。
本発明は少なくとも次に記す二つの具体的な利点をもつものである：
１．薄膜トランジスタアレイにおいて、ストレージキャパシタのキャパシタンスと開孔比（ａｐｅｒｔｕｒｅ ｒａｔｉｏ）が向上する。
２．本発明の製造方法は、現行の製造プロセスに適合する。殊にストレージキャパシタのキャパシタンスが、現行の製造プロセスを実質的に修正することなしに、著しく向上する。
図３は本発明の一実施例における薄膜トランジスタアレイの上面図である。図３を参照して、本発明の薄膜トランジスタアレイ３００は支持体３１０、多数の走査線３２０、多数のデータ線３３０、多数の薄膜トランジスタ３４０、エッチング保護層３５０および多数のピクセル電極３６０を含んでいる。
本発明の一実施例において支持体３１０はガラス、プラスチックまたはその他の材料からなる。図３に示すように、走査線３２０とデータ線３３０とは支持体３１０上に設けられ、支持体３１０は走査線３２０とデータ線３３０とによって多数のピクセル領域３１２に分画されている。更に具体的には、走査線３２０が支持体３１０上で互いに平行で、またデータ線３３０も支持体３１０上で互いに平行に配列されている例がある。この例では走査線３２０の延長線がデータ線３３０の延長線に対して垂直であるから、支持体３１０は矩型のピクセル領域３１２に分画されることになる。
薄膜トランジスタ３４０はピクセル領域３１２の一つに設けられ、走査線３２０とデータ線３３０により対応して駆動される。更に具体的には、薄膜トランジスタ３４０は走査線３２０とデータ線３３０の交点に隣接して設けられ、この場合薄膜トランジスタ３４０がピクセル領域３１２のコーナーに設けられることになる。本発明の一実施例において薄膜トランジスタ３４０は、例えばゲート３４２、ゲート３４２上に位置する半導体層３４４およびソース／ドレーン３４６を含む。この場合、ゲート３４２と走査線３２０、ソース／ドレーン３４６とデータ線３３０はいずれも同時に形成することができる。
図３を参照して、エッチング保護層３５０は走査線３２０の上に設けられ、この
エッチング保護層３５０は多数の開孔３５２を有する（図４Ａ，４Ｂ参照）。更に各ピクセル電極３６０はピクセル領域３１２の一つに設けられ、薄膜トランジスタ３４０の一つに対応して電気的に接続されている。この場合には各ピクセル電極３６０の一部分が走査線３２０の内の１本と開孔３５２を通じて接続されて、ストレージキャパシタを形成している。このストレージキャパシタはＭＩＩタイプで、その断面は図６Ａ〜６Ｈに示されている。上述のようにピクセル電極３６０の材質はインヂウム−スズ酸化物（ＩＴＯ），インヂウム−亜鉛酸化物（ＩＺＯ）または他の透明導電材料である。
エッチング保護層３５０は多数の開孔３５２を有する（図４Ａ，４Ｂ参照）。更に各ピクセル電極３６０はピクセル領域３１２の一つに設けられ、薄膜トランジスタ３４０の一つに対応して電気的に接続されている。この場合には各ピクセル電極３６０の一部分が走査線３２０の内の１本と開孔３５２を通じて接続されて、ストレージキャパシタを形成している。このストレージキャパシタはＭＩＩタイプで、その断面は図６Ａ〜６Ｈに示されている。上述のようにピクセル電極３６０の材質はインヂウム−スズ酸化物（ＩＴＯ），インヂウム−亜鉛酸化物（ＩＺＯ）または他の透明導電材料である。
図４Ａは本発明の一つの実施例によるエッチング保護層の上面図で、図４Ｂは本発明の他の実施例によるエッチング保護層の上面図である。図４Ａを参照して、本発明の一つの実施例によれば、エッチング保護層３５０は開孔３５２を有する多数の線条パターン３５０ａを含み、各線条パターン３５０ａは走査線３２０の１本の上部に対応して位置している。また図４Ｂを参照して、本発明の他の実施例によれば、エッチング保護層３５０は多数のフレーム状パターン３５０ｂを含み、各フレーム状パターン３５０ｂはピクセル電極３６０の下部に対応して位置している。
図５は本発明の他の実施例による薄膜トランジスタアレイの上面図である。図５を参照して、本発明の薄膜トランジスタアレイ３００’は、支持体３１０、多数の走査線３２０、多数のデータ線３３０、多数の薄膜トランジスタ３４０、多数の共通線路３７０、エッチング保護層３５０および多数のピクセル電極３６０を含む。薄膜トランジスタアレイ３００’は、図３に示されている薄膜トランジスタアレイ３００と類似しており、両者の相違点だけを記載してある。
図５を参照して、共通線路３７０は２本の隣接する走査線３２０の間に設けられる。共通線路３７０と走査線３２０は同時に形成することができることに注意されたい。薄膜トランジスタアレイ３００’のストレージキャパシタは共通線路３７０上に形成されるので、エッチング保護層３５０は共通線路３７０上に形成される。同様に本実施例に記載のエッチング保護層３５０は多数の開孔３５２を有し、各ピクセル電極３６０の所定の部分が、開孔３５２の一つを通じて共通線路３７０のうちの１本と接続され、ストレージキャパシタを形成する。ストレージキャパシタの断面図は図６Ａ〜６Ｈに示されている。
図６Ａ〜６Ｈは、本発明の一実施例による薄膜トランジスタアレイの製造工程を示すための図である。図６Ａを参照して、最初に第１導電パターン層Ｍ１を支持体３１０上に形成する。第１導電パターン層Ｍ１はアルミニウム（Ａｌ）または他の導電性材料を含む。
ゲート構造上にＣｓｔを有する薄膜トランジスタアレイ３００（図３に示されている）を製造する際には、第１導電材料層（図示しない）を支持体３１０上に形成した後に第１導電材料層をパターン化し、多数の走査線３２０と、走査線３２０に対応して電気的に接続された多数のゲート３４２を形成する。
共通線路上にキャパシタンスＣｓｔを有する薄膜トランジスタアレイ３００’（図５に示されている）を製造する際には、支持体３１０上に第１導電材料層（図示しない）を形成することによって第１導電パターン層Ｍ１を形成する。そして第１導電材料層をパターン化して多数の走査線３２０、走査線３２０に接続された多数のゲート３４２、および隣接する２本の走査線３２０の間に位置する多数の共通線路３７０を形成する。
次に図６Ｂを参照して、支持体３１０上と第１導電パターン層Ｍ１上にゲート絶縁３８０と半導体材料層３４４’を順に形成する。ゲート絶縁３８０は酸化ケイ素、窒化ケイ素または他の絶縁材料からなり、半導体材料層３４４’は一例としてアモルファスシリコンを含む。
図６Ｃを参照して、第１導電パターン層Ｍ１の上部に位置するように、半導体材料層３４４’の所定部分の上にエッチング保護層３５０を形成する。ゲート構造上にＣｓｔを備えた薄膜トランジスタアレイ３００（図３に示す）を製造する場合には、ゲート３４２と走査線３２０の上部にエッチング保護層３５０を形成する点に注意されたい。更に共通線路構造上にＣｓｔを備えた薄膜トランジスタアレイ３００’（図５に示す）を製造する場合には、ゲート３４２と共通線路３７０の上部にエッチング保護層３５０を形成する。
図６Ｄを参照して、第２導電材料層３８２を半導体材料層３４４’およびエッチング保護層３５０の上部に形成する。第２導電材料層３８２は、例えばアルミニウム／モリブデン／アルミニウムの積層体（Ａｌ／Ｍｏ／Ａｌ）、単一の金属または複合金属層である。装置の特性を強化するため、第２導電材料層３８２を形成する前に、半導体材料層３４４’とエッチング保護層３５０の上にオーミック接触層３８４を形成してもよい。このようにすると、第２導電材料層３８２と半導体材料層３４４’との接着が強化されよう。上述のようにオーミック接触層３８４の一例としてｎ型ドープアモルファスシリコンが挙げられる。
図６Ｅを参照して、第２導電材料層３８２、オーミック接触層３８４および半導体材料層３４４’をパターン化して、第２導電パターン層Ｍ２と多数の半導体層３４４を同時形成する。ここで半導体層３４４はエッチング保護層３５０および第２導電パターン層Ｍ２の下部に位置している。パターン化処理後にはオーミック接触層３８４は、第２導電パターン層Ｍ２の下部のみに位置することとなり、換言するとオーミック接触層３８４と第２導電パターン層Ｍ２は同一パターンである。
図６Ｅを参照すると、第２導電パターン層Ｍ２および半導体材料層３４４’をパターン化処理する際に、エッチングマスクとして第２導電パターン層Ｍ２を用いることにより、エッチング保護層３５０の厚みは部分的に除去される。エッチング処理前のエッチング保護層３５０の輪郭線は図６Ｅの記号Ａ、Ｂで示されている。
図６Ｆおよび図６Ｇを参照して、不動態層３９０を支持体３１０上に形成した後、第２導電パターン層Ｍ２の上部に位置している不動態層３９０の所定の部分を除去し、多数の接続開口部３９２を形成する。そして第１導電パターン層Ｍ１上に位置する不動態層３９０、エッチング保護層３５０および半導体層３４４の所定部分を同時に除去して多数の開孔３９４を形成する。本実施例では接続開口部３９２と開孔３９４は例えばフォトリソグラフィ／エッチング処理によって形成される。この処理の後、接続開口部３９２により第２導電パターン層Ｍ２の所定の部分が露出し、また開孔３９４によってゲート絶縁３８０の所定の部分が露出する。更に開孔３９４を形成する際にゲート絶縁３８０の厚みが部分的に除去され、開孔３９４の下部に多数の凹部Ｒが形成される。エッチング保護層３５０が存在するため、ゲート絶縁３８０には孔ではなく凹部Ｒが形成されることになる。
図６Ｈを参照して、最後に支持体３１０上に多数のピクセル電極３６０を形成する。ピクセル電極３６０は接続開口部３９２の１つを介してそれぞれ第２導電パターン層Ｍ２に電気的に接続され、またピクセル電極３６０の所定の部分は開孔３９４の１つを介して第１導電パターン層Ｍ１に接続されてストレージキャパシタが形成される。この際、ゲート絶縁３８０に形成された凹部Ｒが厚みを減少し、ストレージキャパシタのキャパシタンスを増大させることができることに注意されたい。
本発明の好適な実施例に関する上述の記述は例示と描写を目的としたものである。発明を余すところなく記述したものでもなく、またその正確な形態もしくは開示内容を説明するための実施例に発明を限定しようとするものではない。従って上記の記述は限定的なものではなく、例示するためのものであると見なすべきである。言うまでもなく、多くの修正と種々の改変は本技術分野に熟達した者にとっては自明であろう。実施例は、発明の原理ならびに最良の実際的な応用を最も良く説明することにより、当技術分野に熟達した者であれば、種々の態様に対応し、さまざまな修正を加えて、希求する特別な用途またはその実施に適合するものとしてこの発明を理解することのできるように選定され、叙述されている。本発明の望む権利範囲は、請求の範囲ならびに、格別に指摘しない限りにおいて、総ての語句がもっとも広い合理的な意味を表わしている均等なるものにより定義されてることを企図している。当該技術分野に熟達した者であれば、以下の請求範囲により定義された発明の権利範囲から逸脱することなしに、本文記載の実施例に改変を加えることができることを理解すべきである。更に、本発明の開示した素子ならびに部品は、それらが本発明の請求範囲に明確に記述されているか否かに関係なく、公然と使用し得ないものと理解されたい。
半導体装置と光電子装置の製造技術の急速な発展につれて、高画質でスリム、
電力消費量が少なく且つ放射線の危険性のない薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）が、次第に表示機器の主流になってきている。
この発明は薄膜トランジスタ配列体（ＴＦＴアレイ）ならびにその製造方法に関するもので、特に強化されたストレージキャパシタを備えたＴＦＴアレイならびにその製造方法を提供する。
明細書に添付された図面は発明を更に理解するために用意されている。これらの図面は本願明細書に組み込まれてその一部を構成している。図面は発明の態様を例示しており、明細書と共に発明の原理を説明するのに役立つものである。
電力消費量が少なく且つ放射線の危険性のない薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）が、次第に表示機器の主流になってきている。
この発明は薄膜トランジスタ配列体（ＴＦＴアレイ）ならびにその製造方法に関するもので、特に強化されたストレージキャパシタを備えたＴＦＴアレイならびにその製造方法を提供する。
明細書に添付された図面は発明を更に理解するために用意されている。これらの図面は本願明細書に組み込まれてその一部を構成している。図面は発明の態様を例示しており、明細書と共に発明の原理を説明するのに役立つものである。
１００ 共通線路
１１０ ゲート絶縁
１２０ 上部電極
１３０ 不動態層
１３２ 接続用ホール
１４０ ピクセル電極
２００ 共通線路
２１０ ゲート絶縁
２２０ 不動態層
２３０ ピクセル電極
３００ 薄膜トランジスタアレイ
３１０ 支持体
３１２ ピクセル領域
３２０ 走査線
３３０ データ線
３４０ 薄膜トランジスタ
３４２ ゲート
３４４ 半導体材料層
３４６ ドレーン
３５０ エッチング保護層
３５０ａ 線条パターン
３５０ｂ フレーム状パターン
３５２ 開孔
３６０ ピクセル電極
３７０ 共通線路
３８０ ゲート絶縁
３８２ 導電材料層
３８４ オーミック接触層
３９０ 不動態層
３９２ 接続開口部
３９４ 開孔
Ｍ１ 導電パターン層
Ｍ２ 導電パターン層
Ｒ 凹部
１１０ ゲート絶縁
１２０ 上部電極
１３０ 不動態層
１３２ 接続用ホール
１４０ ピクセル電極
２００ 共通線路
２１０ ゲート絶縁
２２０ 不動態層
２３０ ピクセル電極
３００ 薄膜トランジスタアレイ
３１０ 支持体
３１２ ピクセル領域
３２０ 走査線
３３０ データ線
３４０ 薄膜トランジスタ
３４２ ゲート
３４４ 半導体材料層
３４６ ドレーン
３５０ エッチング保護層
３５０ａ 線条パターン
３５０ｂ フレーム状パターン
３５２ 開孔
３６０ ピクセル電極
３７０ 共通線路
３８０ ゲート絶縁
３８２ 導電材料層
３８４ オーミック接触層
３９０ 不動態層
３９２ 接続開口部
３９４ 開孔
Ｍ１ 導電パターン層
Ｍ２ 導電パターン層
Ｒ 凹部
Claims (12)
- 支持体と、
前記支持体上に設けられた多数の走査線と、
前記支持体上に設けられた多数のデータ線とを有する薄膜トランジスタアレイにおいて、
前記支持体が前記走査線と前記データ線とにより多数のピクセル領域に分画され；
前記ピクセル領域の一つに対応して薄膜トランジスタがそれぞれ設けられると共に、多数の薄膜トランジスタが前記走査線と前記データ線によって駆動され、且つ薄膜トランジスタのそれぞれが半導体層とドレインとソースを備え；
前記多数の走査線上に前記薄膜トランジスタの半導体層と同一工程で設けられた半導体材料層と、前記走査線上の前記半導体材料層の上に設けられたエッチング保護層とを備え、且つ前記エッチング保護層と前記半導体材料層は多数の開孔を有し；
前記半導体材料層と前記走査線との間にゲート絶縁が設けられると共に、前記ゲート絶縁が多数の凹部を有し、凹部のそれぞれが前記エッチング保護層と前記半導体材料層の開孔の一つの下部に設けられ；
多数のピクセル電極を備え、ピクセル電極はそれぞれ前記ピクセル領域の一つに設けられ、前記一つの薄膜トランジスタのドレイン或いはソースと電気的に対応して接続されると共に、それぞれのピクセル電極の所定の部分が、開孔の一つを通じて前記走査線の一つに接続されてストレージキャパシタを形成し、且つピクセル電極のそれぞれが前記走査線上の前記エッチング保護層の上方を覆う事を特徴とする薄膜トランジスタアレイ。 - エッチング保護層とゲート絶縁の上、且つそれぞれのピクセルの電極の下に不動態層を備え、不動態層からエッチング保護層の開孔が露出していることをさらなる特徴とする請求項１記載の薄膜トランジスタアレイ。
- 支持体と、
前記支持体上に設けられた多数の走査線と、
前記支持体上に設けられた多数のデータ線とを有する薄膜トランジスタアレイにおいて、
前記支持体が前記走査線と前記データ線とにより多数のピクセル領域に分画され；
前記ピクセル領域の一つに対応して薄膜トランジスタがそれぞれ設けられると共に、多数の薄膜トランジスタが前記走査線と前記データ線によって駆動され、且つ薄膜トランジスタのそれぞれが半導体層とドレインとソースを備え；
前記支持体上に多数の共通線路が設けられ、共通線路のそれぞれは、２本の隣接する走査線の間に位置し；
前記多数の共通線路上に前記薄膜トランジスタの半導体層と同一工程で設けられた半導体材料層と、前記共通線路上の前記半導体材料層の上に設けられたエッチング保護層とを備え、且つ前記エッチング保護層と前記半導体材料層は多数の開孔を有し；
前記半導体材料層と前記共通線路との間にゲート絶縁が設けられると共に、前記ゲート絶縁が多数の凹部を有し、凹部のそれぞれが前記エッチング保護層と前記半導体材料層の開孔の一つの下部に設けられ；
且つ、多数のピクセル電極を備え、ピクセル電極のそれぞれは前記ピクセル領域の一つに設けられ、前記一つの薄膜トランジスタのドレイン或いはソースと電気的に対応して接続されると共に、それぞれのピクセル電極の所定の部分が、前記開孔の一つを通じて前記共通線路の一つと接続することにより、ストレージキャパシタを形成し、且つピクセル電極のそれぞれが前記共通線路上の前記エッチング保護層の上方を覆う事を特徴とする薄膜トランジスタアレイ。 - エッチング保護層およびゲート絶縁の上部に設けられ、エッチング保護層の開孔が露出している不動態層を設けたことをさらなる特徴とする請求項３記載の薄膜トランジスタアレイ。
- 支持体上に第１導電パターン層を形成し；
前記支持体と前記第１導電パターン層の上にゲート絶縁と半導体材料層とを順次形成し；
前記第１導電パターン層上で前記半導体材料層の所定部分の上部にエッチング保護層を形成し；
前記半導体材料層と前記エッチング保護層の上部に第２導電材料層を形成し；
前記第２導電材料層と前記半導体材料層とをパターン化処理して、第２導電パターン層と、前記エッチング保護層と前記第２導電パターン層の下部に位置する多数の半導体層とを同時に形成し；
前記第２導電パターン層、前記エッチング保護層と前記ゲート絶縁の上方に不動態層を形成し；
前記第２導電パターン層の上部に位置する前記不動態層の所定部分を除去して、多数の接続開口部を形成すると共に、前記第１導電パターン層上に位置する前記不動態層、前記エッチング保護層および前記半導体層の所定部分を同時に除去して、多数の開孔を形成し、且つ、
前記支持体上に多数のピクセル電極を形成すると共に、前記ピクセル電極をそれぞれ前記開口接続部の一つを通じて前記第２導電パターン層に電気的に接続し、更にそれぞれのピクセル電極の所定部分を前記開孔の一つを介して前記第１導電パターン層に接続することにより、ストレージキャパシタを形成することを特徴とする薄膜トランジスタアレイの製造方法。 - 第１導電パターン層の形成プロセスが、支持体上に第１導電材料層を形成した後、第１導電材料層をパターン化処理して多数の走査線と、走査線に接続された多数のゲートを形成する工程からなることを特徴とする請求項５記載の薄膜トランジスタアレイの製造方法。
- エッチング保護層がゲートおよび走査線の上に形成されることを特徴とする請求項６記載の薄膜トランジスタアレイの製造方法。
- 第１導電パターン層の形成プロセスが、支持体上に第１導電材料層を形成し、第１導電材料層をパターン化処理して多数の走査線と、走査線に接続された多数のゲート、および隣接する２本の走査線の間に設けられた多数の共通線路を形成する工程からなることを特徴とする請求項５記載の薄膜トランジスタアレイの製造方法。
- エッチング保護層がゲートおよび共通線路の上に形成されることを特徴とする請求項８記載の薄膜トランジスタアレイの製造方法。
- 第２導電材料層と半導体材料層とをパターン化処理するに際し、第２導電パターン層をマスクとして使用することによりエッチング保護層の厚みを部分的に除去する工程をさらに含むことを特徴とする請求項５記載の薄膜トランジスタアレイの製造方法。
- 開孔を形成する際に、ゲート絶縁の厚みを部分的に除去して開孔の下部に位置する多数の凹部を形成する工程をさらに含むことを特徴とする請求項５記載の薄膜トランジスタアレイの製造方法。
- 第２導電材料層を半導体材料層およびエッチング保護層の上に形成する前に、
半導体材料層およびエッチング保護層の上にオーミック接触層を形成する工程をさらに含むことを特徴とする請求項５記載の薄膜トランジスタアレイの製造方法。
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