JP3810681B2 - 薄膜トランジスタ基板および液晶表示装置 - Google Patents

薄膜トランジスタ基板および液晶表示装置 Download PDF

Info

Publication number
JP3810681B2
JP3810681B2 JP2001387961A JP2001387961A JP3810681B2 JP 3810681 B2 JP3810681 B2 JP 3810681B2 JP 2001387961 A JP2001387961 A JP 2001387961A JP 2001387961 A JP2001387961 A JP 2001387961A JP 3810681 B2 JP3810681 B2 JP 3810681B2
Authority
JP
Japan
Prior art keywords
layer
electrode
capacitor
substrate
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001387961A
Other languages
English (en)
Other versions
JP2003186047A (ja
Inventor
徹也 藤川
誠児 土井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2001387961A priority Critical patent/JP3810681B2/ja
Priority to US10/321,167 priority patent/US7157735B2/en
Publication of JP2003186047A publication Critical patent/JP2003186047A/ja
Priority to US11/373,351 priority patent/US7432527B2/en
Application granted granted Critical
Publication of JP3810681B2 publication Critical patent/JP3810681B2/ja
Priority to US12/201,110 priority patent/US7838882B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136213Storage capacitors associated with the pixel electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78663Amorphous silicon transistors
    • H01L29/78669Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136227Through-hole connection of the pixel electrode to the active element through an insulation layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、薄膜トランジスタ基板および液晶表示装置に関し、特に補助蓄積容量を有する薄膜トラジスタ基板および液晶表示装置に関する。
【0002】
【従来の技術】
液晶表示装置は、近年情報機器などに広く用いられ、さらなる低コスト化、高画質化が求められている。薄膜トランジスタ基板の多くは,画素毎に画素電極用の情報を蓄積するため,補助蓄積容量を有している。補助蓄積容量は、通常不透明体で形成されるため、画素面積を減少させる原因となる。比較的大きい面積を占める補助蓄積容量の小型化が要求される。また、補助蓄積容量の製造工程において、層間短絡等が生じると不良が発生する。不良発生は極力低減することが望まれる。
【0003】
図5は、従来技術による薄膜トランジスタ基板の構成例を示す。
【0004】
図5(A)は、従来技術による薄膜トランジスタ基板の平面図を示す。図5(B)は、図5(A)のVB−VB線に沿う薄膜トランジスタ部分の断面図を示し、図5(C)は、図5(A)のVC‐VC線に沿う補助蓄積容量部分の断面図を示す。
【0005】
ガラス基板等の絶縁性表面を有する基板1の上に、同一金属層をパターニングすることによりゲートバスライン2tと補助蓄積容量バスライン2cが形成される。バスライン2tと2cとは、互いに電気的に分離されている。バスライン2tと2cを覆って、基板1全面上に窒化シリコン等の絶縁層3が形成される。絶縁層3は、薄膜トランジスタ部分では、ゲート絶縁膜3tを構成し、補助蓄積容量部分では、キャパシタ誘電体膜3cを構成する。
【0006】
絶縁層3の上に、薄膜トランジスタのチャネルを構成することのできる高抵抗率アモルファスシリコン層11が堆積され、その上にエッチングストッパの機能を有する窒化シリコン層12が堆積される。窒化シリコン層12をパターニングし、薄膜トランジスタのチャネルとなる領域上にのみチャネル保護層12tを残す。チャネル保護層12tを覆って、高抵抗率アモルファスシリコン層11の上に、n型不純物を高濃度にドープしたn+型(低抵抗率)アモルファスシリコン層13を堆積する。なお、アモルファスシリコン層、窒化シリコン層は、例えば化学気相堆積(CVD)で堆積する。
【0007】
アモルファスシリコン層13の上に、Ti層4a、Al層4b、Ti層4cを例えばスパッタリングで積層する。Ti層4cの上にレジストパターンを形成し、Ti層4c、Al層4b、Ti層4a、n+型アモルファスシリコン層13、高抵抗率アモルファスシリコン層11をパターニングする。なお、チャネル領域上にはチャネル保護層12tが形成されているため、チャネル領域上のエッチングはチャネル保護層12tで停止され、その下の高抵抗率アモルファスシリコン層11はエッチングされない。
【0008】
このようにして、薄膜トランジスタ領域にはソース/ドレイン電極、補助蓄積容量領域においては、キャパシタの上部電極が形成される。
【0009】
Ti層4cを覆って、絶縁層3の上に窒化シリコン等の絶縁保護層14をCVD等により堆積する。薄膜トランジスタのソース領域上および補助蓄積容量の接続領域の上部電極上にコンタクト用開口8t及び8cを形成する。このエッチング工程において、例えばTi層4c、Al層4b、Ti層4aにピンホールが存在すると、エッチングはその下の層にまで及んでしまう。
【0010】
図5(C)に示す接続孔8cの底面の金属積層に、ピンホールが存在すると、エッチングはアモルファスシリコン層13c、11cおよびその下の絶縁層3cに及び、下部電極2cまで達することもある。
【0011】
その後、保護絶縁層14の上に、接続孔を覆って、ITO(インジウム−錫酸化物)層5を堆積し、パターニングすることにより画素電極を形成する。なお、ピンホールにより下部電極2cが露出していると、画素電極5がキャパシタの下部電極と上部電極とを短絡し、キャパシタが機能を失ってしまう。
【0012】
図5(D)は、このような短絡を防止するため、画素電極とキャパシタの上部電極とのコンタクトをキャパシタの下部電極外の領域に設けた構成例を示す。上部電極のコンタクトが下部電極の外部に形成されるため、例えピンホールが生じても短絡を防止することができる。しかし、下部電極及び上部電極はそれぞれ不透明な層であり、下部電極よりも上部電極が外部に張り出すことにより、画素電極の有効面積はその分減少してしまう。
【0013】
【発明が解決しようとする課題】
補助蓄積容量を有する薄膜トランジスタ基板において、補助蓄積容量の電極間の短絡を防止すると共に、有効画素領域をできるだけ広く確保することは容易ではなかった。
【0014】
本発明の目的は、有効画素領域を広く確保すると共に、補助蓄積容量の電極間の短絡を防止することのできる薄膜トランジスタ基板及び液晶表示装置を提供することである。
【0015】
本発明の他の目的は、新規な構成を有する薄膜トランジスタ基板及び液晶表示装置を提供することである。
【0016】
【課題を解決するための手段】
本発明によれば、絶縁性表面を有する基板と、前記基板上に形成された導電材料層のゲート電極と、前記基板上に、前記ゲート電極と同一材料層で形成されたキャパシタ下部電極と、前記ゲート電極と前記キャパシタ下部電極とを覆って、前記基板上に形成された第1絶縁層と、前記第1絶縁層上で、前記ゲート電極を跨いで形成された高抵抗率半導体のチャネル層と、前記第1絶縁層上で、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成された高抵抗率半導体のキャパシタ上部電極下部層と、前記チャネル層の中間部上に形成されたチャネル保護層と、前記キャパシタ上部電極下部層の接続領域上の限られた領域内にのみ、前記チャネル保護層と同一材料層で形成されたキャパシタ保護層と、前記チャネル保護層上で分離されて、前記チャネル層上に形成された低抵抗率の1対のソース/ドレイン電極と、前記限られた領域内のキャパシタ保護層を覆って、かつ、キャパシタ保護層の周囲における前記キャパシタ上部電極下部層上に、前記ソース/ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、前記ソース/ドレイン電極、前記キャパシタ上部電極上部層を覆って、前記第1絶縁層上に形成された第2絶縁層と、前記第2絶縁層を貫通し、前記1対のソース/ドレイン電極の一方を露出する第1接続孔と、前記第2絶縁層を貫通し、前記キャパシタ上部電極上部層の接続領域を露出する第2接続孔と、前記第2絶縁層上に形成され、前記第1接続孔および第2接続孔で、前記一方のソース/ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、を有する薄膜トランジスタ基板が提供される。
【0017】
本発明のさらに他の観点によれば、上述のような薄膜トランジスタ基板と、透明基板上に、カラーフィルタ、透明コモン電極を形成したカラーフィルタ基板と、薄膜トランジスタ基板とカラーフィルタ基板との間に挟持された液晶層と、を有する液晶表示装置が提供される。
【0018】
【発明の実施の形態】
図1(A)〜(D)は、本発明の実施例による薄膜トランジスタ基板の構成を示す平面図及び断面図である。図1(B)は、図1(A)のIB‐IB線に沿う薄膜トランジスタ部分の断面図であり、図1R>1(C)は、図1(A)のIC‐IC線に沿う補助蓄積容量部分の断面図である。
【0019】
ガラス基板1の上に、電極層を例えばスパッタリングにより堆積し、ホトリソグラフィを用いたパターニングを行なうことにより、ゲートバスライン2t及び補助蓄積容量バスライン2cを形成する。透過型液晶表示装置の場合は、透明基板を用いる。反射型液晶表示装置の場合は、透明基板に限らず、不透明基板を用いることもできる。但し、表面は絶縁性であることが必要である。酸化膜を形成したシリコン基板、表面に絶縁層を形成した金属板等、絶縁性表面を有する基板であればよい。
【0020】
図1(D)に示すように、この電極層は、好ましくは例えば下側に厚さ約100nmのAl層2−1、上側に厚さ約50nmのTi層2‐2を積層して形成する。
【0021】
電極層のパターニングの後、例えば厚さ400nmのSi34層で形成した絶縁層3を例えばCVDにより堆積する。この絶縁層3は、薄膜トランジスタ領域においてはゲート絶縁膜3tを構成し、補助蓄積容量においてはキャパシタ誘電体膜3cを形成する。
【0022】
絶縁層3の上に、薄膜トランジスタのチャネルを構成することのできる、例えば厚さ30nmの高抵抗率アモルファスシリコン層11を例えばCVDにより堆積する。高抵抗率アモルファスシリコン層11の上に、エッチングストッパ層として、例えば厚さ約150nmのSi34層12をCVDにより堆積する。Si34層12をホトリソグラフィーとエッチングを用いてパターニングし、薄膜トランジスタ領域にチャネル保護層12tを残し、補助蓄積容量領域にキャパシタ保護層12cを残す。
【0023】
この絶縁層12t、12cを覆うように、高抵抗率アモルファスシリコン層11の上に例えば厚さ約30nmのn+型(低抵抗率)アモルファスシリコン層13をCVDで堆積する。その上に、例えば厚さ約20nmのTi層4a、厚さ約75nmのAl層4b、厚さ約40nmのTi層4cを順次スパッタリングにより堆積する。
【0024】
その後、Ti層4cの上にレジストパターンを形成し、例えばCl系エッチングガスを用いた反応性イオンエッチング(RIE)によりTi層4c、Al層4b、Ti層4aをエッチングし、さらにn+型アモルファスシリコン層13、高抵抗率アモルファスシリコン層11をエッチングする。
【0025】
チャネル保護層12tは、エッチングストッパとして機能し、その下の高抵抗率シリコン層11tを保護する。チャネル保護層12tの両側においては、n+型シリコン層13tが高抵抗率シリコン層11tの上にコンタクトする。このようにして、チャネル層11tの離れた領域上に1対のソース/ドレイン電極S,Dが形成される。
【0026】
又、補助蓄積容量領域においては、キャパシタ保護層12cは限られた領域内にのみ残されており、その周囲においてはn+型シリコン層13cがその下の高抵抗率シリコン層11cにコンタクトする。高抵抗率シリコン層11c、n+型シリコン層13c、金属電極4a、4b、4cは、キャパシタの上部電極を構成する。
【0027】
その後、ソース/ドレイン電極S,D及び上部電極を覆うように、例えば厚さ約300nmのSi34層の上部保護層14をCVDにより堆積する。上部保護層14は、Si34層の他、有機絶縁層等で形成してもよい。Si34層14の上に、レジストパターンを形成し、ソース電極S上及び上部電極上に接続穴を開口するエッチングを行なう。この時、ドレイン電極Dはレジストパターンに覆われている。
【0028】
このエッチングは、例えばCF4、CHF3、SF6等のF系ドライエッチャントを用いたRIEにより行なう。キャパシタの上部電極4cにピンホールが存在しても、その下のn+型シリコン層13c、キャパシタ保護層12c、高抵抗率シリコン層11c、Si34層3cをエッチングしないと、下部電極2cの表面は露出されない。従って、下部電極と上部電極との短絡を防止しつつ、開口8cを形成することができる。
【0029】
なお、薄膜トランジスタのソース電極Sにおいては、同様に開口8tが形成される。ソース電極Sにおいては、例えピンホールが存在しても、ソース電極Sの一部がエッチングされるのみであり、その機能に与える影響は小さい。
【0030】
Si34層14に開口を形成した後、その上にITO層を堆積し、パターニングすることにより透明画素電極5を形成する。キャパシタの上部電極は、透明画素電極5を介してソース電極Sに接続され、ドレイン電極D,ソース電極Sを介して画素電極に駆動電圧が与えられた時に、キャパシタにその電圧を蓄積することができる。
【0031】
なお、アモルファスシリコン層を用いて薄膜トランジスタを形成する場合を説明したが、アモルファスシリコン層を堆積した後、XeClレーザ光のアニーリングを行なうこと等により、アモルファスシリコン層を多結晶シリコン層に変換してもよい。多結晶シリコン層を用いれば、薄膜トランジスタの性能を向上することができる。
【0032】
図2(A)は、薄膜トランジスタ基板に形成される回路の等価回路を示す。ドレインバスラインDBは、縦方向に複数本形成されている。ゲートバスラインGB及び補助蓄積容量バスラインCSBはそれぞれ水平方向に複数本形成されている。
【0033】
ドレインバスラインDBとゲートバスラインGBの各交差点に、薄膜トランジスタTRが接続される。薄膜トランジスタTRのドレイン電極DがドレインバスラインDBに接続され、絶縁ゲート電極がゲートバスラインGBに接続され、ソース電極Sは、透明画素電極PXに接続される。
【0034】
透明画素電極PXと補助蓄積容量バスラインCSBとの間に、キャパシタCが接続される。補助蓄積容量バスラインCSBは接地電圧等の定電圧に保持され、キャパシタCは、ドレインバスラインDBからドレイン電極Dを介して供給される画像信号電圧を蓄積する。図には、2行、2列の構成を示したが、実際の薄膜トランジスタ基板には、多数行、多数列の画素が形成される。
【0035】
チャネル層の上にエッチングストッパを形成する構成を説明したが、チャネル層を厚くし、エッチングストッパを省略することもできる。
【0036】
図2(B)は、チャネルエッチタイプの薄膜トランジスタを用いた場合の構成を示す。なお、図1における構成と同様の構成には、同様の符号を付して説明を簡略化する。
【0037】
ゲート絶縁層3t、キャパシタ誘電体層3cを構成する絶縁層3を堆積した後、チャネルを形成することのできる高抵抗率アモルファスシリコン層11を堆積し、その上にn型不純物を高濃度にドープしたn+型アモルファスシリコン層13を堆積する。その後、n+型アモルファスシリコン層13の上にレジストパターンを形成し、エッチングを行なうことによりn+型アモルファスシリコン層13、n型アモルファスシリコンシリコン層11をパターニングし、薄膜トランジスタ領域及び蓄積容量形成領域にのみシリコン層13t、11t、13c、11cを残す。
【0038】
その後、金属電極層4を堆積し、パターニングを行なうことによりソース/ドレイン電極4t及びキャパシタの上部金属電極4cをパターニングする。このエッチングにおいて、金属電極層をエッチングした後エッチング量をコントロールすることにより、n+型アモルファスシリコン層13tはエッチングするが、その下の高抵抗率アモルファスシリコン層11tの厚さの一部は残るようにエッチングを制御する。なお、補助蓄積容量領域においては、アモルファスシリコン層13c、11cは完全に金属電極層4cで覆われている。
【0039】
その後、前述の実施例同様、Si34層14を堆積し、Si34層14を貫通する接続孔8t、8cをエッチングで形成する。接続孔8t、8cを開口した後、透明画素電極5を堆積、パターニングする。
【0040】
Si34層に接続孔8t、8cをエッチングする時に、金属電極層4cにピンホールが存在しても、エッチングは先ずその下のシリコン層13c、11cに対して行なわれ、その後Si34層3cに進む。従って、下部電極2cが露出する前にエッチングを停止することができ、上部電極と下部電極との短絡を防止することができる。
【0041】
図3は、上述のような薄膜トランジスタ基板と公知のカラーフィルタ基板とを用いて液晶表示装置を形成した状態を示す。薄膜トランジスタ基板TRSの表面には、画素電極PXが形成されている。
【0042】
対向するカラーフィルタ基板CFSの上には、例えば赤、緑、青のカラーフィルタCFが形成され、カラーフィルタCFの上に表示領域全体に共通の透明コモン電極CTがITOで形成されている。さらに、局所的に絶縁性突起部VAが形成されている。突起部VAが存在する部分においては、電気力線の分布が調整される。
【0043】
電極間に電圧を印加しない状態においては、液晶層LCの液晶分子は、基板表面に垂直に配向する。電極間に電圧を印加すると、液晶層LC内の液晶は、電気力線に垂直に配列するようにその配向が変調される。突起部VAにおいては、電圧無印加時の液晶分子の配向が傾いているため、電圧を印加した時に液晶分子が倒れこむ方向を制御することができる。従って、配向方向の異なる複数の領域を有するマルチバーチィカル配列(MVA)液晶表示装置が構成される。
【0044】
補助蓄積容量は、ゲートバスラインと別個に補助蓄積容量バスラインを形成し、その上に形成する場合に限らない。ゲートバスラインを利用して補助蓄積容量を形成することもできる。
【0045】
図4は、ゲートバスライン上に補助蓄積容量を形成する構成例を示す。ゲートバスライン2tを形成する。ゲートバスライン2tは、薄膜トランジスタを形成する領域の他、補助蓄積キャパシタを形成する領域を含む。ゲートバスラインの上にゲート絶縁膜を形成した後、チャネルを構成する高抵抗率アモルファスシリコン層、エッチングストッパとなるSi34層を堆積する。Si34層を選択的にエッチングし、ゲートバスライン上の薄膜トランジスタ領域と補助蓄積キャパシタ領域にチャネル保護膜12t、キャパシタ保護膜12cを残す。
【0046】
ソース/ドレイン電極及び上部電極を形成するn+型アモルファスシリコン層、金属電極層を堆積し、パターニングすることにより、薄膜トランジスタ領域にソース/ドレイン電極4tを形成すると共に、補助蓄積キャパシタ領域に上部電極4cを形成する。その後、前述の実施例同様の工程を行なうことにより、薄膜トランジスタ基板を形成する。
【0047】
なお、上部電極4cは、図中上の画素の透明画素電極5と接続孔8cを介して接続される。このような構成とすれば、補助蓄積容量の上部電極に印加される電圧は隣の画素の電圧であり、その時ゲートバスライン2tは定電位に保持されている。従って、補助蓄積容量に効率的に電荷を蓄積することができる。
【0048】
ゲートバスライン、補助蓄積容量下部電極をAl/Ti積層で形成する場合を説明したが、このバスラインは他の導電体で形成してもよい。例えば、Cr単層、Al/Mo積層構成とすることもできる。
【0049】
ゲート絶縁膜、エッチングストッパ層、上部絶縁保護膜を窒化シリコン層で形成する場合を説明したが、他の絶縁層を用いてもよい。例えば、酸化シリコン層、酸化窒化シリコン層を用いることもできる。複数種類の絶縁層を組合わせて用いてもよい。
【0050】
ソース/ドレインの金属電極をTi/Al/Ti積層で形成する場合を説明したが、他の導電体で形成しても良い。例えば、Cr単層、Mo/Al/Mo積層で形成しても良い。
【0051】
その他種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【0052】
以下,本発明の特徴を付記する。
【0053】
(付記1) 絶縁性表面を有する基板と、前記基板上に形成された導電材料層のゲート電極と、前記基板上に,前記ゲート電極と同一材料層で形成されたキャパシタ下部電極と、前記ゲート電極と前記キャパシタ下部電極とを覆って,前記基板上に形成された第1絶縁層と、前記第1絶縁層上で、前記ゲート電極を跨いで形成された高抵抗率半導体のチャネル層と、前記第1絶縁層上で、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成された高抵抗率半導体のキャパシタ上部電極下部層と、前記チャネル層の中間部上に形成されたチャネル保護層と、前記キャパシタ上部電極下部層の接続領域上に,前記チャネル保護層と同一材料層で形成されたキャパシタ保護層と、前記チャネル保護層上で分離されて、前記チャネル層上に形成されたn+型の1対のソース/ドレイン電極と、前記キャパシタ保護層を覆って、前記キャパシタ上部電極下部層上に,前記ソース/ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、前記ソース/ドレイン電極,前記キャパシタ上部電極上部層を覆って,前記第1絶縁層上に形成された第2絶縁層と、前記第2絶縁層を貫通し、前記1対のソース/ドレイン電極の一方を露出する第1接続孔と、前記第2絶縁層を貫通し、前記キャパシタ上部電極上部層の接続領域を露出する第2接続孔と、前記第2絶縁層上に形成され,前記第1接続孔および第2接続孔で、前記一方のソース/ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、を有する薄膜トランジスタ基板。
【0054】
(付記2) 前記ゲート電極と前記キャパシタ下部電極とが、それぞれ、前記基板上に形成された電気的に分離されたバスラインの一部で形成されている付記1記載の薄膜トランジスタ基板。
【0055】
(付記3) 前記ゲート電極と前記キャパシタ下部電極とが、前記基板上に形成されたゲートバスラインの異なる部分で形成されている付記1記載の薄膜トランジスタ基板。
【0056】
(付記4) 前記チャネル層,前記キャパシタ上部電極下部層は,高抵抗率アモルファスシリコン層で形成され,前記ソース/ドレイン電極,前記キャパシタ上部電極上部層は、前記高抵抗率アモルファスシリコン層上に形成されたドープドアモルファスシリコン層を含む付記1記載の薄膜トランジスタ基板。
【0057】
(付記5) 絶縁性表面を有する基板と、前記基板上に形成された導電材料層のゲート電極と、前記基板上に,前記ゲート電極と同一材料層で形成されたキャパシタ下部電極と、前記ゲート電極と前記キャパシタ下部電極とを覆って,前記基板上に形成された第1絶縁層と、前記第1絶縁層上で、前記ゲート電極を跨いで形成され、前記ゲート電極上方の表面に凹部を有する高抵抗率半導体のチャネル層と、前記第1絶縁層上で、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成され、表面に凹部は有さない高抵抗率半導体のキャパシタ上部電極下部層と、前記チャネル層の凹部両側領域上に形成された低抵抗率の1対のソース/ドレイン電極と、前記キャパシタ上部電極下部層上に,前記ソース/ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、前記ソース/ドレイン電極,前記キャパシタ上部電極上部層を覆って,前記第1絶縁層上に形成された第2絶縁層と、前記第2絶縁層を貫通し、前記1対のソース/ドレイン電極の一方を露出する第1接続孔と、前記第2絶縁層を貫通し、前記キャパシタ上部電極上部層の接続領域を露出する第2接続孔と、前記第2絶縁層上に形成され,前記第1接続孔および第2接続孔で、前記一方のソース/ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、を有する薄膜トランジスタ基板。
【0058】
(付記6) 前記ゲート電極と前記キャパシタ下部電極とが、それぞれ、前記基板上に形成された電気的に分離されたバスラインの一部で形成されている付記5記載の薄膜トランジスタ基板。
【0059】
(付記7) 前記ゲート電極と前記キャパシタ下部電極とが、前記基板上に形成されたゲートバスラインの異なる部分で形成されている付記5記載の薄膜トランジスタ基板。
【0060】
(付記8) 前記チャネル層,前記キャパシタ上部電極下部層は,高抵抗率アモルファスシリコン層で形成され,前記ソース/ドレイン電極,前記キャパシタ上部電極上部層は、前記高抵抗率アモルファスシリコン層上に形成されたドープドアモルファスシリコン層を含む付記5記載の薄膜トランジスタ基板。
【0061】
(付記9) 付記1〜8のいずれか1項記載の薄膜トランジスタ基板と、透明基板上に、カラーフィルタ,透明コモン電極を形成したカラーフィルタ基板と、前記薄膜トランジスタ基板と前記カラーフィルタ基板との間に挟持された液晶層と、を有する液晶表示装置。
【0062】
(付記10) (a)基板上に、導電材料層を堆積し,パターニングすることにより、ゲート電極とキャパシタ下部電極とを形成する工程と、(b)前記ゲート電極と前記キャパシタ下部電極とを覆って,前記基板上に第1絶縁層を堆積する工程と、(c)前記第1絶縁層上に、高抵抗率半導体層と、その上にエッチングストッパ層とを堆積する工程と、(d)前記エッチングストッパ層を選択的にエッチングし、前記ゲート電極上方の前記高抵抗率半導体層のチャネル領域の中間部上にチャネル保護層を、前記キャパシタ下部電極上方の前記高抵抗率半導体層の接続領域上にキャパシタ保護層を残す工程と、(e)前記チャネル保護層,前記キャパシタ保護層を覆って,前記高抵抗半導体層上に低抵抗率半導体層を堆積し,その上に金属層を堆積する工程と、(f)前記金属層,前記低抵抗率半導体層,前記高抵抗率半導体層を選択的にエッチングし、高抵抗率半導体層のチャネル層,その上に前記チャネル保護層上で分離された低抵抗率の1対のソース/ドレイン電極、高抵抗率半導体層のキャパシタ上部電極下部層、前記キャパシタ保護層を覆う、前記キャパシタ上部電極下部層上のキャパシタ上部電極上部層を形成する工程と、(g)前記ソース/ドレイン電極,前記キャパシタ上部電極上部層を覆って,前記第1絶縁層上に第2絶縁層を形成する工程と、(h)前記第2絶縁層を貫通し、前記1対のソース/ドレイン電極の一方を露出する第1接続孔と、前記第2絶縁層を貫通し、前記キャパシタ上部電極上部層を露出する第2接続孔とをエッチングする工程と、(i)前記第2絶縁層上に,前記第1接続孔および第2接続孔で、前記一方のソース/ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極を形成する工程と、を有する薄膜トランジスタ基板の製造方法。
【0063】
(付記11) 前記工程(f)が、前記1対のソース/ドレイン電極間の前記チャネル保護層をエッチングストッパとして,前記金属層,前記低抵抗率半導体層,前記高抵抗率半導体層をエッチングする工程を含み、む付記10記載の薄膜トランジスタ基板の製造方法。
【0064】
(付記12) (a)基板上に、導電材料層を堆積し,パターニングすることにより、ゲート電極とキャパシタ下部電極とを形成する工程と、(b)前記ゲート電極と前記キャパシタ下部電極とを覆って,前記基板上に第1絶縁層を堆積する工程と、(c)前記第1絶縁層上に、高抵抗率半導体層,その上の低抵抗率半導体層を堆積し,パターニングすることにより、前記ゲート電極を跨いだチャネル層とコンタクト層、前記キャパシタ下部電極上方のキャパシタ上部電極下部層とを形成する工程と、(d)前記コンタクト層,前記キャパシタ上部電極下部層を覆って,前記第1絶縁層上に金属電極層を堆積する工程と、(e)前記金属電極層,前記チャネル層上の前記高抵抗率半導体層を選択的にエッチングし、分離された低抵抗率の1対のソース/ドレイン電極、前記キャパシタ上部電極下部層上のキャパシタ上部電極上部層を形成する工程と、(f)前記ソース/ドレイン電極,前記キャパシタ上部電極上部層を覆って,前記第1絶縁層上に第2絶縁層を形成する工程と、(g)前記第2絶縁層を貫通し、前記1対のソース/ドレイン電極の一方を露出する第1接続孔と、前記第2絶縁層を貫通し、前記キャパシタ上部電極上部層を露出する第2接続孔とをエッチングする工程と、(h)前記第2絶縁層上に,前記第1接続孔および第2接続孔で、前記一方のソース/ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極を形成する工程と、を有する薄膜トランジスタ基板の製造方法。
【0065】
(付記13) 前記工程(e)が、前記1対のソース/ドレイン電極間の前記金属電極層,前記コンタクト層、前記チャネル層の一部厚さをエッチングし前記1対のソース/ドレイン電極を形成する工程を含む付記12記載の薄膜トランジスタ基板の製造方法。
【0066】
(付記14) 絶縁性表面を有する基板と、前記基板上に形成され、同一の導電材料層からなるゲート電極およびキャパシタ下部電極と、第1絶縁層を介して、前記ゲート電極を跨いで形成され、前記ゲート電極上方の表面に凹部を有する高抵抗率半導体のチャネル層と、前記第1絶縁層を介して、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成され、表面に凹部は有さない高抵抗率半導体のキャパシタ上部電極下部層と、前記チャネル層の凹部両側領域上に形成された低抵抗率の1対のソース/ドレイン電極と、前記キャパシタ上部電極下部層上に,前記ソース/ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、前記ソース/ドレイン電極,前記キャパシタ上部電極上部層を覆って,前記第1絶縁層上に形成された第2絶縁層を貫通し、前記 1 対のソース/ドレイン電極の一方を露出する第1接続孔、および、前記キャパシタ上部電極上部層の接続領域を露出する第2接続孔と、前記第2絶縁層上に形成され,前記第1接続孔および第2接続孔で、前記一方のソース/ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、を有する薄膜トランジスタ基板。
【0067】
【発明の効果】
画素電極の有効領域を広く確保しつつ、補助蓄積容量の電極間短絡を防止することができる。新規な構成の薄膜トランジスタ基板及び液晶表示装置が提供される。
【図面の簡単な説明】
【図1】 本発明の実施例による薄膜トランジスタ基板を説明する平面図及び断面図である。
【図2】 薄膜トランジスタ基板の透過回路図及び図1に示す実施例の変形例を示す断面図である。
【図3】 液晶表示装置の断面図である。
【図4】 本発明の他の実施例による薄膜トランジスタ基板の構成を示す平面図である。
【図5】 従来の技術による薄膜トランジスタ基板の構成を説明するための平面図及び断面図である。
【符号の説明】
1 基板
2 電極層
2−1 Al層
2−2 Ti層
3 絶縁層(Si34層)
4 電極層
4a、4c Ti層
4b Al層
5 画素電極層(ITO層)
6 突起部
8 接続孔
11 高抵抗率アモルファスシリコン層
12 エッチングストッパ層(Si34層)
13 n+型(低抵抗率)アモルファスシリコン層
14 上部絶縁保護層(Si34層)
t 薄膜トランジスタ領域を示す添字
c 補助蓄積容量領域を示す添字
DB ドレインバスライン
GB ゲートバスライン
CSB 補助蓄積容量バスライン
TR 薄膜トランジスタ
PX 画素電極
S ソース電極
D ドレイン電極

Claims (4)

  1. 絶縁性表面を有する基板と、
    前記基板上に形成され、同一の導電材料層からなるゲート電極およびキャパシタ下部電極と、
    第1絶縁層を介して、前記ゲート電極を跨いで形成された高抵抗率半導体のチャネル層と、
    前記第1絶縁層を介して、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成された高抵抗率半導体のキャパシタ上部電極下部層と、
    前記チャネル層上に形成されたチャネル保護層と、
    前記キャパシタ上部電極下部層の接続領域上の限られた領域内にのみ、前記チャネル保護層と同一材料層で形成されたキャパシタ保護層と、
    前記チャネル保護層上で分離されて、前記チャネル層上に形成された低抵抗率の1対のソース/ドレイン電極と、
    前記限られた領域内のキャパシタ保護層を覆って、かつ、キャパシタ保護層の周囲における前記キャパシタ上部電極下部層上に、前記ソース/ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、
    前記ソース/ドレイン電極,前記キャパシタ上部電極上部層を覆って、前記第1絶縁層上に形成された第2絶縁層を貫通し、前記1対のソース/ドレイン電極の一方を露出する第1接続孔、および、前記キャパシタ上部電極上部層の接続領域を露出する第2接続孔と、
    前記第2絶縁層上に形成され、前記第1接続孔および第2接続孔で、前記一方のソース/ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、
    を有する薄膜トランジスタ基板。
  2. 前記ゲート電極と前記キャパシタ下部電極とが、それぞれ、前記基板上に形成された電気的に分離されたバスラインの一部で形成されている請求項1記載の薄膜トランジスタ基板。
  3. 前記ゲート電極と前記キャパシタ下部電極とが、前記基板上に形成されたゲートバスラインの異なる部分で形成されている請求項1記載の薄膜トランジスタ基板。
  4. 請求項1〜のいずれか1項記載の薄膜トランジスタ基板と、透明基板上に、カラーフィルタ,透明コモン電極を形成したカラーフィルタ基板と、前記薄膜トランジスタ基板と前記カラーフィルタ基板との間に挟持された液晶層と、を有する液晶表示装置。
JP2001387961A 2001-12-20 2001-12-20 薄膜トランジスタ基板および液晶表示装置 Expired - Fee Related JP3810681B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001387961A JP3810681B2 (ja) 2001-12-20 2001-12-20 薄膜トランジスタ基板および液晶表示装置
US10/321,167 US7157735B2 (en) 2001-12-20 2002-12-17 Active matrix substrate with TFT and capacitor, and LCD using the same
US11/373,351 US7432527B2 (en) 2001-12-20 2006-03-10 Thin film transistor substrate and liquid crystal display
US12/201,110 US7838882B2 (en) 2001-12-20 2008-08-29 Thin film transistor substrate and liquid crystal display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001387961A JP3810681B2 (ja) 2001-12-20 2001-12-20 薄膜トランジスタ基板および液晶表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006064659A Division JP2006189896A (ja) 2006-03-09 2006-03-09 薄膜トラジスタ基板および液晶表示装置

Publications (2)

Publication Number Publication Date
JP2003186047A JP2003186047A (ja) 2003-07-03
JP3810681B2 true JP3810681B2 (ja) 2006-08-16

Family

ID=19188107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001387961A Expired - Fee Related JP3810681B2 (ja) 2001-12-20 2001-12-20 薄膜トランジスタ基板および液晶表示装置

Country Status (2)

Country Link
US (3) US7157735B2 (ja)
JP (1) JP3810681B2 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3810681B2 (ja) * 2001-12-20 2006-08-16 シャープ株式会社 薄膜トランジスタ基板および液晶表示装置
TWI282969B (en) * 2004-04-29 2007-06-21 Au Optronics Corp Thin film transistor array and fabricating method thereof
KR100626008B1 (ko) * 2004-06-30 2006-09-20 삼성에스디아이 주식회사 박막 트랜지스터, 및 이를 구비한 평판표시장치
US7221413B2 (en) * 2004-08-05 2007-05-22 Au Optronics Corporation Thin film transistor array substrate and repairing method thereof
KR100683685B1 (ko) * 2004-10-28 2007-02-15 삼성에스디아이 주식회사 유기박막 트랜지스터를 구비한 유기전계 발광표시장치 및그의 제조방법
KR100647775B1 (ko) * 2004-12-01 2006-11-23 엘지.필립스 엘시디 주식회사 박막 트랜지스터 기판 및 제조 방법
KR100719554B1 (ko) 2005-07-06 2007-05-17 삼성에스디아이 주식회사 평판 디스플레이 장치 및 그 제조방법
TWI262743B (en) * 2005-10-12 2006-09-21 Au Optronics Corp A controlling element of an organic electro-luminescent display and manufacturing process thereof
US7754509B2 (en) * 2006-03-29 2010-07-13 Chunghua Picture Tubes, Ltd. Manufacturing method for thin film transistor
KR101217182B1 (ko) * 2006-07-28 2012-12-31 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조방법 및 이를 갖는표시패널
TWI413257B (zh) * 2008-01-03 2013-10-21 Au Optronics Corp 薄膜電晶體、主動元件陣列基板以及液晶顯示面板
KR101456946B1 (ko) 2008-01-10 2014-10-31 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
US8945981B2 (en) * 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101408715B1 (ko) 2008-09-19 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101761108B1 (ko) 2008-10-03 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2010065823A2 (en) * 2008-12-05 2010-06-10 E. I. Du Pont De Nemours And Company Backplane structures for solution processed electronic devices
JP2012511238A (ja) * 2008-12-05 2012-05-17 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 溶液処理された電子デバイス用のバックプレーン構造
CN102024757B (zh) * 2009-09-22 2013-03-27 群康科技(深圳)有限公司 像素结构及其制造方法
CN102629575B (zh) * 2011-08-23 2014-09-24 京东方科技集团股份有限公司 一种阵列基板及其制造方法
TWI483036B (zh) * 2012-11-19 2015-05-01 Au Optronics Corp 陣列基板及其製作方法
KR102346675B1 (ko) * 2014-10-31 2022-01-04 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조 방법
CN104701328B (zh) * 2015-03-25 2017-10-13 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
US10034407B2 (en) * 2016-07-22 2018-07-24 Intel Corporation Storage sled for a data center
CN107357104B (zh) * 2017-07-26 2020-09-08 武汉华星光电半导体显示技术有限公司 Ltps阵列基板及液晶显示面板
CN107482096B (zh) * 2017-08-11 2019-04-09 厦门市三安光电科技有限公司 一种发光装置及其制造方法
US11398545B2 (en) * 2018-06-25 2022-07-26 Intel Corporation Single-mask, high-q performance metal-insulator-metal capacitor (MIMCAP)
CN110058468A (zh) * 2019-04-18 2019-07-26 深圳市华星光电半导体显示技术有限公司 像素驱动电路及液晶显示面板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746728B2 (ja) 1984-09-07 1995-05-17 松下電器産業株式会社 半導体装置の製造方法
JPS6452130U (ja) 1987-09-24 1989-03-30
KR970009491B1 (ko) * 1989-11-30 1997-06-13 가부시끼가이샤 도시바 배선재료와 이를 이용한 전자장치 및 액정표시장치
JP3098345B2 (ja) * 1992-12-28 2000-10-16 富士通株式会社 薄膜トランジスタマトリクス装置及びその製造方法
JP3239504B2 (ja) 1993-01-13 2001-12-17 富士通株式会社 薄膜トランジスタマトリクスの製造方法
JPH06337436A (ja) 1993-05-27 1994-12-06 Fujitsu Ltd 薄膜トランジスタマトリクスの製造方法
JPH06347825A (ja) 1993-06-07 1994-12-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP3439552B2 (ja) 1994-12-08 2003-08-25 富士通ディスプレイテクノロジーズ株式会社 薄膜トランジスタ基板及び液晶表示装置
JP2655126B2 (ja) * 1995-03-31 1997-09-17 日本電気株式会社 薄膜トランジスタの製造方法
JP2822983B2 (ja) * 1996-06-27 1998-11-11 日本電気株式会社 透過型液晶表示装置
US6448579B1 (en) * 2000-12-06 2002-09-10 L.G.Philips Lcd Co., Ltd. Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
JP2001021916A (ja) 1999-07-05 2001-01-26 Toshiba Corp マトリクスアレイ基板
JP2001051297A (ja) 1999-08-06 2001-02-23 Toshiba Corp アレイ基板及びその製造方法
JP3810681B2 (ja) * 2001-12-20 2006-08-16 シャープ株式会社 薄膜トランジスタ基板および液晶表示装置

Also Published As

Publication number Publication date
US20090008644A1 (en) 2009-01-08
US7432527B2 (en) 2008-10-07
US7838882B2 (en) 2010-11-23
JP2003186047A (ja) 2003-07-03
US7157735B2 (en) 2007-01-02
US20030116764A1 (en) 2003-06-26
US20060163578A1 (en) 2006-07-27

Similar Documents

Publication Publication Date Title
JP3810681B2 (ja) 薄膜トランジスタ基板および液晶表示装置
US7403240B2 (en) Thin film transistor array panel and manufacturing method thereof
US7602452B2 (en) Liquid crystal display device and method for manufacturing the same
US6927815B2 (en) Thin film transistor liquid crystal display and method for manufacturing the same
KR100920483B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR100524250B1 (ko) 액티브 매트릭스 액정 표시 패널
JP4368016B2 (ja) 液晶表示装置用薄膜トランジスタ基板の製造方法
JP4211855B2 (ja) 液晶表示装置及びその製造方法
JPH1124108A (ja) 薄膜トランジスタ型液晶表示素子とその製造方法
KR100218293B1 (ko) 박막트랜지스터 액정표시소자 및 그의 제조방법
KR100673331B1 (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
US6876404B2 (en) Liquid crystal display device and fabricating method thereof
US5668381A (en) Thin film transistor array panel for a liquid crystal display
US7619695B2 (en) Liquid crystal display and manufacturing method therefor
JP2006510941A (ja) 液晶表示装置
KR100262404B1 (ko) 초고개구율 액정 표시 소자 및 그의 제조방법
KR20080047085A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
US20020047948A1 (en) Array substrate for a liquid crystal display and method for fabricating thereof
JP2006189896A (ja) 薄膜トラジスタ基板および液晶表示装置
KR100247271B1 (ko) 유지 축전기를 가지는 액정 표시 장치 및 그 제조 방법
JPH10104660A (ja) 液晶表示装置
KR100611043B1 (ko) 액정 표시장치 제조방법
JPH06130405A (ja) 液晶表示装置の製造方法
JPH1096913A (ja) 液晶表示装置及びその製造方法
JP2608985B2 (ja) 薄膜トランジスタアレイ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040413

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20040413

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050712

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050713

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050722

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060309

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060524

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3810681

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100602

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100602

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110602

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120602

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120602

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130602

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees