JP3810681B2 - 薄膜トランジスタ基板および液晶表示装置 - Google Patents

薄膜トランジスタ基板および液晶表示装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ基板および液晶表示装置に関し、特に補助蓄積容量を有する薄膜トラジスタ基板および液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、近年情報機器などに広く用いられ、さらなる低コスト化、高画質化が求められている。薄膜トランジスタ基板の多くは，画素毎に画素電極用の情報を蓄積するため，補助蓄積容量を有している。補助蓄積容量は、通常不透明体で形成されるため、画素面積を減少させる原因となる。比較的大きい面積を占める補助蓄積容量の小型化が要求される。また、補助蓄積容量の製造工程において、層間短絡等が生じると不良が発生する。不良発生は極力低減することが望まれる。
【０００３】
図５は、従来技術による薄膜トランジスタ基板の構成例を示す。
【０００４】
図５（Ａ）は、従来技術による薄膜トランジスタ基板の平面図を示す。図５（Ｂ）は、図５（Ａ）のＶＢ−ＶＢ線に沿う薄膜トランジスタ部分の断面図を示し、図５（Ｃ）は、図５（Ａ）のＶＣ‐ＶＣ線に沿う補助蓄積容量部分の断面図を示す。
【０００５】
ガラス基板等の絶縁性表面を有する基板１の上に、同一金属層をパターニングすることによりゲートバスライン２ｔと補助蓄積容量バスライン２ｃが形成される。バスライン２ｔと２ｃとは、互いに電気的に分離されている。バスライン２ｔと２ｃを覆って、基板１全面上に窒化シリコン等の絶縁層３が形成される。絶縁層３は、薄膜トランジスタ部分では、ゲート絶縁膜３ｔを構成し、補助蓄積容量部分では、キャパシタ誘電体膜３ｃを構成する。
【０００６】
絶縁層３の上に、薄膜トランジスタのチャネルを構成することのできる高抵抗率アモルファスシリコン層１１が堆積され、その上にエッチングストッパの機能を有する窒化シリコン層１２が堆積される。窒化シリコン層１２をパターニングし、薄膜トランジスタのチャネルとなる領域上にのみチャネル保護層１２ｔを残す。チャネル保護層１２ｔを覆って、高抵抗率アモルファスシリコン層１１の上に、ｎ型不純物を高濃度にドープしたｎ+型（低抵抗率）アモルファスシリコン層１３を堆積する。なお、アモルファスシリコン層、窒化シリコン層は、例えば化学気相堆積（ＣＶＤ）で堆積する。
【０００７】
アモルファスシリコン層１３の上に、Ｔｉ層４ａ、Ａｌ層４ｂ、Ｔｉ層４ｃを例えばスパッタリングで積層する。Ｔｉ層４ｃの上にレジストパターンを形成し、Ｔｉ層４ｃ、Ａｌ層４ｂ、Ｔｉ層４ａ、ｎ+型アモルファスシリコン層１３、高抵抗率アモルファスシリコン層１１をパターニングする。なお、チャネル領域上にはチャネル保護層１２ｔが形成されているため、チャネル領域上のエッチングはチャネル保護層１２ｔで停止され、その下の高抵抗率アモルファスシリコン層１１はエッチングされない。
【０００８】
このようにして、薄膜トランジスタ領域にはソース／ドレイン電極、補助蓄積容量領域においては、キャパシタの上部電極が形成される。
【０００９】
Ｔｉ層４ｃを覆って、絶縁層３の上に窒化シリコン等の絶縁保護層１４をＣＶＤ等により堆積する。薄膜トランジスタのソース領域上および補助蓄積容量の接続領域の上部電極上にコンタクト用開口８ｔ及び８ｃを形成する。このエッチング工程において、例えばＴｉ層４ｃ、Ａｌ層４ｂ、Ｔｉ層４ａにピンホールが存在すると、エッチングはその下の層にまで及んでしまう。
【００１０】
図５（Ｃ）に示す接続孔８ｃの底面の金属積層に、ピンホールが存在すると、エッチングはアモルファスシリコン層１３ｃ、１１ｃおよびその下の絶縁層３ｃに及び、下部電極２ｃまで達することもある。
【００１１】
その後、保護絶縁層１４の上に、接続孔を覆って、ＩＴＯ（インジウム−錫酸化物）層５を堆積し、パターニングすることにより画素電極を形成する。なお、ピンホールにより下部電極２ｃが露出していると、画素電極５がキャパシタの下部電極と上部電極とを短絡し、キャパシタが機能を失ってしまう。
【００１２】
図５（Ｄ）は、このような短絡を防止するため、画素電極とキャパシタの上部電極とのコンタクトをキャパシタの下部電極外の領域に設けた構成例を示す。上部電極のコンタクトが下部電極の外部に形成されるため、例えピンホールが生じても短絡を防止することができる。しかし、下部電極及び上部電極はそれぞれ不透明な層であり、下部電極よりも上部電極が外部に張り出すことにより、画素電極の有効面積はその分減少してしまう。
【００１３】
【発明が解決しようとする課題】
補助蓄積容量を有する薄膜トランジスタ基板において、補助蓄積容量の電極間の短絡を防止すると共に、有効画素領域をできるだけ広く確保することは容易ではなかった。
【００１４】
本発明の目的は、有効画素領域を広く確保すると共に、補助蓄積容量の電極間の短絡を防止することのできる薄膜トランジスタ基板及び液晶表示装置を提供することである。
【００１５】
本発明の他の目的は、新規な構成を有する薄膜トランジスタ基板及び液晶表示装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明によれば、絶縁性表面を有する基板と、前記基板上に形成された導電材料層のゲート電極と、前記基板上に、前記ゲート電極と同一材料層で形成されたキャパシタ下部電極と、前記ゲート電極と前記キャパシタ下部電極とを覆って、前記基板上に形成された第１絶縁層と、前記第１絶縁層上で、前記ゲート電極を跨いで形成された高抵抗率半導体のチャネル層と、前記第１絶縁層上で、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成された高抵抗率半導体のキャパシタ上部電極下部層と、前記チャネル層の中間部上に形成されたチャネル保護層と、前記キャパシタ上部電極下部層の接続領域上の限られた領域内にのみ、前記チャネル保護層と同一材料層で形成されたキャパシタ保護層と、前記チャネル保護層上で分離されて、前記チャネル層上に形成された低抵抗率の１対のソース／ドレイン電極と、前記限られた領域内のキャパシタ保護層を覆って、かつ、キャパシタ保護層の周囲における前記キャパシタ上部電極下部層上に、前記ソース／ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、前記ソース／ドレイン電極、前記キャパシタ上部電極上部層を覆って、前記第１絶縁層上に形成された第２絶縁層と、前記第２絶縁層を貫通し、前記1対のソース／ドレイン電極の一方を露出する第１接続孔と、前記第２絶縁層を貫通し、前記キャパシタ上部電極上部層の接続領域を露出する第２接続孔と、前記第２絶縁層上に形成され、前記第１接続孔および第２接続孔で、前記一方のソース／ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、を有する薄膜トランジスタ基板が提供される。
【００１７】
本発明のさらに他の観点によれば、上述のような薄膜トランジスタ基板と、透明基板上に、カラーフィルタ、透明コモン電極を形成したカラーフィルタ基板と、薄膜トランジスタ基板とカラーフィルタ基板との間に挟持された液晶層と、を有する液晶表示装置が提供される。
【００１８】
【発明の実施の形態】
図１（Ａ）〜（Ｄ）は、本発明の実施例による薄膜トランジスタ基板の構成を示す平面図及び断面図である。図１（Ｂ）は、図１（Ａ）のＩＢ‐ＩＢ線に沿う薄膜トランジスタ部分の断面図であり、図１R>１（Ｃ）は、図１（Ａ）のＩＣ‐ＩＣ線に沿う補助蓄積容量部分の断面図である。
【００１９】
ガラス基板１の上に、電極層を例えばスパッタリングにより堆積し、ホトリソグラフィを用いたパターニングを行なうことにより、ゲートバスライン２ｔ及び補助蓄積容量バスライン２ｃを形成する。透過型液晶表示装置の場合は、透明基板を用いる。反射型液晶表示装置の場合は、透明基板に限らず、不透明基板を用いることもできる。但し、表面は絶縁性であることが必要である。酸化膜を形成したシリコン基板、表面に絶縁層を形成した金属板等、絶縁性表面を有する基板であればよい。
【００２０】
図１（Ｄ）に示すように、この電極層は、好ましくは例えば下側に厚さ約１００ｎｍのＡｌ層２−１、上側に厚さ約５０ｎｍのＴｉ層２‐２を積層して形成する。
【００２１】
電極層のパターニングの後、例えば厚さ４００ｎｍのＳｉ3Ｎ4層で形成した絶縁層３を例えばＣＶＤにより堆積する。この絶縁層３は、薄膜トランジスタ領域においてはゲート絶縁膜３ｔを構成し、補助蓄積容量においてはキャパシタ誘電体膜３ｃを形成する。
【００２２】
絶縁層３の上に、薄膜トランジスタのチャネルを構成することのできる、例えば厚さ３０ｎｍの高抵抗率アモルファスシリコン層１１を例えばＣＶＤにより堆積する。高抵抗率アモルファスシリコン層１１の上に、エッチングストッパ層として、例えば厚さ約１５０ｎｍのＳｉ3Ｎ4層１２をＣＶＤにより堆積する。Ｓｉ3Ｎ4層１２をホトリソグラフィーとエッチングを用いてパターニングし、薄膜トランジスタ領域にチャネル保護層１２ｔを残し、補助蓄積容量領域にキャパシタ保護層１２ｃを残す。
【００２３】
この絶縁層１２ｔ、１２ｃを覆うように、高抵抗率アモルファスシリコン層１１の上に例えば厚さ約３０ｎｍのｎ+型（低抵抗率）アモルファスシリコン層１３をＣＶＤで堆積する。その上に、例えば厚さ約２０ｎｍのＴｉ層４ａ、厚さ約７５ｎｍのＡｌ層４ｂ、厚さ約４０ｎｍのＴｉ層４ｃを順次スパッタリングにより堆積する。
【００２４】
その後、Ｔｉ層４ｃの上にレジストパターンを形成し、例えばＣｌ系エッチングガスを用いた反応性イオンエッチング（ＲＩＥ）によりＴｉ層４ｃ、Ａｌ層４ｂ、Ｔｉ層４ａをエッチングし、さらにｎ+型アモルファスシリコン層１３、高抵抗率アモルファスシリコン層１１をエッチングする。
【００２５】
チャネル保護層１２ｔは、エッチングストッパとして機能し、その下の高抵抗率シリコン層１１ｔを保護する。チャネル保護層１２ｔの両側においては、ｎ+型シリコン層１３ｔが高抵抗率シリコン層１１ｔの上にコンタクトする。このようにして、チャネル層１１ｔの離れた領域上に１対のソース／ドレイン電極Ｓ，Ｄが形成される。
【００２６】
又、補助蓄積容量領域においては、キャパシタ保護層１２ｃは限られた領域内にのみ残されており、その周囲においてはｎ+型シリコン層１３ｃがその下の高抵抗率シリコン層１１ｃにコンタクトする。高抵抗率シリコン層１１ｃ、ｎ+型シリコン層１３ｃ、金属電極４ａ、４ｂ、４ｃは、キャパシタの上部電極を構成する。
【００２７】
その後、ソース／ドレイン電極Ｓ，Ｄ及び上部電極を覆うように、例えば厚さ約３００ｎｍのＳｉ3Ｎ4層の上部保護層１４をＣＶＤにより堆積する。上部保護層１４は、Ｓｉ3Ｎ4層の他、有機絶縁層等で形成してもよい。Ｓｉ3Ｎ4層１４の上に、レジストパターンを形成し、ソース電極Ｓ上及び上部電極上に接続穴を開口するエッチングを行なう。この時、ドレイン電極Ｄはレジストパターンに覆われている。
【００２８】
このエッチングは、例えばＣＦ4、ＣＨＦ3、ＳＦ6等のＦ系ドライエッチャントを用いたＲＩＥにより行なう。キャパシタの上部電極４ｃにピンホールが存在しても、その下のｎ+型シリコン層１３ｃ、キャパシタ保護層１２ｃ、高抵抗率シリコン層１１ｃ、Ｓｉ3Ｎ4層３ｃをエッチングしないと、下部電極２ｃの表面は露出されない。従って、下部電極と上部電極との短絡を防止しつつ、開口８ｃを形成することができる。
【００２９】
なお、薄膜トランジスタのソース電極Ｓにおいては、同様に開口８ｔが形成される。ソース電極Ｓにおいては、例えピンホールが存在しても、ソース電極Ｓの一部がエッチングされるのみであり、その機能に与える影響は小さい。
【００３０】
Ｓｉ3Ｎ4層１４に開口を形成した後、その上にＩＴＯ層を堆積し、パターニングすることにより透明画素電極５を形成する。キャパシタの上部電極は、透明画素電極５を介してソース電極Ｓに接続され、ドレイン電極Ｄ，ソース電極Ｓを介して画素電極に駆動電圧が与えられた時に、キャパシタにその電圧を蓄積することができる。
【００３１】
なお、アモルファスシリコン層を用いて薄膜トランジスタを形成する場合を説明したが、アモルファスシリコン層を堆積した後、ＸｅＣｌレーザ光のアニーリングを行なうこと等により、アモルファスシリコン層を多結晶シリコン層に変換してもよい。多結晶シリコン層を用いれば、薄膜トランジスタの性能を向上することができる。
【００３２】
図２（Ａ）は、薄膜トランジスタ基板に形成される回路の等価回路を示す。ドレインバスラインＤＢは、縦方向に複数本形成されている。ゲートバスラインＧＢ及び補助蓄積容量バスラインＣＳＢはそれぞれ水平方向に複数本形成されている。
【００３３】
ドレインバスラインＤＢとゲートバスラインＧＢの各交差点に、薄膜トランジスタＴＲが接続される。薄膜トランジスタＴＲのドレイン電極ＤがドレインバスラインＤＢに接続され、絶縁ゲート電極がゲートバスラインＧＢに接続され、ソース電極Ｓは、透明画素電極ＰＸに接続される。
【００３４】
透明画素電極ＰＸと補助蓄積容量バスラインＣＳＢとの間に、キャパシタＣが接続される。補助蓄積容量バスラインＣＳＢは接地電圧等の定電圧に保持され、キャパシタＣは、ドレインバスラインＤＢからドレイン電極Ｄを介して供給される画像信号電圧を蓄積する。図には、２行、２列の構成を示したが、実際の薄膜トランジスタ基板には、多数行、多数列の画素が形成される。
【００３５】
チャネル層の上にエッチングストッパを形成する構成を説明したが、チャネル層を厚くし、エッチングストッパを省略することもできる。
【００３６】
図２（Ｂ）は、チャネルエッチタイプの薄膜トランジスタを用いた場合の構成を示す。なお、図１における構成と同様の構成には、同様の符号を付して説明を簡略化する。
【００３７】
ゲート絶縁層３ｔ、キャパシタ誘電体層３ｃを構成する絶縁層３を堆積した後、チャネルを形成することのできる高抵抗率アモルファスシリコン層１１を堆積し、その上にｎ型不純物を高濃度にドープしたｎ+型アモルファスシリコン層１３を堆積する。その後、ｎ+型アモルファスシリコン層１３の上にレジストパターンを形成し、エッチングを行なうことによりｎ+型アモルファスシリコン層１３、ｎ型アモルファスシリコンシリコン層１１をパターニングし、薄膜トランジスタ領域及び蓄積容量形成領域にのみシリコン層１３ｔ、１１ｔ、１３ｃ、１１ｃを残す。
【００３８】
その後、金属電極層４を堆積し、パターニングを行なうことによりソース／ドレイン電極４ｔ及びキャパシタの上部金属電極４ｃをパターニングする。このエッチングにおいて、金属電極層をエッチングした後エッチング量をコントロールすることにより、ｎ+型アモルファスシリコン層１３ｔはエッチングするが、その下の高抵抗率アモルファスシリコン層１１ｔの厚さの一部は残るようにエッチングを制御する。なお、補助蓄積容量領域においては、アモルファスシリコン層１３ｃ、１１ｃは完全に金属電極層４ｃで覆われている。
【００３９】
その後、前述の実施例同様、Ｓｉ3Ｎ4層１４を堆積し、Ｓｉ3Ｎ4層１４を貫通する接続孔８ｔ、８ｃをエッチングで形成する。接続孔８ｔ、８ｃを開口した後、透明画素電極５を堆積、パターニングする。
【００４０】
Ｓｉ3Ｎ4層に接続孔８ｔ、８ｃをエッチングする時に、金属電極層４ｃにピンホールが存在しても、エッチングは先ずその下のシリコン層１３ｃ、１１ｃに対して行なわれ、その後Ｓｉ3Ｎ4層３ｃに進む。従って、下部電極２ｃが露出する前にエッチングを停止することができ、上部電極と下部電極との短絡を防止することができる。
【００４１】
図３は、上述のような薄膜トランジスタ基板と公知のカラーフィルタ基板とを用いて液晶表示装置を形成した状態を示す。薄膜トランジスタ基板ＴＲＳの表面には、画素電極ＰＸが形成されている。
【００４２】
対向するカラーフィルタ基板ＣＦＳの上には、例えば赤、緑、青のカラーフィルタＣＦが形成され、カラーフィルタＣＦの上に表示領域全体に共通の透明コモン電極ＣＴがＩＴＯで形成されている。さらに、局所的に絶縁性突起部ＶＡが形成されている。突起部ＶＡが存在する部分においては、電気力線の分布が調整される。
【００４３】
電極間に電圧を印加しない状態においては、液晶層ＬＣの液晶分子は、基板表面に垂直に配向する。電極間に電圧を印加すると、液晶層ＬＣ内の液晶は、電気力線に垂直に配列するようにその配向が変調される。突起部ＶＡにおいては、電圧無印加時の液晶分子の配向が傾いているため、電圧を印加した時に液晶分子が倒れこむ方向を制御することができる。従って、配向方向の異なる複数の領域を有するマルチバーチィカル配列（ＭＶＡ）液晶表示装置が構成される。
【００４４】
補助蓄積容量は、ゲートバスラインと別個に補助蓄積容量バスラインを形成し、その上に形成する場合に限らない。ゲートバスラインを利用して補助蓄積容量を形成することもできる。
【００４５】
図４は、ゲートバスライン上に補助蓄積容量を形成する構成例を示す。ゲートバスライン２ｔを形成する。ゲートバスライン２ｔは、薄膜トランジスタを形成する領域の他、補助蓄積キャパシタを形成する領域を含む。ゲートバスラインの上にゲート絶縁膜を形成した後、チャネルを構成する高抵抗率アモルファスシリコン層、エッチングストッパとなるＳｉ3Ｎ4層を堆積する。Ｓｉ3Ｎ4層を選択的にエッチングし、ゲートバスライン上の薄膜トランジスタ領域と補助蓄積キャパシタ領域にチャネル保護膜１２ｔ、キャパシタ保護膜１２ｃを残す。
【００４６】
ソース／ドレイン電極及び上部電極を形成するｎ+型アモルファスシリコン層、金属電極層を堆積し、パターニングすることにより、薄膜トランジスタ領域にソース／ドレイン電極４ｔを形成すると共に、補助蓄積キャパシタ領域に上部電極４ｃを形成する。その後、前述の実施例同様の工程を行なうことにより、薄膜トランジスタ基板を形成する。
【００４７】
なお、上部電極４ｃは、図中上の画素の透明画素電極５と接続孔８ｃを介して接続される。このような構成とすれば、補助蓄積容量の上部電極に印加される電圧は隣の画素の電圧であり、その時ゲートバスライン２ｔは定電位に保持されている。従って、補助蓄積容量に効率的に電荷を蓄積することができる。
【００４８】
ゲートバスライン、補助蓄積容量下部電極をＡｌ／Ｔｉ積層で形成する場合を説明したが、このバスラインは他の導電体で形成してもよい。例えば、Ｃｒ単層、Ａｌ／Ｍｏ積層構成とすることもできる。
【００４９】
ゲート絶縁膜、エッチングストッパ層、上部絶縁保護膜を窒化シリコン層で形成する場合を説明したが、他の絶縁層を用いてもよい。例えば、酸化シリコン層、酸化窒化シリコン層を用いることもできる。複数種類の絶縁層を組合わせて用いてもよい。
【００５０】
ソース／ドレインの金属電極をＴｉ／Ａｌ／Ｔｉ積層で形成する場合を説明したが、他の導電体で形成しても良い。例えば、Ｃｒ単層、Ｍｏ／Ａｌ／Ｍｏ積層で形成しても良い。
【００５１】
その他種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００５２】
以下，本発明の特徴を付記する。
【００５３】
（付記１） 絶縁性表面を有する基板と、前記基板上に形成された導電材料層のゲート電極と、前記基板上に，前記ゲート電極と同一材料層で形成されたキャパシタ下部電極と、前記ゲート電極と前記キャパシタ下部電極とを覆って，前記基板上に形成された第１絶縁層と、前記第１絶縁層上で、前記ゲート電極を跨いで形成された高抵抗率半導体のチャネル層と、前記第１絶縁層上で、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成された高抵抗率半導体のキャパシタ上部電極下部層と、前記チャネル層の中間部上に形成されたチャネル保護層と、前記キャパシタ上部電極下部層の接続領域上に，前記チャネル保護層と同一材料層で形成されたキャパシタ保護層と、前記チャネル保護層上で分離されて、前記チャネル層上に形成されたn+型の１対のソース／ドレイン電極と、前記キャパシタ保護層を覆って、前記キャパシタ上部電極下部層上に，前記ソース／ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、前記ソース／ドレイン電極，前記キャパシタ上部電極上部層を覆って，前記第１絶縁層上に形成された第２絶縁層と、前記第２絶縁層を貫通し、前記1対のソース／ドレイン電極の一方を露出する第１接続孔と、前記第２絶縁層を貫通し、前記キャパシタ上部電極上部層の接続領域を露出する第２接続孔と、前記第２絶縁層上に形成され，前記第１接続孔および第２接続孔で、前記一方のソース／ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、を有する薄膜トランジスタ基板。
【００５４】
（付記２） 前記ゲート電極と前記キャパシタ下部電極とが、それぞれ、前記基板上に形成された電気的に分離されたバスラインの一部で形成されている付記１記載の薄膜トランジスタ基板。
【００５５】
（付記３） 前記ゲート電極と前記キャパシタ下部電極とが、前記基板上に形成されたゲートバスラインの異なる部分で形成されている付記１記載の薄膜トランジスタ基板。
【００５６】
（付記４） 前記チャネル層，前記キャパシタ上部電極下部層は，高抵抗率アモルファスシリコン層で形成され，前記ソース／ドレイン電極，前記キャパシタ上部電極上部層は、前記高抵抗率アモルファスシリコン層上に形成されたドープドアモルファスシリコン層を含む付記１記載の薄膜トランジスタ基板。
【００５７】
（付記５） 絶縁性表面を有する基板と、前記基板上に形成された導電材料層のゲート電極と、前記基板上に，前記ゲート電極と同一材料層で形成されたキャパシタ下部電極と、前記ゲート電極と前記キャパシタ下部電極とを覆って，前記基板上に形成された第１絶縁層と、前記第１絶縁層上で、前記ゲート電極を跨いで形成され、前記ゲート電極上方の表面に凹部を有する高抵抗率半導体のチャネル層と、前記第１絶縁層上で、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成され、表面に凹部は有さない高抵抗率半導体のキャパシタ上部電極下部層と、前記チャネル層の凹部両側領域上に形成された低抵抗率の１対のソース／ドレイン電極と、前記キャパシタ上部電極下部層上に，前記ソース／ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、前記ソース／ドレイン電極，前記キャパシタ上部電極上部層を覆って，前記第１絶縁層上に形成された第２絶縁層と、前記第２絶縁層を貫通し、前記1対のソース／ドレイン電極の一方を露出する第１接続孔と、前記第２絶縁層を貫通し、前記キャパシタ上部電極上部層の接続領域を露出する第２接続孔と、前記第２絶縁層上に形成され，前記第１接続孔および第２接続孔で、前記一方のソース／ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、を有する薄膜トランジスタ基板。
【００５８】
（付記６） 前記ゲート電極と前記キャパシタ下部電極とが、それぞれ、前記基板上に形成された電気的に分離されたバスラインの一部で形成されている付記５記載の薄膜トランジスタ基板。
【００５９】
（付記７） 前記ゲート電極と前記キャパシタ下部電極とが、前記基板上に形成されたゲートバスラインの異なる部分で形成されている付記５記載の薄膜トランジスタ基板。
【００６０】
（付記８） 前記チャネル層，前記キャパシタ上部電極下部層は，高抵抗率アモルファスシリコン層で形成され，前記ソース／ドレイン電極，前記キャパシタ上部電極上部層は、前記高抵抗率アモルファスシリコン層上に形成されたドープドアモルファスシリコン層を含む付記５記載の薄膜トランジスタ基板。
【００６１】
（付記９） 付記１〜８のいずれか１項記載の薄膜トランジスタ基板と、透明基板上に、カラーフィルタ，透明コモン電極を形成したカラーフィルタ基板と、前記薄膜トランジスタ基板と前記カラーフィルタ基板との間に挟持された液晶層と、を有する液晶表示装置。
【００６２】
（付記１０） （ａ）基板上に、導電材料層を堆積し，パターニングすることにより、ゲート電極とキャパシタ下部電極とを形成する工程と、（ｂ）前記ゲート電極と前記キャパシタ下部電極とを覆って，前記基板上に第１絶縁層を堆積する工程と、（ｃ）前記第１絶縁層上に、高抵抗率半導体層と、その上にエッチングストッパ層とを堆積する工程と、（ｄ）前記エッチングストッパ層を選択的にエッチングし、前記ゲート電極上方の前記高抵抗率半導体層のチャネル領域の中間部上にチャネル保護層を、前記キャパシタ下部電極上方の前記高抵抗率半導体層の接続領域上にキャパシタ保護層を残す工程と、（ｅ）前記チャネル保護層，前記キャパシタ保護層を覆って，前記高抵抗半導体層上に低抵抗率半導体層を堆積し，その上に金属層を堆積する工程と、（ｆ）前記金属層，前記低抵抗率半導体層，前記高抵抗率半導体層を選択的にエッチングし、高抵抗率半導体層のチャネル層，その上に前記チャネル保護層上で分離された低抵抗率の１対のソース／ドレイン電極、高抵抗率半導体層のキャパシタ上部電極下部層、前記キャパシタ保護層を覆う、前記キャパシタ上部電極下部層上のキャパシタ上部電極上部層を形成する工程と、（ｇ）前記ソース／ドレイン電極，前記キャパシタ上部電極上部層を覆って，前記第１絶縁層上に第２絶縁層を形成する工程と、（ｈ）前記第２絶縁層を貫通し、前記1対のソース／ドレイン電極の一方を露出する第１接続孔と、前記第２絶縁層を貫通し、前記キャパシタ上部電極上部層を露出する第２接続孔とをエッチングする工程と、（ｉ）前記第２絶縁層上に，前記第１接続孔および第２接続孔で、前記一方のソース／ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極を形成する工程と、を有する薄膜トランジスタ基板の製造方法。
【００６３】
（付記１１） 前記工程（ｆ）が、前記１対のソース／ドレイン電極間の前記チャネル保護層をエッチングストッパとして，前記金属層，前記低抵抗率半導体層，前記高抵抗率半導体層をエッチングする工程を含み、む付記１０記載の薄膜トランジスタ基板の製造方法。
【００６４】
（付記１２） （ａ）基板上に、導電材料層を堆積し，パターニングすることにより、ゲート電極とキャパシタ下部電極とを形成する工程と、（ｂ）前記ゲート電極と前記キャパシタ下部電極とを覆って，前記基板上に第１絶縁層を堆積する工程と、（ｃ）前記第１絶縁層上に、高抵抗率半導体層，その上の低抵抗率半導体層を堆積し，パターニングすることにより、前記ゲート電極を跨いだチャネル層とコンタクト層、前記キャパシタ下部電極上方のキャパシタ上部電極下部層とを形成する工程と、（ｄ）前記コンタクト層，前記キャパシタ上部電極下部層を覆って，前記第１絶縁層上に金属電極層を堆積する工程と、（ｅ）前記金属電極層，前記チャネル層上の前記高抵抗率半導体層を選択的にエッチングし、分離された低抵抗率の１対のソース／ドレイン電極、前記キャパシタ上部電極下部層上のキャパシタ上部電極上部層を形成する工程と、（ｆ）前記ソース／ドレイン電極，前記キャパシタ上部電極上部層を覆って，前記第１絶縁層上に第２絶縁層を形成する工程と、（ｇ）前記第２絶縁層を貫通し、前記1対のソース／ドレイン電極の一方を露出する第１接続孔と、前記第２絶縁層を貫通し、前記キャパシタ上部電極上部層を露出する第２接続孔とをエッチングする工程と、（ｈ）前記第２絶縁層上に，前記第１接続孔および第２接続孔で、前記一方のソース／ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極を形成する工程と、を有する薄膜トランジスタ基板の製造方法。
【００６５】
（付記１３） 前記工程（ｅ）が、前記１対のソース／ドレイン電極間の前記金属電極層，前記コンタクト層、前記チャネル層の一部厚さをエッチングし前記１対のソース／ドレイン電極を形成する工程を含む付記１２記載の薄膜トランジスタ基板の製造方法。
【００６６】
（付記１４） 絶縁性表面を有する基板と、前記基板上に形成され、同一の導電材料層からなるゲート電極およびキャパシタ下部電極と、第１絶縁層を介して、前記ゲート電極を跨いで形成され、前記ゲート電極上方の表面に凹部を有する高抵抗率半導体のチャネル層と、前記第１絶縁層を介して、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成され、表面に凹部は有さない高抵抗率半導体のキャパシタ上部電極下部層と、前記チャネル層の凹部両側領域上に形成された低抵抗率の１対のソース／ドレイン電極と、前記キャパシタ上部電極下部層上に，前記ソース／ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、前記ソース／ドレイン電極，前記キャパシタ上部電極上部層を覆って，前記第１絶縁層上に形成された第２絶縁層を貫通し、前記 1 対のソース／ドレイン電極の一方を露出する第１接続孔、および、前記キャパシタ上部電極上部層の接続領域を露出する第２接続孔と、前記第２絶縁層上に形成され，前記第１接続孔および第２接続孔で、前記一方のソース／ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、を有する薄膜トランジスタ基板。
【００６７】
【発明の効果】
画素電極の有効領域を広く確保しつつ、補助蓄積容量の電極間短絡を防止することができる。新規な構成の薄膜トランジスタ基板及び液晶表示装置が提供される。
【図面の簡単な説明】
【図１】 本発明の実施例による薄膜トランジスタ基板を説明する平面図及び断面図である。
【図２】 薄膜トランジスタ基板の透過回路図及び図１に示す実施例の変形例を示す断面図である。
【図３】 液晶表示装置の断面図である。
【図４】 本発明の他の実施例による薄膜トランジスタ基板の構成を示す平面図である。
【図５】 従来の技術による薄膜トランジスタ基板の構成を説明するための平面図及び断面図である。
【符号の説明】
１ 基板
２ 電極層
２−１ Ａｌ層
２−２ Ｔｉ層
３ 絶縁層（Ｓｉ3Ｎ4層）
４ 電極層
４ａ、４ｃ Ｔｉ層
４ｂ Ａｌ層
５ 画素電極層（ＩＴＯ層）
６ 突起部
８ 接続孔
１１ 高抵抗率アモルファスシリコン層
１２ エッチングストッパ層（Ｓｉ3Ｎ4層）
１３ ｎ+型（低抵抗率）アモルファスシリコン層
１４ 上部絶縁保護層（Ｓｉ3Ｎ4層）
ｔ 薄膜トランジスタ領域を示す添字
ｃ 補助蓄積容量領域を示す添字
ＤＢ ドレインバスライン
ＧＢ ゲートバスライン
ＣＳＢ 補助蓄積容量バスライン
ＴＲ 薄膜トランジスタ
ＰＸ 画素電極
Ｓ ソース電極
Ｄ ドレイン電極

Claims (4)

  1. 絶縁性表面を有する基板と、
    前記基板上に形成され、同一の導電材料層からなるゲート電極およびキャパシタ下部電極と、
    第１絶縁層を介して、前記ゲート電極を跨いで形成された高抵抗率半導体のチャネル層と、
    前記第１絶縁層を介して、前記キャパシタ下部電極上方に、前記チャネル層と同一材料層で形成された高抵抗率半導体のキャパシタ上部電極下部層と、
    前記チャネル層上に形成されたチャネル保護層と、
    前記キャパシタ上部電極下部層の接続領域上の限られた領域内にのみ、前記チャネル保護層と同一材料層で形成されたキャパシタ保護層と、
    前記チャネル保護層上で分離されて、前記チャネル層上に形成された低抵抗率の１対のソース／ドレイン電極と、
    前記限られた領域内のキャパシタ保護層を覆って、かつ、キャパシタ保護層の周囲における前記キャパシタ上部電極下部層上に、前記ソース／ドレイン電極と同一材料層で形成されたキャパシタ上部電極上部層と、
    前記ソース／ドレイン電極，前記キャパシタ上部電極上部層を覆って、前記第１絶縁層上に形成された第２絶縁層を貫通し、前記1対のソース／ドレイン電極の一方を露出する第１接続孔、および、前記キャパシタ上部電極上部層の接続領域を露出する第２接続孔と、
    前記第２絶縁層上に形成され、前記第１接続孔および第２接続孔で、前記一方のソース／ドレイン電極および前記キャパシタ上部電極上部層と接続された画素電極と、
    を有する薄膜トランジスタ基板。
  2. 前記ゲート電極と前記キャパシタ下部電極とが、それぞれ、前記基板上に形成された電気的に分離されたバスラインの一部で形成されている請求項１記載の薄膜トランジスタ基板。
  3. 前記ゲート電極と前記キャパシタ下部電極とが、前記基板上に形成されたゲートバスラインの異なる部分で形成されている請求項１記載の薄膜トランジスタ基板。
  4. 請求項１〜３のいずれか１項記載の薄膜トランジスタ基板と、透明基板上に、カラーフィルタ，透明コモン電極を形成したカラーフィルタ基板と、前記薄膜トランジスタ基板と前記カラーフィルタ基板との間に挟持された液晶層と、を有する液晶表示装置。
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