JP2003186047A - 薄膜トランジスタ基板および液晶表示装置 - Google Patents
薄膜トランジスタ基板および液晶表示装置Info
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Abstract
(57)【要約】
【課題】 有効画素領域を広く確保すると共に、補助蓄
積容量の電極間の短絡を防止することのできる薄膜トラ
ンジスタ基板及び液晶表示装置を提供する。 【解決手段】 薄膜トランジスタ基板は、導電材料層の
ゲート電極とキャパシタ下部電極を覆って，基板上に形
成された第１絶縁層と、高抵抗率半導体のチャネル層と
キャパシタ上部電極下部層と、チャネル層の中間部上に
形成されたチャネル保護層とキャパシタ上部電極下部層
の接続領域上に形成されたキャパシタ保護層と、チャネ
ル層上に形成された１対のソース／ドレイン電極とキャ
パシタ保護層を覆って、キャパシタ上部電極下部層上に
形成されたキャパシタ上部電極上部層と、これらを覆っ
て，第１絶縁層上に形成された第２絶縁層と、第２絶縁
層を貫通し、ソース電極を露出する第１接続孔とキャパ
シタ上部電極上部層の接続領域を露出する第２接続孔
と、その上に形成された画素電極とを有する。
積容量の電極間の短絡を防止することのできる薄膜トラ
ンジスタ基板及び液晶表示装置を提供する。 【解決手段】 薄膜トランジスタ基板は、導電材料層の
ゲート電極とキャパシタ下部電極を覆って，基板上に形
成された第１絶縁層と、高抵抗率半導体のチャネル層と
キャパシタ上部電極下部層と、チャネル層の中間部上に
形成されたチャネル保護層とキャパシタ上部電極下部層
の接続領域上に形成されたキャパシタ保護層と、チャネ
ル層上に形成された１対のソース／ドレイン電極とキャ
パシタ保護層を覆って、キャパシタ上部電極下部層上に
形成されたキャパシタ上部電極上部層と、これらを覆っ
て，第１絶縁層上に形成された第２絶縁層と、第２絶縁
層を貫通し、ソース電極を露出する第１接続孔とキャパ
シタ上部電極上部層の接続領域を露出する第２接続孔
と、その上に形成された画素電極とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
基板および液晶表示装置に関し、特に補助蓄積容量を有
する薄膜トラジスタ基板および液晶表示装置に関する。
基板および液晶表示装置に関し、特に補助蓄積容量を有
する薄膜トラジスタ基板および液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は、近年情報機器などに広
く用いられ、さらなる低コスト化、高画質化が求められ
ている。薄膜トランジスタ基板の多くは，画素毎に画素
電極用の情報を蓄積するため，補助蓄積容量を有してい
る。補助蓄積容量は、通常不透明体で形成されるため、
画素面積を減少させる原因となる。比較的大きい面積を
占める補助蓄積容量の小型化が要求される。また、補助
蓄積容量の製造工程において、層間短絡等が生じると不
良が発生する。不良発生は極力低減することが望まれ
る。
く用いられ、さらなる低コスト化、高画質化が求められ
ている。薄膜トランジスタ基板の多くは，画素毎に画素
電極用の情報を蓄積するため，補助蓄積容量を有してい
る。補助蓄積容量は、通常不透明体で形成されるため、
画素面積を減少させる原因となる。比較的大きい面積を
占める補助蓄積容量の小型化が要求される。また、補助
蓄積容量の製造工程において、層間短絡等が生じると不
良が発生する。不良発生は極力低減することが望まれ
る。
【０００３】図５は、従来技術による薄膜トランジスタ
基板の構成例を示す。
基板の構成例を示す。
【０００４】図５（Ａ）は、従来技術による薄膜トラン
ジスタ基板の平面図を示す。図５（Ｂ）は、図５（Ａ）
のＶＢ−ＶＢ線に沿う薄膜トランジスタ部分の断面図を
示し、図５（Ｃ）は、図５（Ａ）のＶＣ‐ＶＣ線に沿う
補助蓄積容量部分の断面図を示す。
ジスタ基板の平面図を示す。図５（Ｂ）は、図５（Ａ）
のＶＢ−ＶＢ線に沿う薄膜トランジスタ部分の断面図を
示し、図５（Ｃ）は、図５（Ａ）のＶＣ‐ＶＣ線に沿う
補助蓄積容量部分の断面図を示す。
【０００５】ガラス基板等の絶縁性表面を有する基板１
の上に、同一金属層をパターニングすることによりゲー
トバスライン２ｔと補助蓄積容量バスライン２ｃが形成
される。バスライン２ｔと２ｃとは、互いに電気的に分
離されている。バスライン２ｔと２ｃを覆って、基板１
全面上に窒化シリコン等の絶縁層３が形成される。絶縁
層３は、薄膜トランジスタ部分では、ゲート絶縁膜３ｔ
を構成し、補助蓄積容量部分では、キャパシタ誘電体膜
３ｃを構成する。
の上に、同一金属層をパターニングすることによりゲー
トバスライン２ｔと補助蓄積容量バスライン２ｃが形成
される。バスライン２ｔと２ｃとは、互いに電気的に分
離されている。バスライン２ｔと２ｃを覆って、基板１
全面上に窒化シリコン等の絶縁層３が形成される。絶縁
層３は、薄膜トランジスタ部分では、ゲート絶縁膜３ｔ
を構成し、補助蓄積容量部分では、キャパシタ誘電体膜
３ｃを構成する。
【０００６】絶縁層３の上に、薄膜トランジスタのチャ
ネルを構成することのできる高抵抗率アモルファスシリ
コン層１１が堆積され、その上にエッチングストッパの
機能を有する窒化シリコン層１２が堆積される。窒化シ
リコン層１２をパターニングし、薄膜トランジスタのチ
ャネルとなる領域上にのみチャネル保護層１２ｔを残
す。チャネル保護層１２ｔを覆って、高抵抗率アモルフ
ァスシリコン層１１の上に、ｎ型不純物を高濃度にドー
プしたｎ+型（低抵抗率）アモルファスシリコン層１３
を堆積する。なお、アモルファスシリコン層、窒化シリ
コン層は、例えば化学気相堆積（ＣＶＤ）で堆積する。
ネルを構成することのできる高抵抗率アモルファスシリ
コン層１１が堆積され、その上にエッチングストッパの
機能を有する窒化シリコン層１２が堆積される。窒化シ
リコン層１２をパターニングし、薄膜トランジスタのチ
ャネルとなる領域上にのみチャネル保護層１２ｔを残
す。チャネル保護層１２ｔを覆って、高抵抗率アモルフ
ァスシリコン層１１の上に、ｎ型不純物を高濃度にドー
プしたｎ+型（低抵抗率）アモルファスシリコン層１３
を堆積する。なお、アモルファスシリコン層、窒化シリ
コン層は、例えば化学気相堆積（ＣＶＤ）で堆積する。
【０００７】アモルファスシリコン層１３の上に、Ｔｉ
層４ａ、Ａｌ層４ｂ、Ｔｉ層４ｃを例えばスパッタリン
グで積層する。Ｔｉ層４ｃの上にレジストパターンを形
成し、Ｔｉ層４ｃ、Ａｌ層４ｂ、Ｔｉ層４ａ、ｎ+型ア
モルファスシリコン層１３、高抵抗率アモルファスシリ
コン層１１をパターニングする。なお、チャネル領域上
にはチャネル保護層１２ｔが形成されているため、チャ
ネル領域上のエッチングはチャネル保護層１２ｔで停止
され、その下の高抵抗率アモルファスシリコン層１１は
エッチングされない。
層４ａ、Ａｌ層４ｂ、Ｔｉ層４ｃを例えばスパッタリン
グで積層する。Ｔｉ層４ｃの上にレジストパターンを形
成し、Ｔｉ層４ｃ、Ａｌ層４ｂ、Ｔｉ層４ａ、ｎ+型ア
モルファスシリコン層１３、高抵抗率アモルファスシリ
コン層１１をパターニングする。なお、チャネル領域上
にはチャネル保護層１２ｔが形成されているため、チャ
ネル領域上のエッチングはチャネル保護層１２ｔで停止
され、その下の高抵抗率アモルファスシリコン層１１は
エッチングされない。
【０００８】このようにして、薄膜トランジスタ領域に
はソース／ドレイン電極、補助蓄積容量領域において
は、キャパシタの上部電極が形成される。
はソース／ドレイン電極、補助蓄積容量領域において
は、キャパシタの上部電極が形成される。
【０００９】Ｔｉ層４ｃを覆って、絶縁層３の上に窒化
シリコン等の絶縁保護層１４をＣＶＤ等により堆積す
る。薄膜トランジスタのソース領域上および補助蓄積容
量の接続領域の上部電極上にコンタクト用開口８ｔ及び
８ｃを形成する。このエッチング工程において、例えば
Ｔｉ層４ｃ、Ａｌ層４ｂ、Ｔｉ層４ａにピンホールが存
在すると、エッチングはその下の層にまで及んでしま
う。
シリコン等の絶縁保護層１４をＣＶＤ等により堆積す
る。薄膜トランジスタのソース領域上および補助蓄積容
量の接続領域の上部電極上にコンタクト用開口８ｔ及び
８ｃを形成する。このエッチング工程において、例えば
Ｔｉ層４ｃ、Ａｌ層４ｂ、Ｔｉ層４ａにピンホールが存
在すると、エッチングはその下の層にまで及んでしま
う。
【００１０】図５（Ｃ）に示す接続孔８ｃの底面の金属
積層に、ピンホールが存在すると、エッチングはアモル
ファスシリコン層１３ｃ、１１ｃおよびその下の絶縁層
３ｃに及び、下部電極２ｃまで達することもある。
積層に、ピンホールが存在すると、エッチングはアモル
ファスシリコン層１３ｃ、１１ｃおよびその下の絶縁層
３ｃに及び、下部電極２ｃまで達することもある。
【００１１】その後、保護絶縁層１４の上に、接続孔を
覆って、ＩＴＯ（インジウム−錫酸化物）層５を堆積
し、パターニングすることにより画素電極を形成する。
なお、ピンホールにより下部電極２ｃが露出している
と、画素電極５がキャパシタの下部電極と上部電極とを
短絡し、キャパシタが機能を失ってしまう。
覆って、ＩＴＯ（インジウム−錫酸化物）層５を堆積
し、パターニングすることにより画素電極を形成する。
なお、ピンホールにより下部電極２ｃが露出している
と、画素電極５がキャパシタの下部電極と上部電極とを
短絡し、キャパシタが機能を失ってしまう。
【００１２】図５（Ｄ）は、このような短絡を防止する
ため、画素電極とキャパシタの上部電極とのコンタクト
をキャパシタの下部電極外の領域に設けた構成例を示
す。上部電極のコンタクトが下部電極の外部に形成され
るため、例えピンホールが生じても短絡を防止すること
ができる。しかし、下部電極及び上部電極はそれぞれ不
透明な層であり、下部電極よりも上部電極が外部に張り
出すことにより、画素電極の有効面積はその分減少して
しまう。
ため、画素電極とキャパシタの上部電極とのコンタクト
をキャパシタの下部電極外の領域に設けた構成例を示
す。上部電極のコンタクトが下部電極の外部に形成され
るため、例えピンホールが生じても短絡を防止すること
ができる。しかし、下部電極及び上部電極はそれぞれ不
透明な層であり、下部電極よりも上部電極が外部に張り
出すことにより、画素電極の有効面積はその分減少して
しまう。
【００１３】
【発明が解決しようとする課題】補助蓄積容量を有する
薄膜トランジスタ基板において、補助蓄積容量の電極間
の短絡を防止すると共に、有効画素領域をできるだけ広
く確保することは容易ではなかった。
薄膜トランジスタ基板において、補助蓄積容量の電極間
の短絡を防止すると共に、有効画素領域をできるだけ広
く確保することは容易ではなかった。
【００１４】本発明の目的は、有効画素領域を広く確保
すると共に、補助蓄積容量の電極間の短絡を防止するこ
とのできる薄膜トランジスタ基板及び液晶表示装置を提
供することである。
すると共に、補助蓄積容量の電極間の短絡を防止するこ
とのできる薄膜トランジスタ基板及び液晶表示装置を提
供することである。
【００１５】本発明の他の目的は、新規な構成を有する
薄膜トランジスタ基板及び液晶表示装置を提供すること
である。
薄膜トランジスタ基板及び液晶表示装置を提供すること
である。
【００１６】
【課題を解決するための手段】本発明の一観点によれ
ば、絶縁性表面を有する基板と、前記基板上に形成され
た導電材料層のゲート電極と、前記基板上に，前記ゲー
ト電極と同一材料層で形成されたキャパシタ下部電極
と、前記ゲート電極と前記キャパシタ下部電極とを覆っ
て，前記基板上に形成された第１絶縁層と、前記第１絶
縁層上で、前記ゲート電極を跨いで形成された高抵抗率
半導体のチャネル層と、前記第１絶縁層上で、前記キャ
パシタ下部電極上方に、前記チャネル層と同一材料層で
形成された高抵抗率半導体のキャパシタ上部電極下部層
と、前記チャネル層の中間部上に形成されたチャネル保
護層と、前記キャパシタ上部電極下部層の接続領域上
に，前記チャネル保護層と同一材料層で形成されたキャ
パシタ保護層と、前記チャネル保護層上で分離されて、
前記チャネル層上に形成された低抵抗率の１対のソース
／ドレイン電極と、前記キャパシタ保護層を覆って、前
記キャパシタ上部電極下部層上に，前記ソース／ドレイ
ン電極と同一材料層で形成されたキャパシタ上部電極上
部層と、前記ソース／ドレイン電極，前記キャパシタ上
部電極上部層を覆って，前記第１絶縁層上に形成された
第２絶縁層と、前記第２絶縁層を貫通し、前記1対のソ
ース／ドレイン電極の一方を露出する第１接続孔と、前
記第２絶縁層を貫通し、前記キャパシタ上部電極上部層
の接続領域を露出する第２接続孔と、前記第２絶縁層上
に形成され，前記第１接続孔および第２接続孔で、前記
一方のソース／ドレイン電極および前記キャパシタ上部
電極上部層と接続された画素電極と、を有する薄膜トラ
ンジスタ基板が提供される。
ば、絶縁性表面を有する基板と、前記基板上に形成され
た導電材料層のゲート電極と、前記基板上に，前記ゲー
ト電極と同一材料層で形成されたキャパシタ下部電極
と、前記ゲート電極と前記キャパシタ下部電極とを覆っ
て，前記基板上に形成された第１絶縁層と、前記第１絶
縁層上で、前記ゲート電極を跨いで形成された高抵抗率
半導体のチャネル層と、前記第１絶縁層上で、前記キャ
パシタ下部電極上方に、前記チャネル層と同一材料層で
形成された高抵抗率半導体のキャパシタ上部電極下部層
と、前記チャネル層の中間部上に形成されたチャネル保
護層と、前記キャパシタ上部電極下部層の接続領域上
に，前記チャネル保護層と同一材料層で形成されたキャ
パシタ保護層と、前記チャネル保護層上で分離されて、
前記チャネル層上に形成された低抵抗率の１対のソース
／ドレイン電極と、前記キャパシタ保護層を覆って、前
記キャパシタ上部電極下部層上に，前記ソース／ドレイ
ン電極と同一材料層で形成されたキャパシタ上部電極上
部層と、前記ソース／ドレイン電極，前記キャパシタ上
部電極上部層を覆って，前記第１絶縁層上に形成された
第２絶縁層と、前記第２絶縁層を貫通し、前記1対のソ
ース／ドレイン電極の一方を露出する第１接続孔と、前
記第２絶縁層を貫通し、前記キャパシタ上部電極上部層
の接続領域を露出する第２接続孔と、前記第２絶縁層上
に形成され，前記第１接続孔および第２接続孔で、前記
一方のソース／ドレイン電極および前記キャパシタ上部
電極上部層と接続された画素電極と、を有する薄膜トラ
ンジスタ基板が提供される。
【００１７】本発明の他の観点によれば、絶縁性表面を
有する基板と、前記基板上に形成された導電材料層のゲ
ート電極と、前記基板上に，前記ゲート電極と同一材料
層で形成されたキャパシタ下部電極と、前記ゲート電極
と前記キャパシタ下部電極とを覆って，前記基板上に形
成された第１絶縁層と、前記第１絶縁層上で、前記ゲー
ト電極を跨いで形成された高抵抗率半導体のチャネル層
と、前記第１絶縁層上で、前記キャパシタ下部電極上方
に、前記チャネル層と同一材料層で形成された高抵抗率
半導体のキャパシタ上部電極下部層と、前記チャネル層
の中間部上に形成されたチャネル保護層と、前記キャパ
シタ上部電極下部層の接続領域上に，前記チャネル保護
層と同一材料層で形成されたキャパシタ保護層と、前記
チャネル保護層上で分離されて、前記チャネル層上に形
成された低抵抗率の１対のソース／ドレイン電極と、前
記キャパシタ保護層を覆って、前記キャパシタ上部電極
下部層上に，前記ソース／ドレイン電極と同一材料層で
形成されたキャパシタ上部電極上部層と、前記ソース／
ドレイン電極，前記キャパシタ上部電極上部層を覆っ
て，前記第１絶縁層上に形成された第２絶縁層と、前記
第２絶縁層を貫通し、前記1対のソース／ドレイン電極
の一方を露出する第１接続孔と、前記第２絶縁層を貫通
し、前記キャパシタ上部電極上部層の接続領域を露出す
る第２接続孔と、前記第２絶縁層上に形成され，前記第
１接続孔および第２接続孔で、前記一方のソース／ドレ
イン電極および前記キャパシタ上部電極上部層と接続さ
れた画素電極と、を有する薄膜トランジスタ基板が提供
される。
有する基板と、前記基板上に形成された導電材料層のゲ
ート電極と、前記基板上に，前記ゲート電極と同一材料
層で形成されたキャパシタ下部電極と、前記ゲート電極
と前記キャパシタ下部電極とを覆って，前記基板上に形
成された第１絶縁層と、前記第１絶縁層上で、前記ゲー
ト電極を跨いで形成された高抵抗率半導体のチャネル層
と、前記第１絶縁層上で、前記キャパシタ下部電極上方
に、前記チャネル層と同一材料層で形成された高抵抗率
半導体のキャパシタ上部電極下部層と、前記チャネル層
の中間部上に形成されたチャネル保護層と、前記キャパ
シタ上部電極下部層の接続領域上に，前記チャネル保護
層と同一材料層で形成されたキャパシタ保護層と、前記
チャネル保護層上で分離されて、前記チャネル層上に形
成された低抵抗率の１対のソース／ドレイン電極と、前
記キャパシタ保護層を覆って、前記キャパシタ上部電極
下部層上に，前記ソース／ドレイン電極と同一材料層で
形成されたキャパシタ上部電極上部層と、前記ソース／
ドレイン電極，前記キャパシタ上部電極上部層を覆っ
て，前記第１絶縁層上に形成された第２絶縁層と、前記
第２絶縁層を貫通し、前記1対のソース／ドレイン電極
の一方を露出する第１接続孔と、前記第２絶縁層を貫通
し、前記キャパシタ上部電極上部層の接続領域を露出す
る第２接続孔と、前記第２絶縁層上に形成され，前記第
１接続孔および第２接続孔で、前記一方のソース／ドレ
イン電極および前記キャパシタ上部電極上部層と接続さ
れた画素電極と、を有する薄膜トランジスタ基板が提供
される。
【００１８】本発明のさらに他の観点によれば、上述の
ような薄膜トランジスタ基板と、透明基板上に、カラー
フィルタ、透明コモン電極を形成したカラーフィルタ基
板と、薄膜トランジスタ基板とカラーフィルタ基板との
間に挟持された液晶層と、を有する液晶表示装置が提供
される。
ような薄膜トランジスタ基板と、透明基板上に、カラー
フィルタ、透明コモン電極を形成したカラーフィルタ基
板と、薄膜トランジスタ基板とカラーフィルタ基板との
間に挟持された液晶層と、を有する液晶表示装置が提供
される。
【００１９】
【発明の実施の形態】図１（Ａ）〜（Ｄ）は、本発明の
実施例による薄膜トランジスタ基板の構成を示す平面図
及び断面図である。図１（Ｂ）は、図１（Ａ）のＩＢ‐
ＩＢ線に沿う薄膜トランジスタ部分の断面図であり、図
１（Ｃ）は、図１（Ａ）のＩＣ‐ＩＣ線に沿う補助蓄積
容量部分の断面図である。
実施例による薄膜トランジスタ基板の構成を示す平面図
及び断面図である。図１（Ｂ）は、図１（Ａ）のＩＢ‐
ＩＢ線に沿う薄膜トランジスタ部分の断面図であり、図
１（Ｃ）は、図１（Ａ）のＩＣ‐ＩＣ線に沿う補助蓄積
容量部分の断面図である。
【００２０】ガラス基板１の上に、電極層を例えばスパ
ッタリングにより堆積し、ホトリソグラフィを用いたパ
ターニングを行なうことにより、ゲートバスライン２ｔ
及び補助蓄積容量バスライン２ｃを形成する。透過型液
晶表示装置の場合は、透明基板を用いる。反射型液晶表
示装置の場合は、透明基板に限らず、不透明基板を用い
ることもできる。但し、表面は絶縁性であることが必要
である。酸化膜を形成したシリコン基板、表面に絶縁層
を形成した金属板等、絶縁性表面を有する基板であれば
よい。
ッタリングにより堆積し、ホトリソグラフィを用いたパ
ターニングを行なうことにより、ゲートバスライン２ｔ
及び補助蓄積容量バスライン２ｃを形成する。透過型液
晶表示装置の場合は、透明基板を用いる。反射型液晶表
示装置の場合は、透明基板に限らず、不透明基板を用い
ることもできる。但し、表面は絶縁性であることが必要
である。酸化膜を形成したシリコン基板、表面に絶縁層
を形成した金属板等、絶縁性表面を有する基板であれば
よい。
【００２１】図１（Ｄ）に示すように、この電極層は、
好ましくは例えば下側に厚さ約１００ｎｍのＡｌ層２−
１、上側に厚さ約５０ｎｍのＴｉ層２‐２を積層して形
成する。
好ましくは例えば下側に厚さ約１００ｎｍのＡｌ層２−
１、上側に厚さ約５０ｎｍのＴｉ層２‐２を積層して形
成する。
【００２２】電極層のパターニングの後、例えば厚さ４
００ｎｍのＳｉ3Ｎ4層で形成した絶縁層３を例えばＣＶ
Ｄにより堆積する。この絶縁層３は、薄膜トランジスタ
領域においてはゲート絶縁膜３ｔを構成し、補助蓄積容
量においてはキャパシタ誘電体膜３ｃを形成する。
００ｎｍのＳｉ3Ｎ4層で形成した絶縁層３を例えばＣＶ
Ｄにより堆積する。この絶縁層３は、薄膜トランジスタ
領域においてはゲート絶縁膜３ｔを構成し、補助蓄積容
量においてはキャパシタ誘電体膜３ｃを形成する。
【００２３】絶縁層３の上に、薄膜トランジスタのチャ
ネルを構成することのできる、例えば厚さ３０ｎｍの高
抵抗率アモルファスシリコン層１１を例えばＣＶＤによ
り堆積する。高抵抗率アモルファスシリコン層１１の上
に、エッチングストッパ層として、例えば厚さ約１５０
ｎｍのＳｉ3Ｎ4層１２をＣＶＤにより堆積する。Ｓｉ 3
Ｎ4層１２をホトリソグラフィーとエッチングを用いて
パターニングし、薄膜トランジスタ領域にチャネル保護
層１２ｔを残し、補助蓄積容量領域にキャパシタ保護層
１２ｃを残す。
ネルを構成することのできる、例えば厚さ３０ｎｍの高
抵抗率アモルファスシリコン層１１を例えばＣＶＤによ
り堆積する。高抵抗率アモルファスシリコン層１１の上
に、エッチングストッパ層として、例えば厚さ約１５０
ｎｍのＳｉ3Ｎ4層１２をＣＶＤにより堆積する。Ｓｉ 3
Ｎ4層１２をホトリソグラフィーとエッチングを用いて
パターニングし、薄膜トランジスタ領域にチャネル保護
層１２ｔを残し、補助蓄積容量領域にキャパシタ保護層
１２ｃを残す。
【００２４】この絶縁層１２ｔ、１２ｃを覆うように、
高抵抗率アモルファスシリコン層１１の上に例えば厚さ
約３０ｎｍのｎ+型（低抵抗率）アモルファスシリコン
層１３をＣＶＤで堆積する。その上に、例えば厚さ約２
０ｎｍのＴｉ層４ａ、厚さ約７５ｎｍのＡｌ層４ｂ、厚
さ約４０ｎｍのＴｉ層４ｃを順次スパッタリングにより
堆積する。
高抵抗率アモルファスシリコン層１１の上に例えば厚さ
約３０ｎｍのｎ+型（低抵抗率）アモルファスシリコン
層１３をＣＶＤで堆積する。その上に、例えば厚さ約２
０ｎｍのＴｉ層４ａ、厚さ約７５ｎｍのＡｌ層４ｂ、厚
さ約４０ｎｍのＴｉ層４ｃを順次スパッタリングにより
堆積する。
【００２５】その後、Ｔｉ層４ｃの上にレジストパター
ンを形成し、例えばＣｌ系エッチングガスを用いた反応
性イオンエッチング（ＲＩＥ）によりＴｉ層４ｃ、Ａｌ
層４ｂ、Ｔｉ層４ａをエッチングし、さらにｎ+型アモ
ルファスシリコン層１３、高抵抗率アモルファスシリコ
ン層１１をエッチングする。
ンを形成し、例えばＣｌ系エッチングガスを用いた反応
性イオンエッチング（ＲＩＥ）によりＴｉ層４ｃ、Ａｌ
層４ｂ、Ｔｉ層４ａをエッチングし、さらにｎ+型アモ
ルファスシリコン層１３、高抵抗率アモルファスシリコ
ン層１１をエッチングする。
【００２６】チャネル保護層１２ｔは、エッチングスト
ッパとして機能し、その下の高抵抗率シリコン層１１ｔ
を保護する。チャネル保護層１２ｔの両側においては、
ｎ+型シリコン層１３ｔが高抵抗率シリコン層１１ｔの
上にコンタクトする。このようにして、チャネル層１１
ｔの離れた領域上に１対のソース／ドレイン電極Ｓ，Ｄ
が形成される。
ッパとして機能し、その下の高抵抗率シリコン層１１ｔ
を保護する。チャネル保護層１２ｔの両側においては、
ｎ+型シリコン層１３ｔが高抵抗率シリコン層１１ｔの
上にコンタクトする。このようにして、チャネル層１１
ｔの離れた領域上に１対のソース／ドレイン電極Ｓ，Ｄ
が形成される。
【００２７】又、補助蓄積容量領域においては、キャパ
シタ保護層１２ｃは限られた領域内にのみ残されてお
り、その周囲においてはｎ+型シリコン層１３ｃがその
下の高抵抗率シリコン層１１ｃにコンタクトする。高抵
抗率シリコン層１１ｃ、ｎ+型シリコン層１３ｃ、金属
電極４ａ、４ｂ、４ｃは、キャパシタの上部電極を構成
する。
シタ保護層１２ｃは限られた領域内にのみ残されてお
り、その周囲においてはｎ+型シリコン層１３ｃがその
下の高抵抗率シリコン層１１ｃにコンタクトする。高抵
抗率シリコン層１１ｃ、ｎ+型シリコン層１３ｃ、金属
電極４ａ、４ｂ、４ｃは、キャパシタの上部電極を構成
する。
【００２８】その後、ソース／ドレイン電極Ｓ，Ｄ及び
上部電極を覆うように、例えば厚さ約３００ｎｍのＳｉ
3Ｎ4層の上部保護層１４をＣＶＤにより堆積する。上部
保護層１４は、Ｓｉ3Ｎ4層の他、有機絶縁層等で形成し
てもよい。Ｓｉ3Ｎ4層１４の上に、レジストパターンを
形成し、ソース電極Ｓ上及び上部電極上に接続穴を開口
するエッチングを行なう。この時、ドレイン電極Ｄはレ
ジストパターンに覆われている。
上部電極を覆うように、例えば厚さ約３００ｎｍのＳｉ
3Ｎ4層の上部保護層１４をＣＶＤにより堆積する。上部
保護層１４は、Ｓｉ3Ｎ4層の他、有機絶縁層等で形成し
てもよい。Ｓｉ3Ｎ4層１４の上に、レジストパターンを
形成し、ソース電極Ｓ上及び上部電極上に接続穴を開口
するエッチングを行なう。この時、ドレイン電極Ｄはレ
ジストパターンに覆われている。
【００２９】このエッチングは、例えばＣＦ4、ＣＨ
Ｆ3、ＳＦ6等のＦ系ドライエッチャントを用いたＲＩＥ
により行なう。キャパシタの上部電極４ｃにピンホール
が存在しても、その下のｎ+型シリコン層１３ｃ、キャ
パシタ保護層１２ｃ、高抵抗率シリコン層１１ｃ、Ｓｉ
3Ｎ4層３ｃをエッチングしないと、下部電極２ｃの表面
は露出されない。従って、下部電極と上部電極との短絡
を防止しつつ、開口８ｃを形成することができる。
Ｆ3、ＳＦ6等のＦ系ドライエッチャントを用いたＲＩＥ
により行なう。キャパシタの上部電極４ｃにピンホール
が存在しても、その下のｎ+型シリコン層１３ｃ、キャ
パシタ保護層１２ｃ、高抵抗率シリコン層１１ｃ、Ｓｉ
3Ｎ4層３ｃをエッチングしないと、下部電極２ｃの表面
は露出されない。従って、下部電極と上部電極との短絡
を防止しつつ、開口８ｃを形成することができる。
【００３０】なお、薄膜トランジスタのソース電極Ｓに
おいては、同様に開口８ｔが形成される。ソース電極Ｓ
においては、例えピンホールが存在しても、ソース電極
Ｓの一部がエッチングされるのみであり、その機能に与
える影響は小さい。
おいては、同様に開口８ｔが形成される。ソース電極Ｓ
においては、例えピンホールが存在しても、ソース電極
Ｓの一部がエッチングされるのみであり、その機能に与
える影響は小さい。
【００３１】Ｓｉ3Ｎ4層１４に開口を形成した後、その
上にＩＴＯ層を堆積し、パターニングすることにより透
明画素電極５を形成する。キャパシタの上部電極は、透
明画素電極５を介してソース電極Ｓに接続され、ドレイ
ン電極Ｄ，ソース電極Ｓを介して画素電極に駆動電圧が
与えられた時に、キャパシタにその電圧を蓄積すること
ができる。
上にＩＴＯ層を堆積し、パターニングすることにより透
明画素電極５を形成する。キャパシタの上部電極は、透
明画素電極５を介してソース電極Ｓに接続され、ドレイ
ン電極Ｄ，ソース電極Ｓを介して画素電極に駆動電圧が
与えられた時に、キャパシタにその電圧を蓄積すること
ができる。
【００３２】なお、アモルファスシリコン層を用いて薄
膜トランジスタを形成する場合を説明したが、アモルフ
ァスシリコン層を堆積した後、ＸｅＣｌレーザ光のアニ
ーリングを行なうこと等により、アモルファスシリコン
層を多結晶シリコン層に変換してもよい。多結晶シリコ
ン層を用いれば、薄膜トランジスタの性能を向上するこ
とができる。
膜トランジスタを形成する場合を説明したが、アモルフ
ァスシリコン層を堆積した後、ＸｅＣｌレーザ光のアニ
ーリングを行なうこと等により、アモルファスシリコン
層を多結晶シリコン層に変換してもよい。多結晶シリコ
ン層を用いれば、薄膜トランジスタの性能を向上するこ
とができる。
【００３３】図２（Ａ）は、薄膜トランジスタ基板に形
成される回路の等価回路を示す。ドレインバスラインＤ
Ｂは、縦方向に複数本形成されている。ゲートバスライ
ンＧＢ及び補助蓄積容量バスラインＣＳＢはそれぞれ水
平方向に複数本形成されている。
成される回路の等価回路を示す。ドレインバスラインＤ
Ｂは、縦方向に複数本形成されている。ゲートバスライ
ンＧＢ及び補助蓄積容量バスラインＣＳＢはそれぞれ水
平方向に複数本形成されている。
【００３４】ドレインバスラインＤＢとゲートバスライ
ンＧＢの各交差点に、薄膜トランジスタＴＲが接続され
る。薄膜トランジスタＴＲのドレイン電極Ｄがドレイン
バスラインＤＢに接続され、絶縁ゲート電極がゲートバ
スラインＧＢに接続され、ソース電極Ｓは、透明画素電
極ＰＸに接続される。
ンＧＢの各交差点に、薄膜トランジスタＴＲが接続され
る。薄膜トランジスタＴＲのドレイン電極Ｄがドレイン
バスラインＤＢに接続され、絶縁ゲート電極がゲートバ
スラインＧＢに接続され、ソース電極Ｓは、透明画素電
極ＰＸに接続される。
【００３５】透明画素電極ＰＸと補助蓄積容量バスライ
ンＣＳＢとの間に、キャパシタＣが接続される。補助蓄
積容量バスラインＣＳＢは接地電圧等の定電圧に保持さ
れ、キャパシタＣは、ドレインバスラインＤＢからドレ
イン電極Ｄを介して供給される画像信号電圧を蓄積す
る。図には、２行、２列の構成を示したが、実際の薄膜
トランジスタ基板には、多数行、多数列の画素が形成さ
れる。
ンＣＳＢとの間に、キャパシタＣが接続される。補助蓄
積容量バスラインＣＳＢは接地電圧等の定電圧に保持さ
れ、キャパシタＣは、ドレインバスラインＤＢからドレ
イン電極Ｄを介して供給される画像信号電圧を蓄積す
る。図には、２行、２列の構成を示したが、実際の薄膜
トランジスタ基板には、多数行、多数列の画素が形成さ
れる。
【００３６】チャネル層の上にエッチングストッパを形
成する構成を説明したが、チャネル層を厚くし、エッチ
ングストッパを省略することもできる。
成する構成を説明したが、チャネル層を厚くし、エッチ
ングストッパを省略することもできる。
【００３７】図２（Ｂ）は、チャネルエッチタイプの薄
膜トランジスタを用いた場合の構成を示す。なお、図１
における構成と同様の構成には、同様の符号を付して説
明を簡略化する。
膜トランジスタを用いた場合の構成を示す。なお、図１
における構成と同様の構成には、同様の符号を付して説
明を簡略化する。
【００３８】ゲート絶縁層３ｔ、キャパシタ誘電体層３
ｃを構成する絶縁層３を堆積した後、チャネルを形成す
ることのできる高抵抗率アモルファスシリコン層１１を
堆積し、その上にｎ型不純物を高濃度にドープしたｎ+
型アモルファスシリコン層１３を堆積する。その後、ｎ
+型アモルファスシリコン層１３の上にレジストパター
ンを形成し、エッチングを行なうことによりｎ+型アモ
ルファスシリコン層１３、ｎ型アモルファスシリコンシ
リコン層１１をパターニングし、薄膜トランジスタ領域
及び蓄積容量形成領域にのみシリコン層１３ｔ、１１
ｔ、１３ｃ、１１ｃを残す。
ｃを構成する絶縁層３を堆積した後、チャネルを形成す
ることのできる高抵抗率アモルファスシリコン層１１を
堆積し、その上にｎ型不純物を高濃度にドープしたｎ+
型アモルファスシリコン層１３を堆積する。その後、ｎ
+型アモルファスシリコン層１３の上にレジストパター
ンを形成し、エッチングを行なうことによりｎ+型アモ
ルファスシリコン層１３、ｎ型アモルファスシリコンシ
リコン層１１をパターニングし、薄膜トランジスタ領域
及び蓄積容量形成領域にのみシリコン層１３ｔ、１１
ｔ、１３ｃ、１１ｃを残す。
【００３９】その後、金属電極層４を堆積し、パターニ
ングを行なうことによりソース／ドレイン電極４ｔ及び
キャパシタの上部金属電極４ｃをパターニングする。こ
のエッチングにおいて、金属電極層をエッチングした後
エッチング量をコントロールすることにより、ｎ+型ア
モルファスシリコン層１３ｔはエッチングするが、その
下の高抵抗率アモルファスシリコン層１１ｔの厚さの一
部は残るようにエッチングを制御する。なお、補助蓄積
容量領域においては、アモルファスシリコン層１３ｃ、
１１ｃは完全に金属電極層４ｃで覆われている。
ングを行なうことによりソース／ドレイン電極４ｔ及び
キャパシタの上部金属電極４ｃをパターニングする。こ
のエッチングにおいて、金属電極層をエッチングした後
エッチング量をコントロールすることにより、ｎ+型ア
モルファスシリコン層１３ｔはエッチングするが、その
下の高抵抗率アモルファスシリコン層１１ｔの厚さの一
部は残るようにエッチングを制御する。なお、補助蓄積
容量領域においては、アモルファスシリコン層１３ｃ、
１１ｃは完全に金属電極層４ｃで覆われている。
【００４０】その後、前述の実施例同様、Ｓｉ3Ｎ4層１
４を堆積し、Ｓｉ3Ｎ4層１４を貫通する接続孔８ｔ、８
ｃをエッチングで形成する。接続孔８ｔ、８ｃを開口し
た後、透明画素電極５を堆積、パターニングする。
４を堆積し、Ｓｉ3Ｎ4層１４を貫通する接続孔８ｔ、８
ｃをエッチングで形成する。接続孔８ｔ、８ｃを開口し
た後、透明画素電極５を堆積、パターニングする。
【００４１】Ｓｉ3Ｎ4層に接続孔８ｔ、８ｃをエッチン
グする時に、金属電極層４ｃにピンホールが存在して
も、エッチングは先ずその下のシリコン層１３ｃ、１１
ｃに対して行なわれ、その後Ｓｉ3Ｎ4層３ｃに進む。従
って、下部電極２ｃが露出する前にエッチングを停止す
ることができ、上部電極と下部電極との短絡を防止する
ことができる。
グする時に、金属電極層４ｃにピンホールが存在して
も、エッチングは先ずその下のシリコン層１３ｃ、１１
ｃに対して行なわれ、その後Ｓｉ3Ｎ4層３ｃに進む。従
って、下部電極２ｃが露出する前にエッチングを停止す
ることができ、上部電極と下部電極との短絡を防止する
ことができる。
【００４２】図３は、上述のような薄膜トランジスタ基
板と公知のカラーフィルタ基板とを用いて液晶表示装置
を形成した状態を示す。薄膜トランジスタ基板ＴＲＳの
表面には、画素電極ＰＸが形成されている。
板と公知のカラーフィルタ基板とを用いて液晶表示装置
を形成した状態を示す。薄膜トランジスタ基板ＴＲＳの
表面には、画素電極ＰＸが形成されている。
【００４３】対向するカラーフィルタ基板ＣＦＳの上に
は、例えば赤、緑、青のカラーフィルタＣＦが形成さ
れ、カラーフィルタＣＦの上に表示領域全体に共通の透
明コモン電極ＣＴがＩＴＯで形成されている。さらに、
局所的に絶縁性突起部ＶＡが形成されている。突起部Ｖ
Ａが存在する部分においては、電気力線の分布が調整さ
れる。
は、例えば赤、緑、青のカラーフィルタＣＦが形成さ
れ、カラーフィルタＣＦの上に表示領域全体に共通の透
明コモン電極ＣＴがＩＴＯで形成されている。さらに、
局所的に絶縁性突起部ＶＡが形成されている。突起部Ｖ
Ａが存在する部分においては、電気力線の分布が調整さ
れる。
【００４４】電極間に電圧を印加しない状態において
は、液晶層ＬＣの液晶分子は、基板表面に垂直に配向す
る。電極間に電圧を印加すると、液晶層ＬＣ内の液晶
は、電気力線に垂直に配列するようにその配向が変調さ
れる。突起部ＶＡにおいては、電圧無印加時の液晶分子
の配向が傾いているため、電圧を印加した時に液晶分子
が倒れこむ方向を制御することができる。従って、配向
方向の異なる複数の領域を有するマルチバーチィカル配
列（ＭＶＡ）液晶表示装置が構成される。
は、液晶層ＬＣの液晶分子は、基板表面に垂直に配向す
る。電極間に電圧を印加すると、液晶層ＬＣ内の液晶
は、電気力線に垂直に配列するようにその配向が変調さ
れる。突起部ＶＡにおいては、電圧無印加時の液晶分子
の配向が傾いているため、電圧を印加した時に液晶分子
が倒れこむ方向を制御することができる。従って、配向
方向の異なる複数の領域を有するマルチバーチィカル配
列（ＭＶＡ）液晶表示装置が構成される。
【００４５】補助蓄積容量は、ゲートバスラインと別個
に補助蓄積容量バスラインを形成し、その上に形成する
場合に限らない。ゲートバスラインを利用して補助蓄積
容量を形成することもできる。
に補助蓄積容量バスラインを形成し、その上に形成する
場合に限らない。ゲートバスラインを利用して補助蓄積
容量を形成することもできる。
【００４６】図４は、ゲートバスライン上に補助蓄積容
量を形成する構成例を示す。ゲートバスライン２ｔを形
成する。ゲートバスライン２ｔは、薄膜トランジスタを
形成する領域の他、補助蓄積キャパシタを形成する領域
を含む。ゲートバスラインの上にゲート絶縁膜を形成し
た後、チャネルを構成する高抵抗率アモルファスシリコ
ン層、エッチングストッパとなるＳｉ3Ｎ4層を堆積す
る。Ｓｉ3Ｎ4層を選択的にエッチングし、ゲートバスラ
イン上の薄膜トランジスタ領域と補助蓄積キャパシタ領
域にチャネル保護膜１２ｔ、キャパシタ保護膜１２ｃを
残す。
量を形成する構成例を示す。ゲートバスライン２ｔを形
成する。ゲートバスライン２ｔは、薄膜トランジスタを
形成する領域の他、補助蓄積キャパシタを形成する領域
を含む。ゲートバスラインの上にゲート絶縁膜を形成し
た後、チャネルを構成する高抵抗率アモルファスシリコ
ン層、エッチングストッパとなるＳｉ3Ｎ4層を堆積す
る。Ｓｉ3Ｎ4層を選択的にエッチングし、ゲートバスラ
イン上の薄膜トランジスタ領域と補助蓄積キャパシタ領
域にチャネル保護膜１２ｔ、キャパシタ保護膜１２ｃを
残す。
【００４７】ソース／ドレイン電極及び上部電極を形成
するｎ+型アモルファスシリコン層、金属電極層を堆積
し、パターニングすることにより、薄膜トランジスタ領
域にソース／ドレイン電極４ｔを形成すると共に、補助
蓄積キャパシタ領域に上部電極４ｃを形成する。その
後、前述の実施例同様の工程を行なうことにより、薄膜
トランジスタ基板を形成する。
するｎ+型アモルファスシリコン層、金属電極層を堆積
し、パターニングすることにより、薄膜トランジスタ領
域にソース／ドレイン電極４ｔを形成すると共に、補助
蓄積キャパシタ領域に上部電極４ｃを形成する。その
後、前述の実施例同様の工程を行なうことにより、薄膜
トランジスタ基板を形成する。
【００４８】なお、上部電極４ｃは、図中上の画素の透
明画素電極５と接続孔８ｃを介して接続される。このよ
うな構成とすれば、補助蓄積容量の上部電極に印加され
る電圧は隣の画素の電圧であり、その時ゲートバスライ
ン２ｔは定電位に保持されている。従って、補助蓄積容
量に効率的に電荷を蓄積することができる。
明画素電極５と接続孔８ｃを介して接続される。このよ
うな構成とすれば、補助蓄積容量の上部電極に印加され
る電圧は隣の画素の電圧であり、その時ゲートバスライ
ン２ｔは定電位に保持されている。従って、補助蓄積容
量に効率的に電荷を蓄積することができる。
【００４９】ゲートバスライン、補助蓄積容量下部電極
をＡｌ／Ｔｉ積層で形成する場合を説明したが、このバ
スラインは他の導電体で形成してもよい。例えば、Ｃｒ
単層、Ａｌ／Ｍｏ積層構成とすることもできる。
をＡｌ／Ｔｉ積層で形成する場合を説明したが、このバ
スラインは他の導電体で形成してもよい。例えば、Ｃｒ
単層、Ａｌ／Ｍｏ積層構成とすることもできる。
【００５０】ゲート絶縁膜、エッチングストッパ層、上
部絶縁保護膜を窒化シリコン層で形成する場合を説明し
たが、他の絶縁層を用いてもよい。例えば、酸化シリコ
ン層、酸化窒化シリコン層を用いることもできる。複数
種類の絶縁層を組合わせて用いてもよい。
部絶縁保護膜を窒化シリコン層で形成する場合を説明し
たが、他の絶縁層を用いてもよい。例えば、酸化シリコ
ン層、酸化窒化シリコン層を用いることもできる。複数
種類の絶縁層を組合わせて用いてもよい。
【００５１】ソース／ドレインの金属電極をＴｉ／Ａｌ
／Ｔｉ積層で形成する場合を説明したが、他の導電体で
形成しても良い。例えば、Ｃｒ単層、Ｍｏ／Ａｌ／Ｍｏ
積層で形成しても良い。
／Ｔｉ積層で形成する場合を説明したが、他の導電体で
形成しても良い。例えば、Ｃｒ単層、Ｍｏ／Ａｌ／Ｍｏ
積層で形成しても良い。
【００５２】その他種々の変更、改良、組み合わせが可
能なことは当業者に自明であろう。
能なことは当業者に自明であろう。
【００５３】以下，本発明の特徴を付記する。
【００５４】（付記１） 絶縁性表面を有する基板と、
前記基板上に形成された導電材料層のゲート電極と、前
記基板上に，前記ゲート電極と同一材料層で形成された
キャパシタ下部電極と、前記ゲート電極と前記キャパシ
タ下部電極とを覆って，前記基板上に形成された第１絶
縁層と、前記第１絶縁層上で、前記ゲート電極を跨いで
形成された高抵抗率半導体のチャネル層と、前記第１絶
縁層上で、前記キャパシタ下部電極上方に、前記チャネ
ル層と同一材料層で形成された高抵抗率半導体のキャパ
シタ上部電極下部層と、前記チャネル層の中間部上に形
成されたチャネル保護層と、前記キャパシタ上部電極下
部層の接続領域上に，前記チャネル保護層と同一材料層
で形成されたキャパシタ保護層と、前記チャネル保護層
上で分離されて、前記チャネル層上に形成されたn+型の
１対のソース／ドレイン電極と、前記キャパシタ保護層
を覆って、前記キャパシタ上部電極下部層上に，前記ソ
ース／ドレイン電極と同一材料層で形成されたキャパシ
タ上部電極上部層と、前記ソース／ドレイン電極，前記
キャパシタ上部電極上部層を覆って，前記第１絶縁層上
に形成された第２絶縁層と、前記第２絶縁層を貫通し、
前記1対のソース／ドレイン電極の一方を露出する第１
接続孔と、前記第２絶縁層を貫通し、前記キャパシタ上
部電極上部層の接続領域を露出する第２接続孔と、前記
第２絶縁層上に形成され，前記第１接続孔および第２接
続孔で、前記一方のソース／ドレイン電極および前記キ
ャパシタ上部電極上部層と接続された画素電極と、を有
する薄膜トランジスタ基板。
前記基板上に形成された導電材料層のゲート電極と、前
記基板上に，前記ゲート電極と同一材料層で形成された
キャパシタ下部電極と、前記ゲート電極と前記キャパシ
タ下部電極とを覆って，前記基板上に形成された第１絶
縁層と、前記第１絶縁層上で、前記ゲート電極を跨いで
形成された高抵抗率半導体のチャネル層と、前記第１絶
縁層上で、前記キャパシタ下部電極上方に、前記チャネ
ル層と同一材料層で形成された高抵抗率半導体のキャパ
シタ上部電極下部層と、前記チャネル層の中間部上に形
成されたチャネル保護層と、前記キャパシタ上部電極下
部層の接続領域上に，前記チャネル保護層と同一材料層
で形成されたキャパシタ保護層と、前記チャネル保護層
上で分離されて、前記チャネル層上に形成されたn+型の
１対のソース／ドレイン電極と、前記キャパシタ保護層
を覆って、前記キャパシタ上部電極下部層上に，前記ソ
ース／ドレイン電極と同一材料層で形成されたキャパシ
タ上部電極上部層と、前記ソース／ドレイン電極，前記
キャパシタ上部電極上部層を覆って，前記第１絶縁層上
に形成された第２絶縁層と、前記第２絶縁層を貫通し、
前記1対のソース／ドレイン電極の一方を露出する第１
接続孔と、前記第２絶縁層を貫通し、前記キャパシタ上
部電極上部層の接続領域を露出する第２接続孔と、前記
第２絶縁層上に形成され，前記第１接続孔および第２接
続孔で、前記一方のソース／ドレイン電極および前記キ
ャパシタ上部電極上部層と接続された画素電極と、を有
する薄膜トランジスタ基板。
【００５５】（付記２） 前記ゲート電極と前記キャパ
シタ下部電極とが、それぞれ、前記基板上に形成された
電気的に分離されたバスラインの一部で形成されている
付記１記載の薄膜トランジスタ基板。
シタ下部電極とが、それぞれ、前記基板上に形成された
電気的に分離されたバスラインの一部で形成されている
付記１記載の薄膜トランジスタ基板。
【００５６】（付記３） 前記ゲート電極と前記キャパ
シタ下部電極とが、前記基板上に形成されたゲートバス
ラインの異なる部分で形成されている付記１記載の薄膜
トランジスタ基板。
シタ下部電極とが、前記基板上に形成されたゲートバス
ラインの異なる部分で形成されている付記１記載の薄膜
トランジスタ基板。
【００５７】（付記４） 前記チャネル層，前記キャパ
シタ上部電極下部層は，高抵抗率アモルファスシリコン
層で形成され，前記ソース／ドレイン電極，前記キャパ
シタ上部電極上部層は、前記高抵抗率アモルファスシリ
コン層上に形成されたドープドアモルファスシリコン層
を含む付記１記載の薄膜トランジスタ基板。
シタ上部電極下部層は，高抵抗率アモルファスシリコン
層で形成され，前記ソース／ドレイン電極，前記キャパ
シタ上部電極上部層は、前記高抵抗率アモルファスシリ
コン層上に形成されたドープドアモルファスシリコン層
を含む付記１記載の薄膜トランジスタ基板。
【００５８】（付記５） 絶縁性表面を有する基板と、
前記基板上に形成された導電材料層のゲート電極と、前
記基板上に，前記ゲート電極と同一材料層で形成された
キャパシタ下部電極と、前記ゲート電極と前記キャパシ
タ下部電極とを覆って，前記基板上に形成された第１絶
縁層と、前記第１絶縁層上で、前記ゲート電極を跨いで
形成され、前記ゲート電極上方の表面に凹部を有する高
抵抗率半導体のチャネル層と、前記第１絶縁層上で、前
記キャパシタ下部電極上方に、前記チャネル層と同一材
料層で形成され、表面に凹部は有さない高抵抗率半導体
のキャパシタ上部電極下部層と、前記チャネル層の凹部
両側領域上に形成された低抵抗率の１対のソース／ドレ
イン電極と、前記キャパシタ上部電極下部層上に，前記
ソース／ドレイン電極と同一材料層で形成されたキャパ
シタ上部電極上部層と、前記ソース／ドレイン電極，前
記キャパシタ上部電極上部層を覆って，前記第１絶縁層
上に形成された第２絶縁層と、前記第２絶縁層を貫通
し、前記1対のソース／ドレイン電極の一方を露出する
第１接続孔と、前記第２絶縁層を貫通し、前記キャパシ
タ上部電極上部層の接続領域を露出する第２接続孔と、
前記第２絶縁層上に形成され，前記第１接続孔および第
２接続孔で、前記一方のソース／ドレイン電極および前
記キャパシタ上部電極上部層と接続された画素電極と、
を有する薄膜トランジスタ基板。
前記基板上に形成された導電材料層のゲート電極と、前
記基板上に，前記ゲート電極と同一材料層で形成された
キャパシタ下部電極と、前記ゲート電極と前記キャパシ
タ下部電極とを覆って，前記基板上に形成された第１絶
縁層と、前記第１絶縁層上で、前記ゲート電極を跨いで
形成され、前記ゲート電極上方の表面に凹部を有する高
抵抗率半導体のチャネル層と、前記第１絶縁層上で、前
記キャパシタ下部電極上方に、前記チャネル層と同一材
料層で形成され、表面に凹部は有さない高抵抗率半導体
のキャパシタ上部電極下部層と、前記チャネル層の凹部
両側領域上に形成された低抵抗率の１対のソース／ドレ
イン電極と、前記キャパシタ上部電極下部層上に，前記
ソース／ドレイン電極と同一材料層で形成されたキャパ
シタ上部電極上部層と、前記ソース／ドレイン電極，前
記キャパシタ上部電極上部層を覆って，前記第１絶縁層
上に形成された第２絶縁層と、前記第２絶縁層を貫通
し、前記1対のソース／ドレイン電極の一方を露出する
第１接続孔と、前記第２絶縁層を貫通し、前記キャパシ
タ上部電極上部層の接続領域を露出する第２接続孔と、
前記第２絶縁層上に形成され，前記第１接続孔および第
２接続孔で、前記一方のソース／ドレイン電極および前
記キャパシタ上部電極上部層と接続された画素電極と、
を有する薄膜トランジスタ基板。
【００５９】（付記６） 前記ゲート電極と前記キャパ
シタ下部電極とが、それぞれ、前記基板上に形成された
電気的に分離されたバスラインの一部で形成されている
付記５記載の薄膜トランジスタ基板。
シタ下部電極とが、それぞれ、前記基板上に形成された
電気的に分離されたバスラインの一部で形成されている
付記５記載の薄膜トランジスタ基板。
【００６０】（付記７） 前記ゲート電極と前記キャパ
シタ下部電極とが、前記基板上に形成されたゲートバス
ラインの異なる部分で形成されている付記５記載の薄膜
トランジスタ基板。
シタ下部電極とが、前記基板上に形成されたゲートバス
ラインの異なる部分で形成されている付記５記載の薄膜
トランジスタ基板。
【００６１】（付記８） 前記チャネル層，前記キャパ
シタ上部電極下部層は，高抵抗率アモルファスシリコン
層で形成され，前記ソース／ドレイン電極，前記キャパ
シタ上部電極上部層は、前記高抵抗率アモルファスシリ
コン層上に形成されたドープドアモルファスシリコン層
を含む付記５記載の薄膜トランジスタ基板。
シタ上部電極下部層は，高抵抗率アモルファスシリコン
層で形成され，前記ソース／ドレイン電極，前記キャパ
シタ上部電極上部層は、前記高抵抗率アモルファスシリ
コン層上に形成されたドープドアモルファスシリコン層
を含む付記５記載の薄膜トランジスタ基板。
【００６２】（付記９） 付記１〜８のいずれか１項記
載の薄膜トランジスタ基板と、透明基板上に、カラーフ
ィルタ，透明コモン電極を形成したカラーフィルタ基板
と、前記薄膜トランジスタ基板と前記カラーフィルタ基
板との間に挟持された液晶層と、を有する液晶表示装
置。
載の薄膜トランジスタ基板と、透明基板上に、カラーフ
ィルタ，透明コモン電極を形成したカラーフィルタ基板
と、前記薄膜トランジスタ基板と前記カラーフィルタ基
板との間に挟持された液晶層と、を有する液晶表示装
置。
【００６３】（付記１０） （ａ）基板上に、導電材料
層を堆積し，パターニングすることにより、ゲート電極
とキャパシタ下部電極とを形成する工程と、（ｂ）前記
ゲート電極と前記キャパシタ下部電極とを覆って，前記
基板上に第１絶縁層を堆積する工程と、（ｃ）前記第１
絶縁層上に、高抵抗率半導体層と、その上にエッチング
ストッパ層とを堆積する工程と、（ｄ）前記エッチング
ストッパ層を選択的にエッチングし、前記ゲート電極上
方の前記高抵抗率半導体層のチャネル領域の中間部上に
チャネル保護層を、前記キャパシタ下部電極上方の前記
高抵抗率半導体層の接続領域上にキャパシタ保護層を残
す工程と、（ｅ）前記チャネル保護層，前記キャパシタ
保護層を覆って，前記高抵抗半導体層上に低抵抗率半導
体層を堆積し，その上に金属層を堆積する工程と、
（ｆ）前記金属層，前記低抵抗率半導体層，前記高抵抗
率半導体層を選択的にエッチングし、高抵抗率半導体層
のチャネル層，その上に前記チャネル保護層上で分離さ
れた低抵抗率の１対のソース／ドレイン電極、高抵抗率
半導体層のキャパシタ上部電極下部層、前記キャパシタ
保護層を覆う、前記キャパシタ上部電極下部層上のキャ
パシタ上部電極上部層を形成する工程と、（ｇ）前記ソ
ース／ドレイン電極，前記キャパシタ上部電極上部層を
覆って，前記第１絶縁層上に第２絶縁層を形成する工程
と、（ｈ）前記第２絶縁層を貫通し、前記1対のソース
／ドレイン電極の一方を露出する第１接続孔と、前記第
２絶縁層を貫通し、前記キャパシタ上部電極上部層を露
出する第２接続孔とをエッチングする工程と、（ｉ）前
記第２絶縁層上に，前記第１接続孔および第２接続孔
で、前記一方のソース／ドレイン電極および前記キャパ
シタ上部電極上部層と接続された画素電極を形成する工
程と、を有する薄膜トランジスタ基板の製造方法。
層を堆積し，パターニングすることにより、ゲート電極
とキャパシタ下部電極とを形成する工程と、（ｂ）前記
ゲート電極と前記キャパシタ下部電極とを覆って，前記
基板上に第１絶縁層を堆積する工程と、（ｃ）前記第１
絶縁層上に、高抵抗率半導体層と、その上にエッチング
ストッパ層とを堆積する工程と、（ｄ）前記エッチング
ストッパ層を選択的にエッチングし、前記ゲート電極上
方の前記高抵抗率半導体層のチャネル領域の中間部上に
チャネル保護層を、前記キャパシタ下部電極上方の前記
高抵抗率半導体層の接続領域上にキャパシタ保護層を残
す工程と、（ｅ）前記チャネル保護層，前記キャパシタ
保護層を覆って，前記高抵抗半導体層上に低抵抗率半導
体層を堆積し，その上に金属層を堆積する工程と、
（ｆ）前記金属層，前記低抵抗率半導体層，前記高抵抗
率半導体層を選択的にエッチングし、高抵抗率半導体層
のチャネル層，その上に前記チャネル保護層上で分離さ
れた低抵抗率の１対のソース／ドレイン電極、高抵抗率
半導体層のキャパシタ上部電極下部層、前記キャパシタ
保護層を覆う、前記キャパシタ上部電極下部層上のキャ
パシタ上部電極上部層を形成する工程と、（ｇ）前記ソ
ース／ドレイン電極，前記キャパシタ上部電極上部層を
覆って，前記第１絶縁層上に第２絶縁層を形成する工程
と、（ｈ）前記第２絶縁層を貫通し、前記1対のソース
／ドレイン電極の一方を露出する第１接続孔と、前記第
２絶縁層を貫通し、前記キャパシタ上部電極上部層を露
出する第２接続孔とをエッチングする工程と、（ｉ）前
記第２絶縁層上に，前記第１接続孔および第２接続孔
で、前記一方のソース／ドレイン電極および前記キャパ
シタ上部電極上部層と接続された画素電極を形成する工
程と、を有する薄膜トランジスタ基板の製造方法。
【００６４】（付記１１） 前記工程（ｆ）が、前記１
対のソース／ドレイン電極間の前記チャネル保護層をエ
ッチングストッパとして，前記金属層，前記低抵抗率半
導体層，前記高抵抗率半導体層をエッチングする工程を
含み、む付記１０記載の薄膜トランジスタ基板の製造方
法。
対のソース／ドレイン電極間の前記チャネル保護層をエ
ッチングストッパとして，前記金属層，前記低抵抗率半
導体層，前記高抵抗率半導体層をエッチングする工程を
含み、む付記１０記載の薄膜トランジスタ基板の製造方
法。
【００６５】（付記１２） （ａ）基板上に、導電材料
層を堆積し，パターニングすることにより、ゲート電極
とキャパシタ下部電極とを形成する工程と、（ｂ）前記
ゲート電極と前記キャパシタ下部電極とを覆って，前記
基板上に第１絶縁層を堆積する工程と、（ｃ）前記第１
絶縁層上に、高抵抗率半導体層，その上の低抵抗率半導
体層を堆積し，パターニングすることにより、前記ゲー
ト電極を跨いだチャネル層とコンタクト層、前記キャパ
シタ下部電極上方のキャパシタ上部電極下部層とを形成
する工程と、（ｄ）前記コンタクト層，前記キャパシタ
上部電極下部層を覆って，前記第１絶縁層上に金属電極
層を堆積する工程と、（ｅ）前記金属電極層，前記チャ
ネル層上の前記高抵抗率半導体層を選択的にエッチング
し、分離された低抵抗率の１対のソース／ドレイン電
極、前記キャパシタ上部電極下部層上のキャパシタ上部
電極上部層を形成する工程と、（ｆ）前記ソース／ドレ
イン電極，前記キャパシタ上部電極上部層を覆って，前
記第１絶縁層上に第２絶縁層を形成する工程と、（ｇ）
前記第２絶縁層を貫通し、前記1対のソース／ドレイン
電極の一方を露出する第１接続孔と、前記第２絶縁層を
貫通し、前記キャパシタ上部電極上部層を露出する第２
接続孔とをエッチングする工程と、（ｈ）前記第２絶縁
層上に，前記第１接続孔および第２接続孔で、前記一方
のソース／ドレイン電極および前記キャパシタ上部電極
上部層と接続された画素電極を形成する工程と、を有す
る薄膜トランジスタ基板の製造方法。
層を堆積し，パターニングすることにより、ゲート電極
とキャパシタ下部電極とを形成する工程と、（ｂ）前記
ゲート電極と前記キャパシタ下部電極とを覆って，前記
基板上に第１絶縁層を堆積する工程と、（ｃ）前記第１
絶縁層上に、高抵抗率半導体層，その上の低抵抗率半導
体層を堆積し，パターニングすることにより、前記ゲー
ト電極を跨いだチャネル層とコンタクト層、前記キャパ
シタ下部電極上方のキャパシタ上部電極下部層とを形成
する工程と、（ｄ）前記コンタクト層，前記キャパシタ
上部電極下部層を覆って，前記第１絶縁層上に金属電極
層を堆積する工程と、（ｅ）前記金属電極層，前記チャ
ネル層上の前記高抵抗率半導体層を選択的にエッチング
し、分離された低抵抗率の１対のソース／ドレイン電
極、前記キャパシタ上部電極下部層上のキャパシタ上部
電極上部層を形成する工程と、（ｆ）前記ソース／ドレ
イン電極，前記キャパシタ上部電極上部層を覆って，前
記第１絶縁層上に第２絶縁層を形成する工程と、（ｇ）
前記第２絶縁層を貫通し、前記1対のソース／ドレイン
電極の一方を露出する第１接続孔と、前記第２絶縁層を
貫通し、前記キャパシタ上部電極上部層を露出する第２
接続孔とをエッチングする工程と、（ｈ）前記第２絶縁
層上に，前記第１接続孔および第２接続孔で、前記一方
のソース／ドレイン電極および前記キャパシタ上部電極
上部層と接続された画素電極を形成する工程と、を有す
る薄膜トランジスタ基板の製造方法。
【００６６】（付記１３） 前記工程（ｅ）が、前記１
対のソース／ドレイン電極間の前記金属電極層，前記コ
ンタクト層、前記チャネル層の一部厚さをエッチングし
前記１対のソース／ドレイン電極を形成する工程を含む
付記１２記載の薄膜トランジスタ基板の製造方法。
対のソース／ドレイン電極間の前記金属電極層，前記コ
ンタクト層、前記チャネル層の一部厚さをエッチングし
前記１対のソース／ドレイン電極を形成する工程を含む
付記１２記載の薄膜トランジスタ基板の製造方法。
【００６７】
【発明の効果】画素電極の有効領域を広く確保しつつ、
補助蓄積容量の電極間短絡を防止することができる。新
規な構成の薄膜トランジスタ基板及び液晶表示装置が提
供される。
補助蓄積容量の電極間短絡を防止することができる。新
規な構成の薄膜トランジスタ基板及び液晶表示装置が提
供される。
【図１】 本発明の実施例による薄膜トランジスタ基板
を説明する平面図及び断面図である。
を説明する平面図及び断面図である。
【図２】 薄膜トランジスタ基板の透過回路図及び図１
に示す実施例の変形例を示す断面図である。
に示す実施例の変形例を示す断面図である。
【図３】 液晶表示装置の断面図である。
【図４】 本発明の他の実施例による薄膜トランジスタ
基板の構成を示す平面図である。
基板の構成を示す平面図である。
【図５】 従来の技術による薄膜トランジスタ基板の構
成を説明するための平面図及び断面図である。
成を説明するための平面図及び断面図である。
１ 基板
２ 電極層
２−１ Ａｌ層
２−２ Ｔｉ層
３ 絶縁層（Ｓｉ3Ｎ4層）
４ 電極層
４ａ、４ｃ Ｔｉ層
４ｂ Ａｌ層
５ 画素電極層（ＩＴＯ層）
６ 突起部
８ 接続孔
１１ 高抵抗率アモルファスシリコン層
１２ エッチングストッパ層（Ｓｉ3Ｎ4層）
１３ ｎ+型（低抵抗率）アモルファスシリコン層
１４ 上部絶縁保護層（Ｓｉ3Ｎ4層）
ｔ 薄膜トランジスタ領域を示す添字
ｃ 補助蓄積容量領域を示す添字
ＤＢ ドレインバスライン
ＧＢ ゲートバスライン
ＣＳＢ 補助蓄積容量バスライン
ＴＲ 薄膜トランジスタ
ＰＸ 画素電極
Ｓ ソース電極
Ｄ ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ａ
29/786
(72)発明者 土井 誠児
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 2H092 GA13 GA17 JA24 JA28 JA40
JA44 JA46 JB24 JB33 JB56
JB63 JB66 JB67 KA05 KA22
NA07 PA08 QA09
4M104 AA09 BB02 CC05 DD37 GG20
5C094 AA07 AA15 BA03 BA43 CA19
CA24 DA14 EA04 EA07 ED03
5F033 HH08 HH18 HH38 JJ01 JJ38
KK05 KK08 KK18 MM08 PP15
QQ09 QQ37 RR06 VV06 VV15
5F110 AA26 BB01 CC07 DD01 DD02
DD05 EE03 EE04 EE14 EE44
FF02 FF03 FF04 FF29 GG02
GG13 GG15 GG25 GG44 HK03
HK04 HK09 HK16 HK22 HK33
HK34 HL07 NN04 NN14 NN16
NN22 NN23 NN24 NN27 NN35
NN72 NN73 PP03
Claims (5)
- 【請求項１】 絶縁性表面を有する基板と、 前記基板上に形成され、同一の導電材料層からなるゲー
ト電極およびキャパシタ下部電極と、 第１絶縁層を介して、前記ゲート電極を跨いで形成され
た高抵抗率半導体のチャネル層と、 前記第１絶縁層を介して、前記キャパシタ下部電極上方
に、前記チャネル層と同一材料層で形成された高抵抗率
半導体のキャパシタ上部電極下部層と、 前記チャネル層上に形成されたチャネル保護層と、 前記キャパシタ上部電極下部層の接続領域上に，前記チ
ャネル保護層と同一材料層で形成されたキャパシタ保護
層と、 前記チャネル保護層上で分離されて、前記チャネル層上
に形成された低抵抗率の１対のソース／ドレイン電極
と、 前記キャパシタ保護層を覆って、前記キャパシタ上部電
極下部層上に，前記ソース／ドレイン電極と同一材料層
で形成されたキャパシタ上部電極上部層と、 前記ソース／ドレイン電極，前記キャパシタ上部電極上
部層を覆って，前記第１絶縁層上に形成された第２絶縁
層を貫通し、前記1対のソース／ドレイン電極の一方を
露出する第１接続孔、および、前記キャパシタ上部電極
上部層の接続領域を露出する第２接続孔と、 前記第２絶縁層上に形成され，前記第１接続孔および第
２接続孔で、前記一方のソース／ドレイン電極および前
記キャパシタ上部電極上部層と接続された画素電極と、
を有する薄膜トランジスタ基板。 - 【請求項２】 前記ゲート電極と前記キャパシタ下部電
極とが、それぞれ、前記基板上に形成された電気的に分
離されたバスラインの一部で形成されている請求項１記
載の薄膜トランジスタ基板。 - 【請求項３】 前記ゲート電極と前記キャパシタ下部電
極とが、前記基板上に形成されたゲートバスラインの異
なる部分で形成されている請求項１記載の薄膜トランジ
スタ基板。 - 【請求項４】 絶縁性表面を有する基板と、 前記基板上に形成され、同一の導電材料層からなるゲー
ト電極およびキャパシタ下部電極と、 第１絶縁層を介して、前記ゲート電極を跨いで形成さ
れ、前記ゲート電極上方の表面に凹部を有する高抵抗率
半導体のチャネル層と、 前記第１絶縁層を介して、前記キャパシタ下部電極上方
に、前記チャネル層と同一材料層で形成され、表面に凹
部は有さない高抵抗率半導体のキャパシタ上部電極下部
層と、 前記チャネル層の凹部両側領域上に形成された低抵抗率
の１対のソース／ドレイン電極と、 前記キャパシタ上部電極下部層上に，前記ソース／ドレ
イン電極と同一材料層で形成されたキャパシタ上部電極
上部層と、 前記ソース／ドレイン電極，前記キャパシタ上部電極上
部層を覆って，前記第１絶縁層上に形成された第２絶縁
層を貫通し、前記1対のソース／ドレイン電極の一方を
露出する第１接続孔、および、前記キャパシタ上部電極
上部層の接続領域を露出する第２接続孔と、 前記第２絶縁層上に形成され，前記第１接続孔および第
２接続孔で、前記一方のソース／ドレイン電極および前
記キャパシタ上部電極上部層と接続された画素電極と、
を有する薄膜トランジスタ基板。 - 【請求項５】 請求項１〜４のいずれか１項記載の薄膜
トランジスタ基板と、 透明基板上に、カラーフィルタ，透明コモン電極を形成
したカラーフィルタ基板と、 前記薄膜トランジスタ基板と前記カラーフィルタ基板と
の間に挟持された液晶層と、を有する液晶表示装置。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006047957A (ja) * | 2004-08-05 | 2006-02-16 | Au Optronics Corp | 薄膜トランジスタアレイ基板とその修復方法 |
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| KR101408715B1 (ko) * | 2008-09-19 | 2014-06-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| JP2020038970A (ja) * | 2008-07-31 | 2020-03-12 | 株式会社半導体エネルギー研究所 | 半導体装置、液晶表示装置 |
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|---|---|---|---|---|
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| TWI282969B (en) * | 2004-04-29 | 2007-06-21 | Au Optronics Corp | Thin film transistor array and fabricating method thereof |
| KR100626008B1 (ko) * | 2004-06-30 | 2006-09-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 및 이를 구비한 평판표시장치 |
| KR100683685B1 (ko) * | 2004-10-28 | 2007-02-15 | 삼성에스디아이 주식회사 | 유기박막 트랜지스터를 구비한 유기전계 발광표시장치 및그의 제조방법 |
| KR100647775B1 (ko) * | 2004-12-01 | 2006-11-23 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 기판 및 제조 방법 |
| TWI262743B (en) * | 2005-10-12 | 2006-09-21 | Au Optronics Corp | A controlling element of an organic electro-luminescent display and manufacturing process thereof |
| US7754509B2 (en) * | 2006-03-29 | 2010-07-13 | Chunghua Picture Tubes, Ltd. | Manufacturing method for thin film transistor |
| KR101217182B1 (ko) * | 2006-07-28 | 2012-12-31 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이의 제조방법 및 이를 갖는표시패널 |
| TWI413257B (zh) * | 2008-01-03 | 2013-10-21 | Au Optronics Corp | 薄膜電晶體、主動元件陣列基板以及液晶顯示面板 |
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| WO2010065835A2 (en) * | 2008-12-05 | 2010-06-10 | E. I. Du Pont De Nemours And Company | Backplane structures for solution processed electronic devices |
| JP2012511237A (ja) * | 2008-12-05 | 2012-05-17 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | 溶液処理された電子デバイス用のバックプレーン構造 |
| CN102024757B (zh) * | 2009-09-22 | 2013-03-27 | 群康科技(深圳)有限公司 | 像素结构及其制造方法 |
| CN102629575B (zh) * | 2011-08-23 | 2014-09-24 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法 |
| TWI483036B (zh) * | 2012-11-19 | 2015-05-01 | Au Optronics Corp | 陣列基板及其製作方法 |
| KR102346675B1 (ko) * | 2014-10-31 | 2022-01-04 | 삼성디스플레이 주식회사 | 디스플레이 장치 및 그 제조 방법 |
| CN104701328B (zh) | 2015-03-25 | 2017-10-13 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法、显示装置 |
| US10034407B2 (en) * | 2016-07-22 | 2018-07-24 | Intel Corporation | Storage sled for a data center |
| CN107357104B (zh) * | 2017-07-26 | 2020-09-08 | 武汉华星光电半导体显示技术有限公司 | Ltps阵列基板及液晶显示面板 |
| CN107482096B (zh) * | 2017-08-11 | 2019-04-09 | 厦门市三安光电科技有限公司 | 一种发光装置及其制造方法 |
| US11398545B2 (en) * | 2018-06-25 | 2022-07-26 | Intel Corporation | Single-mask, high-q performance metal-insulator-metal capacitor (MIMCAP) |
| CN110058468A (zh) * | 2019-04-18 | 2019-07-26 | 深圳市华星光电半导体显示技术有限公司 | 像素驱动电路及液晶显示面板 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746728B2 (ja) | 1984-09-07 | 1995-05-17 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPS6452130U (ja) | 1987-09-24 | 1989-03-30 | ||
| EP0430702B1 (en) * | 1989-11-30 | 1999-01-13 | Kabushiki Kaisha Toshiba | Line material, electronic device using the line material and liquid crystal display |
| JP3098345B2 (ja) | 1992-12-28 | 2000-10-16 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| JP3239504B2 (ja) | 1993-01-13 | 2001-12-17 | 富士通株式会社 | 薄膜トランジスタマトリクスの製造方法 |
| JPH06337436A (ja) | 1993-05-27 | 1994-12-06 | Fujitsu Ltd | 薄膜トランジスタマトリクスの製造方法 |
| JPH06347825A (ja) | 1993-06-07 | 1994-12-22 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| JP3439552B2 (ja) | 1994-12-08 | 2003-08-25 | 富士通ディスプレイテクノロジーズ株式会社 | 薄膜トランジスタ基板及び液晶表示装置 |
| JP2655126B2 (ja) * | 1995-03-31 | 1997-09-17 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JP2822983B2 (ja) * | 1996-06-27 | 1998-11-11 | 日本電気株式会社 | 透過型液晶表示装置 |
| US6448579B1 (en) * | 2000-12-06 | 2002-09-10 | L.G.Philips Lcd Co., Ltd. | Thin film transistor array substrate for liquid crystal display and a method for fabricating the same |
| JP2001021916A (ja) | 1999-07-05 | 2001-01-26 | Toshiba Corp | マトリクスアレイ基板 |
| JP2001051297A (ja) | 1999-08-06 | 2001-02-23 | Toshiba Corp | アレイ基板及びその製造方法 |
| JP3810681B2 (ja) * | 2001-12-20 | 2006-08-16 | シャープ株式会社 | 薄膜トランジスタ基板および液晶表示装置 |
-
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006047957A (ja) * | 2004-08-05 | 2006-02-16 | Au Optronics Corp | 薄膜トランジスタアレイ基板とその修復方法 |
| US8030844B2 (en) | 2005-07-06 | 2011-10-04 | Samsung Mobile Display Co., Ltd. | Flat panel display and method of manufacturing the same |
| US8259244B2 (en) | 2008-01-10 | 2012-09-04 | Samsung Electronics Co., Ltd. | Display substrate and method of manufacturing the same |
| US8922730B2 (en) | 2008-01-10 | 2014-12-30 | Samsung Display Co., Ltd. | Display substrate and method of manufacturing the same |
| JP2020038970A (ja) * | 2008-07-31 | 2020-03-12 | 株式会社半導体エネルギー研究所 | 半導体装置、液晶表示装置 |
| KR101408715B1 (ko) * | 2008-09-19 | 2014-06-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
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