JP3098345B2 - 薄膜トランジスタマトリクス装置及びその製造方法 - Google Patents
薄膜トランジスタマトリクス装置及びその製造方法Info
- Publication number
- JP3098345B2 JP3098345B2 JP34826092A JP34826092A JP3098345B2 JP 3098345 B2 JP3098345 B2 JP 3098345B2 JP 34826092 A JP34826092 A JP 34826092A JP 34826092 A JP34826092 A JP 34826092A JP 3098345 B2 JP3098345 B2 JP 3098345B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- forming
- layer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000011159 matrix material Substances 0.000 title claims description 86
- 239000010409 thin film Substances 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 56
- 239000010408 film Substances 0.000 claims description 454
- 239000010410 layer Substances 0.000 claims description 442
- 239000004065 semiconductor Substances 0.000 claims description 160
- 229910052751 metal Inorganic materials 0.000 claims description 156
- 239000002184 metal Substances 0.000 claims description 156
- 238000002161 passivation Methods 0.000 claims description 94
- 238000003860 storage Methods 0.000 claims description 88
- 239000003990 capacitor Substances 0.000 claims description 81
- 238000000034 method Methods 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 53
- 239000000463 material Substances 0.000 claims description 36
- 239000012535 impurity Substances 0.000 claims description 35
- 230000001681 protective effect Effects 0.000 claims description 29
- 238000000059 patterning Methods 0.000 claims description 19
- 238000009413 insulation Methods 0.000 claims description 12
- 230000003796 beauty Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 239000012790 adhesive layer Substances 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 241000282376 Panthera tigris Species 0.000 claims 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 70
- 238000005530 etching Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 10
- 239000011651 chromium Substances 0.000 description 10
- 229910052804 chromium Inorganic materials 0.000 description 8
- 230000007547 defect Effects 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000007853 buffer solution Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133357—Planarisation layers
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13452—Conductors connecting driver circuitry and terminals of panels
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＴＦＴ（薄膜トランジス
タ）マトリクス装置及びその製造方法に係り、特にラッ
プトップパソコンや壁掛けＴＶとして用いられるＴＦＴ
−ＬＣＤ（ＴＦＴマトリクス型液晶ディスプレー装置）
及びその製造方法に関する。ＴＦＴ−ＬＣＤは薄型軽
量、低消費電力等の特徴を有し、ＣＲＴに代わるディス
プレー装置として将来大きな市場をもつことが期待され
ている。このため、その高性能化、低価格化を実現する
ための製造技術の開発が重要な課題となっている。
タ）マトリクス装置及びその製造方法に係り、特にラッ
プトップパソコンや壁掛けＴＶとして用いられるＴＦＴ
−ＬＣＤ（ＴＦＴマトリクス型液晶ディスプレー装置）
及びその製造方法に関する。ＴＦＴ−ＬＣＤは薄型軽
量、低消費電力等の特徴を有し、ＣＲＴに代わるディス
プレー装置として将来大きな市場をもつことが期待され
ている。このため、その高性能化、低価格化を実現する
ための製造技術の開発が重要な課題となっている。
【０００２】
【従来の技術】従来の逆スタガード型ＴＦＴマトリクス
装置を、図１７及び図１８を用いて説明する。ここで、
図１７は従来によるＴＦＴマトリクス装置を示す平面
図、図１８（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ
そのドレイン端子部を示すＡＡ′線断面図、ＴＦＴ部を
示すＢＢ′線断面図、画素部及び蓄積容量部を示すＣ
Ｃ′線断面図、並びにゲート端子部を示すＤＤ′線断面
図である。
装置を、図１７及び図１８を用いて説明する。ここで、
図１７は従来によるＴＦＴマトリクス装置を示す平面
図、図１８（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ
そのドレイン端子部を示すＡＡ′線断面図、ＴＦＴ部を
示すＢＢ′線断面図、画素部及び蓄積容量部を示すＣ
Ｃ′線断面図、並びにゲート端子部を示すＤＤ′線断面
図である。
【０００３】ＴＦＴマトリクス装置のＴＦＴ部において
は、透明絶縁基板５０上に、例えばＡｌ（アルミニウ
ム）又はＣｒ（クロム）等の金属層からなるゲート電極
５２ａが形成されている。また、このゲート電極５２ａ
上にはゲート絶縁膜５４ａを介して、ａ−Ｓｉ（アモル
ファス−シリコン）活性層５６ａが形成されている。そ
してこのａ−Ｓｉ活性層５６ａ上には、チャネル保護膜
５８ａが形成され、またこのチャネル保護膜５８ａの両
側には、ｎ+ 型ａ−Ｓｉ接合層６０ａ、６０ｂを介して
それぞれａ−Ｓｉ活性層５６ａに接続するソース電極６
２ａ及びドレイン電極６２ｂが形成されている。更に、
このように構成されたＴＦＴをパッシベーション膜７０
が覆っている。
は、透明絶縁基板５０上に、例えばＡｌ（アルミニウ
ム）又はＣｒ（クロム）等の金属層からなるゲート電極
５２ａが形成されている。また、このゲート電極５２ａ
上にはゲート絶縁膜５４ａを介して、ａ−Ｓｉ（アモル
ファス−シリコン）活性層５６ａが形成されている。そ
してこのａ−Ｓｉ活性層５６ａ上には、チャネル保護膜
５８ａが形成され、またこのチャネル保護膜５８ａの両
側には、ｎ+ 型ａ−Ｓｉ接合層６０ａ、６０ｂを介して
それぞれａ−Ｓｉ活性層５６ａに接続するソース電極６
２ａ及びドレイン電極６２ｂが形成されている。更に、
このように構成されたＴＦＴをパッシベーション膜７０
が覆っている。
【０００４】また、画素部においては、ソース電極６２
ａに接続されたＩＴＯ（インジウム錫酸化物）等の透明
導電膜からなる画素電極６８ａが形成されており、ＴＦ
Ｔを覆うパッシベーション膜７０に開口した窓７２ａを
介して露出している。また、蓄積容量部においては、透
明絶縁基板５０上に、ゲート電極５２ａと同一材料の金
属層からなるＣｓ（蓄積容量）電極５２ｂが形成され、
このＣｓ電極５２ｂ上に、ゲート絶縁膜５４ａと共通の
層をなす絶縁膜５４からなる誘電体膜５４ｂが形成さ
れ、更にこの誘電体膜５４ｂ上に、対向電極として機能
する画素電極６８ａが形成されている。こうして、誘電
体膜５４ｂを間に挟むＣｓ電極５２ｂと対向電極として
の画素電極６８ａとから蓄積容量部が構成されている。
ａに接続されたＩＴＯ（インジウム錫酸化物）等の透明
導電膜からなる画素電極６８ａが形成されており、ＴＦ
Ｔを覆うパッシベーション膜７０に開口した窓７２ａを
介して露出している。また、蓄積容量部においては、透
明絶縁基板５０上に、ゲート電極５２ａと同一材料の金
属層からなるＣｓ（蓄積容量）電極５２ｂが形成され、
このＣｓ電極５２ｂ上に、ゲート絶縁膜５４ａと共通の
層をなす絶縁膜５４からなる誘電体膜５４ｂが形成さ
れ、更にこの誘電体膜５４ｂ上に、対向電極として機能
する画素電極６８ａが形成されている。こうして、誘電
体膜５４ｂを間に挟むＣｓ電極５２ｂと対向電極として
の画素電極６８ａとから蓄積容量部が構成されている。
【０００５】また、ドレイン端子部においては、ドレイ
ン端子下部電極６４が、ｎ+ 型ａ−Ｓｉ接合層６０ｂ及
びドレイン電極６２ｂと共通の層をなすｎ+ 型ａ−Ｓｉ
層６０及び金属層６２から形成されている。そしてこの
ドレイン端子下部電極６４上には、画素電極６８ａと同
一材料の透明導電膜からなるドレイン端子上部電極６８
ｂが積層されている。このようにドレイン端子上部電極
６８ｂがドレイン端子下部電極６４を覆っているのは、
ドレイン端子下部電極６４表面のＡｌ又はＣｒ等の金属
層６２が酸化することを防止するためである。
ン端子下部電極６４が、ｎ+ 型ａ−Ｓｉ接合層６０ｂ及
びドレイン電極６２ｂと共通の層をなすｎ+ 型ａ−Ｓｉ
層６０及び金属層６２から形成されている。そしてこの
ドレイン端子下部電極６４上には、画素電極６８ａと同
一材料の透明導電膜からなるドレイン端子上部電極６８
ｂが積層されている。このようにドレイン端子上部電極
６８ｂがドレイン端子下部電極６４を覆っているのは、
ドレイン端子下部電極６４表面のＡｌ又はＣｒ等の金属
層６２が酸化することを防止するためである。
【０００６】こうして、ドレイン端子部は、ドレイン電
極６２ｂにドレインバスライン７４を介して接続するド
レイン端子下部電極６４と、このドレイン端子下部電極
６４上及びパッシベーション膜７０上に形成されたドレ
イン端子上部電極６８ｂとから構成され、そのドレイン
端子上部電極６８ｂがパッシベーション膜７０に開口し
た窓７２ｂを介して露出している。
極６２ｂにドレインバスライン７４を介して接続するド
レイン端子下部電極６４と、このドレイン端子下部電極
６４上及びパッシベーション膜７０上に形成されたドレ
イン端子上部電極６８ｂとから構成され、そのドレイン
端子上部電極６８ｂがパッシベーション膜７０に開口し
た窓７２ｂを介して露出している。
【０００７】また、ゲート端子部においては、ゲート端
子下部電極５２ｄが、ゲート電極５２ａ及びゲートバス
ライン５２ｃと共通の層をなす金属層から形成されてい
る。また、画素電極６８ａと同一材料の透明導電膜から
なるゲート端子上部電極６８ｃが、ゲート端子下部電極
５２ｄ上に積層されたゲート絶縁膜５４ａと共通の層を
なす絶縁膜５４に開口されているコンタクトホール６６
を介して、ゲート端子下部電極５２ｄ上に積層されてい
る。このようにゲート端子上部電極６８ｃがゲート端子
下部電極５２ｄを覆っているのは、Ａｌ又はＣｒ等の金
属層からなるゲート端子下部電極５２ｄが酸化すること
を防止するためである。
子下部電極５２ｄが、ゲート電極５２ａ及びゲートバス
ライン５２ｃと共通の層をなす金属層から形成されてい
る。また、画素電極６８ａと同一材料の透明導電膜から
なるゲート端子上部電極６８ｃが、ゲート端子下部電極
５２ｄ上に積層されたゲート絶縁膜５４ａと共通の層を
なす絶縁膜５４に開口されているコンタクトホール６６
を介して、ゲート端子下部電極５２ｄ上に積層されてい
る。このようにゲート端子上部電極６８ｃがゲート端子
下部電極５２ｄを覆っているのは、Ａｌ又はＣｒ等の金
属層からなるゲート端子下部電極５２ｄが酸化すること
を防止するためである。
【０００８】こうして、ゲート端子部は、ゲート電極５
２ａにゲートバスライン５２ｃを介して接続するゲート
端子下部電極５２ｄと、このゲート端子下部電極５２ｄ
上及び絶縁膜５４上に積層されたゲート端子上部電極６
８ｃとから構成され、そのゲート端子上部電極６８ｃが
パッシベーション膜７０に開口した窓７２ｃを介して露
出している。
２ａにゲートバスライン５２ｃを介して接続するゲート
端子下部電極５２ｄと、このゲート端子下部電極５２ｄ
上及び絶縁膜５４上に積層されたゲート端子上部電極６
８ｃとから構成され、そのゲート端子上部電極６８ｃが
パッシベーション膜７０に開口した窓７２ｃを介して露
出している。
【０００９】次に、図１７及び図１８に示すＴＦＴマト
リクス装置の製造方法を、図１９乃至図２８の工程断面
図を用いて説明する。尚、各図の（ａ）、（ｂ）、
（ｃ）、（ｄ）はそれぞれ図１のＡＡ′線断面、ＢＢ′
線断面、ＣＣ′線断面、ＤＤ′線断面に対応したドレイ
ン端子部、ＴＦＴ部、画素部及び蓄積容量部、並びにゲ
ート端子部を示す。
リクス装置の製造方法を、図１９乃至図２８の工程断面
図を用いて説明する。尚、各図の（ａ）、（ｂ）、
（ｃ）、（ｄ）はそれぞれ図１のＡＡ′線断面、ＢＢ′
線断面、ＣＣ′線断面、ＤＤ′線断面に対応したドレイ
ン端子部、ＴＦＴ部、画素部及び蓄積容量部、並びにゲ
ート端子部を示す。
【００１０】透明絶縁基板５０上に、例えばＡｌ又はＣ
ｒ等の金属層を成膜した後、所定の形状にパターニング
して、ゲート電極５２ａ、Ｃｓ電極５２ｂ、ゲート電極
５２ａに接続するゲートバスライン５２ｃ、及びこのゲ
ートバスライン５２ｃに接続するゲート端子下部電極５
２ｄをそれぞれ形成する（図１９参照）。次いで、全面
に、絶縁膜５４を成膜する。尚、ここで、ゲート電極５
２ａ上の絶縁膜５４を特にゲート絶縁膜５４ａと、Ｃｓ
電極５２ｂ上の絶縁膜５４を特に誘電体膜５４ｂと呼
ぶ。続いて、この絶縁膜５４上に、ノンドープのｉ型ａ
−Ｓｉ層５６及び保護膜５８を順に成膜する（図２０参
照）。
ｒ等の金属層を成膜した後、所定の形状にパターニング
して、ゲート電極５２ａ、Ｃｓ電極５２ｂ、ゲート電極
５２ａに接続するゲートバスライン５２ｃ、及びこのゲ
ートバスライン５２ｃに接続するゲート端子下部電極５
２ｄをそれぞれ形成する（図１９参照）。次いで、全面
に、絶縁膜５４を成膜する。尚、ここで、ゲート電極５
２ａ上の絶縁膜５４を特にゲート絶縁膜５４ａと、Ｃｓ
電極５２ｂ上の絶縁膜５４を特に誘電体膜５４ｂと呼
ぶ。続いて、この絶縁膜５４上に、ノンドープのｉ型ａ
−Ｓｉ層５６及び保護膜５８を順に成膜する（図２０参
照）。
【００１１】次いで、この保護膜５８を、ＴＦＴチャネ
ル部を除いて、全てエッチング除去する。即ち、ＴＦＴ
部のゲート電極５２ａ上方にのみ保護膜５８を残存させ
て、チャネル保護膜５８ａを形成する（図２１参照）。
次いで、全面に、ｎ+ 型ａ−Ｓｉ層６０を成膜した後、
更に例えばＡｌ又はＣｒ等の金属層６２を成膜する（図
２２参照）。
ル部を除いて、全てエッチング除去する。即ち、ＴＦＴ
部のゲート電極５２ａ上方にのみ保護膜５８を残存させ
て、チャネル保護膜５８ａを形成する（図２１参照）。
次いで、全面に、ｎ+ 型ａ−Ｓｉ層６０を成膜した後、
更に例えばＡｌ又はＣｒ等の金属層６２を成膜する（図
２２参照）。
【００１２】次いで、金属層６２、ｎ+ 型ａ−Ｓｉ層６
０、及びｉ型ａ−Ｓｉ層５６を選択的にエッチングし
て、ＴＦＴ部のゲート絶縁膜５４ａ上にｉ型ａ−Ｓｉ層
５６からなるａ−Ｓｉ活性層５６ａを形成すると共に、
チャネル保護膜５８ａの両側のｎ+ 型ａ−Ｓｉ層６０か
らなるｎ+ 型ａ−Ｓｉ接合層６０ａ、６０ｂを介してそ
れぞれａ−Ｓｉ活性層５６ａに接続する金属層６２から
なるソース電極６２ａ及びドレイン電極６２ｂを相対し
て形成し、ＴＦＴを完成させる。
０、及びｉ型ａ−Ｓｉ層５６を選択的にエッチングし
て、ＴＦＴ部のゲート絶縁膜５４ａ上にｉ型ａ−Ｓｉ層
５６からなるａ−Ｓｉ活性層５６ａを形成すると共に、
チャネル保護膜５８ａの両側のｎ+ 型ａ−Ｓｉ層６０か
らなるｎ+ 型ａ−Ｓｉ接合層６０ａ、６０ｂを介してそ
れぞれａ−Ｓｉ活性層５６ａに接続する金属層６２から
なるソース電極６２ａ及びドレイン電極６２ｂを相対し
て形成し、ＴＦＴを完成させる。
【００１３】また同時に、ドレイン端子部において、ド
レイン電極６２ｂにドレインバスラインを介して接続す
るｎ+ 型ａ−Ｓｉ層６０及び金属層６２からなるドレイ
ン端子下部電極６４を形成する（図２３参照）。次い
で、レジストを塗布した後、フォトリソグラフィ法を用
いて、ゲート端子下部電極５２ｄ上に開口部をもつレジ
ストパターンを形成する。そしてこのレジストパターン
をマスクとして絶縁膜５４をエッチングし、コンタクト
ホール６６を開口する（図２４参照）。
レイン電極６２ｂにドレインバスラインを介して接続す
るｎ+ 型ａ−Ｓｉ層６０及び金属層６２からなるドレイ
ン端子下部電極６４を形成する（図２３参照）。次い
で、レジストを塗布した後、フォトリソグラフィ法を用
いて、ゲート端子下部電極５２ｄ上に開口部をもつレジ
ストパターンを形成する。そしてこのレジストパターン
をマスクとして絶縁膜５４をエッチングし、コンタクト
ホール６６を開口する（図２４参照）。
【００１４】次いで、全面に、ＩＴＯ等からなる透明導
電膜６８を成膜する（図２５参照）。次いで、この透明
導電膜６８を所定の形状にパターニングし、ソース電極
６２ａに接続する画素電極６８ａを形成し、同時に、ド
レイン端子下部電極６４に接続するドレイン端子上部電
極６８ｂを形成し、コンタクトホール６６を介してゲー
ト端子下部電極５２ｄに接続するゲート端子上部電極６
８ｃを形成する。尚、このとき、ソース電極６２ａに接
続する画素電極６８ａは、Ｃｓ電極５２ｂ上の誘電体膜
５４ｂを覆っている。
電膜６８を成膜する（図２５参照）。次いで、この透明
導電膜６８を所定の形状にパターニングし、ソース電極
６２ａに接続する画素電極６８ａを形成し、同時に、ド
レイン端子下部電極６４に接続するドレイン端子上部電
極６８ｂを形成し、コンタクトホール６６を介してゲー
ト端子下部電極５２ｄに接続するゲート端子上部電極６
８ｃを形成する。尚、このとき、ソース電極６２ａに接
続する画素電極６８ａは、Ｃｓ電極５２ｂ上の誘電体膜
５４ｂを覆っている。
【００１５】こうして、Ｃｓ電極５２ｂ、Ｃｓ電極５２
ｂの対向電極として機能する画素電極６８ａ、及びこれ
ら両電極間に挟まれた誘電体膜５４ｂからなる蓄積容量
部を完成させる（図２６参照）。次いで、全面に、パッ
シベーション膜７０を成膜し、完成させたＴＦＴを覆う
（図２７参照）。
ｂの対向電極として機能する画素電極６８ａ、及びこれ
ら両電極間に挟まれた誘電体膜５４ｂからなる蓄積容量
部を完成させる（図２６参照）。次いで、全面に、パッ
シベーション膜７０を成膜し、完成させたＴＦＴを覆う
（図２７参照）。
【００１６】次いで、レジストを塗布した後、フォトリ
ソグラフィ法を用いて、画素電極６８ａ、ドレイン端子
上部電極６８ｂ、及びゲート端子上部電極６８ｃ上にそ
れぞれ開口部をもつレジストパターンを形成する。そし
てこのレジストパターンをマスクとしてパッシベーショ
ン膜７０をエッチングし、それぞれ窓７２ａ、７２ｂ、
７２ｃを開口して、画素電極６８ａ、ドレイン端子上部
電極６８ｂ、及びゲート端子上部電極６８ｃを露出させ
る。
ソグラフィ法を用いて、画素電極６８ａ、ドレイン端子
上部電極６８ｂ、及びゲート端子上部電極６８ｃ上にそ
れぞれ開口部をもつレジストパターンを形成する。そし
てこのレジストパターンをマスクとしてパッシベーショ
ン膜７０をエッチングし、それぞれ窓７２ａ、７２ｂ、
７２ｃを開口して、画素電極６８ａ、ドレイン端子上部
電極６８ｂ、及びゲート端子上部電極６８ｃを露出させ
る。
【００１７】こうして、ＴＦＴのソース電極６２ａに接
続する画素電極６８ａからなる画素部、ＴＦＴのドレイ
ン電極６２ｂにドレインバスラインを介して接続するド
レイン端子下部電極６４及びドレイン端子上部電極６８
ｂからなるドレイン端子部、並びにＴＦＴのゲート電極
５２ａにゲートバスライン５２ｃを介して接続するゲー
ト端子下部電極５２ｄ及びゲート端子上部電極６８ｃか
らなるゲート端子部をそれぞれ完成させる（図２８参
照）。
続する画素電極６８ａからなる画素部、ＴＦＴのドレイ
ン電極６２ｂにドレインバスラインを介して接続するド
レイン端子下部電極６４及びドレイン端子上部電極６８
ｂからなるドレイン端子部、並びにＴＦＴのゲート電極
５２ａにゲートバスライン５２ｃを介して接続するゲー
ト端子下部電極５２ｄ及びゲート端子上部電極６８ｃか
らなるゲート端子部をそれぞれ完成させる（図２８参
照）。
【００１８】
【発明が解決しようとする課題】このような上記従来の
ＴＦＴマトリクス装置の製造方法においては、ゲート端
子部を形成する場合、透明絶縁基板５０上にゲート端子
下部電極５２ｄを形成し（図１９参照）、このゲート端
子下部電極５２ｄ上に絶縁膜５４を成膜し（図２０参
照）、この絶縁膜５４をエッチングしてコンタクトホー
ル６６を開口し（図２４参照）、このコンタクトホール
６６を介してゲート端子下部電極５２ｄに接続するゲー
ト端子上部電極６８ｃを形成し（図２６参照）、このゲ
ート端子上部電極６８ｃ上にパッシベーション膜７０を
成膜し（図２７参照）、このパッシベーション膜７０を
エッチングして窓７２ｃを開口し、ゲート端子上部電極
６８ｃ上面を露出させる（図２７参照）する。
ＴＦＴマトリクス装置の製造方法においては、ゲート端
子部を形成する場合、透明絶縁基板５０上にゲート端子
下部電極５２ｄを形成し（図１９参照）、このゲート端
子下部電極５２ｄ上に絶縁膜５４を成膜し（図２０参
照）、この絶縁膜５４をエッチングしてコンタクトホー
ル６６を開口し（図２４参照）、このコンタクトホール
６６を介してゲート端子下部電極５２ｄに接続するゲー
ト端子上部電極６８ｃを形成し（図２６参照）、このゲ
ート端子上部電極６８ｃ上にパッシベーション膜７０を
成膜し（図２７参照）、このパッシベーション膜７０を
エッチングして窓７２ｃを開口し、ゲート端子上部電極
６８ｃ上面を露出させる（図２７参照）する。
【００１９】即ち、図２４に示される、ゲート端子下部
電極５２ｄ上の絶縁膜５４を選択的にエッチングしてコ
ンタクトホール６６を開口する工程と、図２８に示され
る、ゲート端子上部電極６８ｃ上のパッシベーション膜
７０を選択的にエッチングして窓７２ｃを開口し、最終
的なゲート端子出しをする工程との２回の窓開け工程が
必要であった。
電極５２ｄ上の絶縁膜５４を選択的にエッチングしてコ
ンタクトホール６６を開口する工程と、図２８に示され
る、ゲート端子上部電極６８ｃ上のパッシベーション膜
７０を選択的にエッチングして窓７２ｃを開口し、最終
的なゲート端子出しをする工程との２回の窓開け工程が
必要であった。
【００２０】そしてこれら２回の窓開け工程には、それ
ぞれレジストパターンを作成するためのフォトリソグラ
フィ工程と、エッチング工程と、レジスト除去工程とが
含まれる。従って、ＴＦＴ−ＬＣＤの低価格化を実現す
るためには、こうした窓開け工程の数をできるだけ減ら
して、工程の簡略化を図ることが望ましい。また、図２
３に示されるように、金属層６２、ｎ+ 型ａ−Ｓｉ層６
０、及びｉ型ａ−Ｓｉ層５６の選択的なエッチングによ
り、ＴＦＴ部のゲート絶縁膜５４ａ上にａ−Ｓｉ活性層
５６ａを形成し、このａ−Ｓｉ活性層５６ａにそれぞれ
ｎ+型ａ−Ｓｉ接合層６０ａ、６０ｂを介して接続する
ソース電極６２ａ及びドレイン電極６２ｂを形成する工
程においては、Ｃｓ電極５２ｂ上の誘電体膜５４ｂが直
接エッチャントに晒されるため、誘電体膜５４ｂの厚さ
に変化が生じ、蓄積容量が変動するという問題があっ
た。
ぞれレジストパターンを作成するためのフォトリソグラ
フィ工程と、エッチング工程と、レジスト除去工程とが
含まれる。従って、ＴＦＴ−ＬＣＤの低価格化を実現す
るためには、こうした窓開け工程の数をできるだけ減ら
して、工程の簡略化を図ることが望ましい。また、図２
３に示されるように、金属層６２、ｎ+ 型ａ−Ｓｉ層６
０、及びｉ型ａ−Ｓｉ層５６の選択的なエッチングによ
り、ＴＦＴ部のゲート絶縁膜５４ａ上にａ−Ｓｉ活性層
５６ａを形成し、このａ−Ｓｉ活性層５６ａにそれぞれ
ｎ+型ａ−Ｓｉ接合層６０ａ、６０ｂを介して接続する
ソース電極６２ａ及びドレイン電極６２ｂを形成する工
程においては、Ｃｓ電極５２ｂ上の誘電体膜５４ｂが直
接エッチャントに晒されるため、誘電体膜５４ｂの厚さ
に変化が生じ、蓄積容量が変動するという問題があっ
た。
【００２１】更に、このとき、誘電体膜５４ｂの一部に
ピンホール等があると、エッチャントの浸透により誘電
体膜５４ｂの絶縁不良を生じ、Ｃｓ電極５２ｂとその対
向電極として機能する画素電極６８ａとの間に電流リー
クやショートを引き起こして表示欠陥を生じるおそれも
あった。そこで本発明は、製造工程を簡略化して低価格
化を実現すると共に、蓄積容量の特性変動を防止して高
性能化を実現することができるＴＦＴマトリクス装置及
びその製造方法を提供することを目的とする。
ピンホール等があると、エッチャントの浸透により誘電
体膜５４ｂの絶縁不良を生じ、Ｃｓ電極５２ｂとその対
向電極として機能する画素電極６８ａとの間に電流リー
クやショートを引き起こして表示欠陥を生じるおそれも
あった。そこで本発明は、製造工程を簡略化して低価格
化を実現すると共に、蓄積容量の特性変動を防止して高
性能化を実現することができるＴＦＴマトリクス装置及
びその製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】上記課題は、絶縁基板
と、前記絶縁基板上に形成されたゲート電極と、前記ゲ
ート電極上にゲート絶縁膜を介して形成された半導体活
性層と、前記半導体活性層上に形成された相対するソー
ス電極及びドレイン電極と、前記ソース電極及びドレイ
ン電極を覆うパッシベーション膜とを有する薄膜トラン
ジスタ部と、前記薄膜トランジスタ部の前記ソース電極
に接続して形成された画素電極を有する画素部と、前記
画素部の前記画素電極に接続して設けられた蓄積容量部
と、前記薄膜トランジスタ部の前記ゲート電極にゲート
バスラインを介して接続されたゲート端子部と、前記薄
膜トランジスタ部の前記ドレイン電極にドレインバスラ
インを介して接続されたドレイン端子部とを備えた薄膜
トランジスタマトリクス装置において、前記蓄積容量部
が、前記絶縁基板上に形成され、前記ゲート電極と同一
材料の金属層からなる蓄積容量電極と、前記蓄積容量電
極上に形成され、前記ゲート絶縁膜と共通の層をなす絶
縁膜を含む誘電体膜と、前記誘電体膜上に形成され、前
記ソース電極及びドレイン電極と同一材料の金属層を含
む対向電極とを有すると共に、前記対向電極が、前記パ
ッシベーション膜と共通の層をなす保護膜に開口された
コンタクトホールを介して、前記画素電極に接続されて
いることを特徴とする薄膜トランジスタマトリクス装置
によって達成される。また、絶縁基板と、前記絶縁基板
上に形成されたゲート電極と、前記ゲート電極上にゲー
ト絶縁膜を介して形成された半導体活性層と、前記半導
体活性層上に形成された相対するソース電極及びドレイ
ン電極と、前記ソース電極及びドレイン電極を覆うパッ
シベーション膜とを有する薄膜トランジスタ部と、前記
薄膜トランジスタ部の前記ソース電極に接続して形成さ
れた画素電極を有する画素部と、前記画素部の前記画素
電極に接続して設けられた蓄積容量部とを備えた薄膜ト
ランジスタマトリクス装置において、前記蓄積容量部
が、前記絶縁基板上に形成され、前記ゲート電極と同一
材料の金属層からなる蓄積容量電極と、前記蓄積容量電
極上に形成され、前記ゲート絶縁膜と共通の層をなす絶
縁膜を含む誘電体膜と、前記誘電体膜上に形成され、前
記ソース電極及びドレイン電極と同一材料の金属層を含
む対向電極とを有すると共に、前記対向電極が、前記パ
ッシベーショ ン膜と共通の層をなす保護膜に開口された
コンタクトホールを介して、前記画素電極に接続されて
いることを特徴とする薄膜トランジスタマトリクス装置
によって達成される。 また、上記の薄膜トランジスタマ
トリクス装置において、前記ソース電極及び前記ドレイ
ン電極は、前記半導体活性層上に形成された半導体接合
層を介して形成されており、前記対向電極は、前記半導
体接合層と同一材料の不純物半導体層を更に含むことが
望ましい。
と、前記絶縁基板上に形成されたゲート電極と、前記ゲ
ート電極上にゲート絶縁膜を介して形成された半導体活
性層と、前記半導体活性層上に形成された相対するソー
ス電極及びドレイン電極と、前記ソース電極及びドレイ
ン電極を覆うパッシベーション膜とを有する薄膜トラン
ジスタ部と、前記薄膜トランジスタ部の前記ソース電極
に接続して形成された画素電極を有する画素部と、前記
画素部の前記画素電極に接続して設けられた蓄積容量部
と、前記薄膜トランジスタ部の前記ゲート電極にゲート
バスラインを介して接続されたゲート端子部と、前記薄
膜トランジスタ部の前記ドレイン電極にドレインバスラ
インを介して接続されたドレイン端子部とを備えた薄膜
トランジスタマトリクス装置において、前記蓄積容量部
が、前記絶縁基板上に形成され、前記ゲート電極と同一
材料の金属層からなる蓄積容量電極と、前記蓄積容量電
極上に形成され、前記ゲート絶縁膜と共通の層をなす絶
縁膜を含む誘電体膜と、前記誘電体膜上に形成され、前
記ソース電極及びドレイン電極と同一材料の金属層を含
む対向電極とを有すると共に、前記対向電極が、前記パ
ッシベーション膜と共通の層をなす保護膜に開口された
コンタクトホールを介して、前記画素電極に接続されて
いることを特徴とする薄膜トランジスタマトリクス装置
によって達成される。また、絶縁基板と、前記絶縁基板
上に形成されたゲート電極と、前記ゲート電極上にゲー
ト絶縁膜を介して形成された半導体活性層と、前記半導
体活性層上に形成された相対するソース電極及びドレイ
ン電極と、前記ソース電極及びドレイン電極を覆うパッ
シベーション膜とを有する薄膜トランジスタ部と、前記
薄膜トランジスタ部の前記ソース電極に接続して形成さ
れた画素電極を有する画素部と、前記画素部の前記画素
電極に接続して設けられた蓄積容量部とを備えた薄膜ト
ランジスタマトリクス装置において、前記蓄積容量部
が、前記絶縁基板上に形成され、前記ゲート電極と同一
材料の金属層からなる蓄積容量電極と、前記蓄積容量電
極上に形成され、前記ゲート絶縁膜と共通の層をなす絶
縁膜を含む誘電体膜と、前記誘電体膜上に形成され、前
記ソース電極及びドレイン電極と同一材料の金属層を含
む対向電極とを有すると共に、前記対向電極が、前記パ
ッシベーショ ン膜と共通の層をなす保護膜に開口された
コンタクトホールを介して、前記画素電極に接続されて
いることを特徴とする薄膜トランジスタマトリクス装置
によって達成される。 また、上記の薄膜トランジスタマ
トリクス装置において、前記ソース電極及び前記ドレイ
ン電極は、前記半導体活性層上に形成された半導体接合
層を介して形成されており、前記対向電極は、前記半導
体接合層と同一材料の不純物半導体層を更に含むことが
望ましい。
【００２３】また、絶縁基板と、前記絶縁基板上に形成
されたゲート電極と、前記ゲート電極上にゲート絶縁膜
を介して形成された半導体活性層と、前記半導体活性層
上に形成された相対するソース電極及びドレイン電極
と、前記ソース電極及びドレイン電極を覆うパッシベー
ション膜とを有する薄膜トランジスタ部と、前記薄膜ト
ランジスタ部の前記ソース電極に接続して形成された画
素電極を有する画素部と、前記薄膜トランジスタ部の前
記ゲート電極にゲートバスラインを介して接続されたゲ
ート端子部と、前記薄膜トランジスタ部の前記ドレイン
電極にドレインバスラインを介して接続されたドレイン
端子部とを備えた薄膜トランジスタマトリクス装置にお
いて、前記ゲート端子部が、前記絶縁基板上に形成さ
れ、前記ゲート電極と共通の層をなす金属層からなるゲ
ート端子下部電極と、前記ゲート絶縁膜と共通の層をな
す絶縁膜及び前記パッシベーション膜と共通の層をなす
保護膜に開口されたコンタクトホールを介して前記ゲー
ト端子下部電極上に積層され、前記画素電極と同一材料
の導電膜からなるゲート端子上部電極とを有することを
特徴とする薄膜トランジスタマトリクス装置によって達
成される。
されたゲート電極と、前記ゲート電極上にゲート絶縁膜
を介して形成された半導体活性層と、前記半導体活性層
上に形成された相対するソース電極及びドレイン電極
と、前記ソース電極及びドレイン電極を覆うパッシベー
ション膜とを有する薄膜トランジスタ部と、前記薄膜ト
ランジスタ部の前記ソース電極に接続して形成された画
素電極を有する画素部と、前記薄膜トランジスタ部の前
記ゲート電極にゲートバスラインを介して接続されたゲ
ート端子部と、前記薄膜トランジスタ部の前記ドレイン
電極にドレインバスラインを介して接続されたドレイン
端子部とを備えた薄膜トランジスタマトリクス装置にお
いて、前記ゲート端子部が、前記絶縁基板上に形成さ
れ、前記ゲート電極と共通の層をなす金属層からなるゲ
ート端子下部電極と、前記ゲート絶縁膜と共通の層をな
す絶縁膜及び前記パッシベーション膜と共通の層をなす
保護膜に開口されたコンタクトホールを介して前記ゲー
ト端子下部電極上に積層され、前記画素電極と同一材料
の導電膜からなるゲート端子上部電極とを有することを
特徴とする薄膜トランジスタマトリクス装置によって達
成される。
【００２４】また、上記の薄膜トランジスタマトリクス
装置において、前記画素部の前記画素電極に接続して設
けられた蓄積容量部を更に備え、前記蓄積容量部が、前
記絶縁基板上に形成され、前記ゲート電極と同一材料の
金属層からなる蓄積容量電極と、前記蓄積容量電極上に
形成され、前記ゲート絶縁膜と共通の層をなす絶縁膜を
含む誘電体膜とを有し、前記誘電体膜上に形成された前
記画素電極を対向電極とすることが望ましい。 また、上
記の 請求項４又は５記載の薄膜トランジスタマトリク
ス装置において、前記ソース電極及び前記ドレイン電極
は、前記半導体活性層上に形成された半導体接合層を介
して形成されていることが望ましい。
装置において、前記画素部の前記画素電極に接続して設
けられた蓄積容量部を更に備え、前記蓄積容量部が、前
記絶縁基板上に形成され、前記ゲート電極と同一材料の
金属層からなる蓄積容量電極と、前記蓄積容量電極上に
形成され、前記ゲート絶縁膜と共通の層をなす絶縁膜を
含む誘電体膜とを有し、前記誘電体膜上に形成された前
記画素電極を対向電極とすることが望ましい。 また、上
記の 請求項４又は５記載の薄膜トランジスタマトリク
ス装置において、前記ソース電極及び前記ドレイン電極
は、前記半導体活性層上に形成された半導体接合層を介
して形成されていることが望ましい。
【００２５】更に、上記課題は、絶縁基板上に、第１の
金属層を成膜した後、前記第１の金属層を所定の形状に
パターニングして、ゲート電極、蓄積容量電極、前記ゲ
ート電極に接続するゲートバスライン、及び前記ゲート
バスラインに接続するゲート端子下部電極を形成する工
程と、全面に、絶縁膜及び半導体層を順に成膜して、前
記ゲート電極上に前記絶縁膜からなるゲート絶縁膜、前
記ゲート絶縁膜上の前記半導体層からなる半導体活性層
を形成すると共に、前記蓄積容量電極上に前記絶縁膜を
含む誘電体膜を形成する工程と、全面に、第２の金属層
を成膜した後、前記第２の金属層及び前記半導体層を所
定の形状にパターニングして、前記半導体活性層上に前
記第２の金属層からなるソース電極及びドレイン電極を
それぞれ相対して形成すると共に、前記誘電体膜上に前
記第２の金属層を含む対向電極を形成し、前記第２の金
属層を含むドレイン端子下部電極を前記ドレイン電極に
接続させて形成する工程と、全面に、パッシベーション
膜を成膜した後、前記ソース電極、前記対向電極、及び
前記ドレイン端子下部電極上の前記パッシベーション
膜、並びに前記ゲート端子下部電極上の前記パッシベー
ション膜及び前記絶縁膜に第１乃至第４のコンタクトホ
ールをそれぞれ開口する工程と、全面に、導電膜を成膜
した後、前記導電膜を所定の形状にパターニングして、
前記第１及び第２のコンタクトホールを介して前記ソー
ス電極及び前記対向電極に接続する画素電極を形成し、
前記第３のコンタクトホールを介して前記ドレイン端子
下部電極に接続するドレイン端子上部電極を形成し、前
記第４のコンタクトホールを介して前記ゲート端子下部
電極に接続するゲート端子上部電極を形成する工程とを
有することを特徴とする薄膜トランジスタマトリクス装
置の製造方法によって達成される。また、絶縁基板上
に、第１の金属層を成膜した後、前記第１の金属層を所
定の形状にパターニングして、ゲート電極、蓄積容量電
極、前記ゲート電極に接続するゲートバスライン、及び
前記ゲートバスラインに接続するゲート端子下部電極を
形成する工程と、全面に、絶縁膜及び半導体層を順に成
膜して、前記ゲート電極上に前記絶縁膜からなるゲート
絶縁膜、前記ゲート絶縁膜上の前記半導体層からなる半
導体活性層を形成すると共に、前記蓄積容量電極上に前
記絶縁膜を含む 誘電体膜を形成する工程と、全面に、不
純物半導体層及び第２の金属層を順に成膜した後、前記
第２の金属層、前記不純物半導体層、及び前記半導体層
を所定の形状にパターニングして、前記半導体活性層上
に前記不純物半導体層からなる半導体接合層を介して前
記第２の金属層からなるソース電極及びドレイン電極を
それぞれ相対して形成すると共に、前記誘電体膜上に前
記不純物半導体層及び前記第２の金属層を含む対向電極
を形成し、前記不純物半導体層及び前記第２の金属層を
含むドレイン端子下部電極を前記ドレイン電極に接続さ
せて形成する工程と、全面に、パッシベーション膜を成
膜した後、前記ソース電極、前記対向電極、及び前記ド
レイン端子下部電極上の前記パッシベーション膜、並び
に前記ゲート端子下部電極上の前記パッシベーション膜
及び前記絶縁膜に第１乃至第４のコンタクトホールをそ
れぞれ開口する工程と、全面に、導電膜を成膜した後、
前記導電膜を所定の形状にパターニングして、前記第１
及び第２のコンタクトホールを介して前記ソース電極及
び前記対向電極に接続する画素電極を形成し、前記第３
のコンタクトホールを介して前記ドレイン端子下部電極
に接続するドレイン端子上部電極を形成し、前記第４の
コンタクトホールを介して前記ゲート端子下部電極に接
続するゲート端子上部電極を形成する工程とを有するこ
とを特徴とする薄膜トランジスタマトリクス装置の製造
方法によって達成される。
金属層を成膜した後、前記第１の金属層を所定の形状に
パターニングして、ゲート電極、蓄積容量電極、前記ゲ
ート電極に接続するゲートバスライン、及び前記ゲート
バスラインに接続するゲート端子下部電極を形成する工
程と、全面に、絶縁膜及び半導体層を順に成膜して、前
記ゲート電極上に前記絶縁膜からなるゲート絶縁膜、前
記ゲート絶縁膜上の前記半導体層からなる半導体活性層
を形成すると共に、前記蓄積容量電極上に前記絶縁膜を
含む誘電体膜を形成する工程と、全面に、第２の金属層
を成膜した後、前記第２の金属層及び前記半導体層を所
定の形状にパターニングして、前記半導体活性層上に前
記第２の金属層からなるソース電極及びドレイン電極を
それぞれ相対して形成すると共に、前記誘電体膜上に前
記第２の金属層を含む対向電極を形成し、前記第２の金
属層を含むドレイン端子下部電極を前記ドレイン電極に
接続させて形成する工程と、全面に、パッシベーション
膜を成膜した後、前記ソース電極、前記対向電極、及び
前記ドレイン端子下部電極上の前記パッシベーション
膜、並びに前記ゲート端子下部電極上の前記パッシベー
ション膜及び前記絶縁膜に第１乃至第４のコンタクトホ
ールをそれぞれ開口する工程と、全面に、導電膜を成膜
した後、前記導電膜を所定の形状にパターニングして、
前記第１及び第２のコンタクトホールを介して前記ソー
ス電極及び前記対向電極に接続する画素電極を形成し、
前記第３のコンタクトホールを介して前記ドレイン端子
下部電極に接続するドレイン端子上部電極を形成し、前
記第４のコンタクトホールを介して前記ゲート端子下部
電極に接続するゲート端子上部電極を形成する工程とを
有することを特徴とする薄膜トランジスタマトリクス装
置の製造方法によって達成される。また、絶縁基板上
に、第１の金属層を成膜した後、前記第１の金属層を所
定の形状にパターニングして、ゲート電極、蓄積容量電
極、前記ゲート電極に接続するゲートバスライン、及び
前記ゲートバスラインに接続するゲート端子下部電極を
形成する工程と、全面に、絶縁膜及び半導体層を順に成
膜して、前記ゲート電極上に前記絶縁膜からなるゲート
絶縁膜、前記ゲート絶縁膜上の前記半導体層からなる半
導体活性層を形成すると共に、前記蓄積容量電極上に前
記絶縁膜を含む 誘電体膜を形成する工程と、全面に、不
純物半導体層及び第２の金属層を順に成膜した後、前記
第２の金属層、前記不純物半導体層、及び前記半導体層
を所定の形状にパターニングして、前記半導体活性層上
に前記不純物半導体層からなる半導体接合層を介して前
記第２の金属層からなるソース電極及びドレイン電極を
それぞれ相対して形成すると共に、前記誘電体膜上に前
記不純物半導体層及び前記第２の金属層を含む対向電極
を形成し、前記不純物半導体層及び前記第２の金属層を
含むドレイン端子下部電極を前記ドレイン電極に接続さ
せて形成する工程と、全面に、パッシベーション膜を成
膜した後、前記ソース電極、前記対向電極、及び前記ド
レイン端子下部電極上の前記パッシベーション膜、並び
に前記ゲート端子下部電極上の前記パッシベーション膜
及び前記絶縁膜に第１乃至第４のコンタクトホールをそ
れぞれ開口する工程と、全面に、導電膜を成膜した後、
前記導電膜を所定の形状にパターニングして、前記第１
及び第２のコンタクトホールを介して前記ソース電極及
び前記対向電極に接続する画素電極を形成し、前記第３
のコンタクトホールを介して前記ドレイン端子下部電極
に接続するドレイン端子上部電極を形成し、前記第４の
コンタクトホールを介して前記ゲート端子下部電極に接
続するゲート端子上部電極を形成する工程とを有するこ
とを特徴とする薄膜トランジスタマトリクス装置の製造
方法によって達成される。
【００２６】また、絶縁基板上に、第１の金属層を成膜
した後、前記第１の金属層を所定の形状にパターニング
して、ゲート電極、蓄積容量電極、前記ゲート電極に接
続するゲートバスライン、及び前記ゲートバスラインに
接続するゲート端子下部電極を形成する工程と、全面
に、絶縁膜及び半導体層を順に成膜して、前記ゲート電
極上に前記絶縁膜からなるゲート絶縁膜、前記ゲート絶
縁膜上の前記半導体層からなる半導体活性層を形成する
工程と、全面に、第２の金属層を成膜した後、前記第２
の金属層及び前記半導体層を所定の形状にパターニング
して、前記半導体活性層上に前記第２の金属層からなる
ソース電極及びドレイン電極をそれぞれ相対して形成す
ると共に、前記第２の金属層からなるドレイン端子下部
電極を前記ドレイン電極に接続させて形成する工程と、
全面に、パッシベーション膜を成膜した後、前記ソース
電極及び前記ドレイン端子下部電極上の前記パッシベー
ション膜、並びに前記ゲート端子下部電極上の前記パッ
シベーション膜及び前記絶縁膜に第１乃至第３のコンタ
クトホールをそれぞれ開口する工程と、全面に、導電膜
を成膜した後、前記導電膜を所定の形状にパターニング
して、前記第１のコンタクトホールを介して前記ソース
電極に接続すると共に、前記蓄積容量電極上の前記絶縁
膜を含む誘電体膜を介して対向電極となる画素電極を形
成し、前記第２のコンタクトホールを介して前記ドレイ
ン端子下部電極に接続するドレイン端子上部電極を形成
し、前記第３のコンタクトホールを介して前記ゲート端
子下部電極に接続するゲート端子上部電極を形成する工
程とを有することを特徴とする薄膜トランジスタマトリ
クス装置の製造方法によって達成される。また、絶縁基
板上に、第１の金属層を成膜した後、前記第１の金属層
を所定の形状にパターニングして、ゲート電極、蓄積容
量電極、前記ゲート電極に接続するゲートバスライン、
及び前記ゲートバスラインに接続するゲート端子下部電
極を形成する工程と、全面に、絶縁膜及び半導体層を順
に成膜して、前記ゲート電極上に前記絶縁膜からなるゲ
ート絶縁膜、前記ゲート絶縁膜上の前記半導体層からな
る半導体活性層を形成する工程と、全面に、不純物半導
体層及び第２の金属層を順に成膜した後、前記第２の金
属層、前記不純物半導体層、及び前記半導体層を所定の
形状にパターニングして、前記半導体活性層上に前記不
純物半導体層 からなる半導体接合層を介して前記第２の
金属層からなるソース電極及びドレイン電極をそれぞれ
相対して形成すると共に、前記不純物半導体層及び前記
第２の金属層からなるドレイン端子下部電極を前記ドレ
イン電極に接続させて形成する工程と、全面に、パッシ
ベーション膜を成膜した後、前記ソース電極及び前記ド
レイン端子下部電極上の前記パッシベーション膜、並び
に前記ゲート端子下部電極上の前記パッシベーション膜
及び前記絶縁膜に第１乃至第３のコンタクトホールをそ
れぞれ開口する工程と、全面に、導電膜を成膜した後、
前記導電膜を所定の形状にパターニングして、前記第１
のコンタクトホールを介して前記ソース電極に接続する
と共に、前記蓄積容量電極上の前記絶縁膜を含む誘電体
膜を介して対向電極となる画素電極を形成し、前記第２
のコンタクトホールを介して前記ドレイン端子下部電極
に接続するドレイン端子上部電極を形成し、前記第３の
コンタクトホールを介して前記ゲート端子下部電極に接
続するゲート端子上部電極を形成する工程とを有するこ
とを特徴とする薄膜トランジスタマトリクス装置の製造
方法によって達成される。 また、絶縁基板上に、第１の
金属層を成膜した後、前記第１の金属層を所定の形状に
パターニングして、ゲート電極、及び蓄積容量電極を形
成する工程と、絶縁膜及び半導体層を順に成膜して、前
記ゲート電極上に前記絶縁膜からなるゲート絶縁膜、前
記ゲート絶縁膜上の前記半導体層からなる半導体活性層
を形成すると共に、前記蓄積容量電極上に前記絶縁膜を
含む誘電体膜を形成する工程と、第２の金属層を成膜し
た後、前記第２の金属層及び前記半導体層を所定の形状
にパターニングして、前記半導体活性層上に前記第２の
金属層からなるソース電極及びドレイン電極をそれぞれ
相対して形成すると共に、前記誘電体膜上に前記第２の
金属層を含む対向電極を形成する工程と、パッシベーシ
ョン膜を成膜した後、前記ソース電極及び前記対向電極
上の前記パッシベーション膜に第１及び第２のコンタク
トホールをそれぞれ開口する工程と、導電膜を成膜した
後、前記導電膜を所定の形状にパターニングして、前記
第１のコンタクトホールを介して前記ソース電極に接続
すると共に、前記第２のコンタクトホールを介して前記
対向電極に接続する画素電極を形成する工程とを有する
ことを特徴とする薄膜トランジスタマトリクス装置の製
造方法によって達成される。 また、絶縁基板上に、第１
の金属層を成膜した後、前記第１の金属層を所定の形状
にパターニングして、ゲート電極、及び蓄積容量電極を
形成する工程と、絶縁膜及び半導体層を順に成膜して、
前記ゲート電極上に前記絶縁膜からなるゲート絶縁膜、
前記ゲート絶縁膜上の前記半導体層からなる半導体活性
層を形成すると共に、前記蓄積容量電極上に前記絶縁膜
を含む誘電体膜を形成する工程と、不純物半導体層及び
第２の金属層を順に成膜した後、前記第２の金属層、前
記不純物半導体層、及び前記半導体層を所定の形状にパ
ターニングして、前記半導体活性層上に前記不純物半導
体層からなる半導体接合層を介して前記第２の金属層か
らなるソース電極及びドレイン電極をそれぞれ相対して
形成すると共に、前記誘電体膜上に前記不純物半導体層
及び前記第２の金属層を含む対向電極を形成する工程
と、パッシベーション膜を成膜した後、前記ソース電極
及び前記対向電極上の前記パッシベーション膜に第１及
び第２のコンタクトホールをそれぞれ開口する工程と、
導電膜を成膜した後、前記導電膜を所定の形状にパター
ニングして、前記第１のコンタクトホールを介して前記
ソース電極に接続すると共に、前記第２のコンタクトホ
ールを介して前記対向電極に接続する画素電極を形成す
る工程とを有することを特徴とする薄膜トランジスタマ
トリクス装置の製造方法によって達成される。 また、絶
縁基板上に、第１の金属層を成膜した後、前記第１の金
属層を所定の形状にパターニングして、ゲート電極、前
記ゲート電極に接続するゲートバスライン、及び前記ゲ
ートバスラインに接続するゲート端子下部電極を形成す
る工程と、全面に、絶縁膜及び半導体層を順に成膜し
て、前記ゲート電極上に前記絶縁膜からなるゲート絶縁
膜、前記ゲート絶縁膜上の前記半導体層からなる半導体
活性層を形成する工程と、全面に、第２の金属層を成膜
した後、前記第２の金属層及び前記半導体層を所定の形
状にパターニングして、前記半導体活性層上に前記第２
の金属層からなるソース電極及びドレイン電極をそれぞ
れ相対して形成すると共に、前記第２の金属層からなる
ドレイン端子下部電極を前記ドレイン電極に接続させて
形成する工程と、全面に、パッシベーション膜を成膜し
た後、前記ソース電極及び前記ドレイン端子下部電極上
の前記パッシベーション膜、並びに前記ゲート端子下部
電極上の前記パッシベーション膜及び前記絶縁膜に第１
乃至第 ３のコンタクトホールをそれぞれ開口する工程
と、全面に、導電膜を成膜した後、前記導電膜を所定の
形状にパターニングして、前記第１のコンタクトホール
を介して前記ソース電極に接続する画素電極を形成し、
前記第２のコンタクトホールを介して前記ドレイン端子
下部電極に接続するドレイン端子上部電極を形成し、前
記第３のコンタクトホールを介して前記ゲート端子下部
電極に接続するゲート端子上部電極を形成する工程とを
有することを特徴とする薄膜トランジスタマトリクス装
置の製造方法によって達成される。 また、絶縁基板上
に、第１の金属層を成膜した後、前記第１の金属層を所
定の形状にパターニングして、ゲート電極、前記ゲート
電極に接続するゲートバスライン、及び前記ゲートバス
ラインに接続するゲート端子下部電極を形成する工程
と、全面に、絶縁膜及び半導体層を順に成膜して、前記
ゲート電極上に前記絶縁膜からなるゲート絶縁膜、前記
ゲート絶縁膜上の前記半導体層からなる半導体活性層を
形成する工程と、全面に、不純物半導体層及び第２の金
属層を順に成膜した後、前記第２の金属層、前記不純物
半導体層、及び前記半導体層を所定の形状にパターニン
グして、前記半導体活性層上に前記不純物半導体層から
なる半導体接着層を介して前記第２の金属層からなるソ
ース電極及びドレイン電極をそれぞれ相対して形成する
と共に、前記不純物半導体層及び前記第２の金属層から
なるドレイン端子下部電極を前記ドレイン電極に接続さ
せて形成する工程と、全面に、パッシベーション膜を成
膜した後、前記ソース電極及び前記ドレイン端子下部電
極上の前記パッシベーション膜、並びに前記ゲート端子
下部電極上の前記パッシベーション膜及び前記絶縁膜に
第１乃至第３のコンタクトホールをそれぞれ開口する工
程と、全面に、導電膜を成膜した後、前記導電膜を所定
の形状にパターニングして、前記第１のコンタクトホー
ルを介して前記ソース電極に接続する画素電極を形成
し、前記第２のコンタクトホールを介して前記ドレイン
端子下部電極に接続するドレイン端子上部電極を形成
し、前記第３のコンタクトホールを介して前記ゲート端
子下部電極に接続するゲート端子上部電極を形成する工
程とを有することを特徴とする薄膜トランジスタマトリ
クス装置の製造方法によって達成される。
した後、前記第１の金属層を所定の形状にパターニング
して、ゲート電極、蓄積容量電極、前記ゲート電極に接
続するゲートバスライン、及び前記ゲートバスラインに
接続するゲート端子下部電極を形成する工程と、全面
に、絶縁膜及び半導体層を順に成膜して、前記ゲート電
極上に前記絶縁膜からなるゲート絶縁膜、前記ゲート絶
縁膜上の前記半導体層からなる半導体活性層を形成する
工程と、全面に、第２の金属層を成膜した後、前記第２
の金属層及び前記半導体層を所定の形状にパターニング
して、前記半導体活性層上に前記第２の金属層からなる
ソース電極及びドレイン電極をそれぞれ相対して形成す
ると共に、前記第２の金属層からなるドレイン端子下部
電極を前記ドレイン電極に接続させて形成する工程と、
全面に、パッシベーション膜を成膜した後、前記ソース
電極及び前記ドレイン端子下部電極上の前記パッシベー
ション膜、並びに前記ゲート端子下部電極上の前記パッ
シベーション膜及び前記絶縁膜に第１乃至第３のコンタ
クトホールをそれぞれ開口する工程と、全面に、導電膜
を成膜した後、前記導電膜を所定の形状にパターニング
して、前記第１のコンタクトホールを介して前記ソース
電極に接続すると共に、前記蓄積容量電極上の前記絶縁
膜を含む誘電体膜を介して対向電極となる画素電極を形
成し、前記第２のコンタクトホールを介して前記ドレイ
ン端子下部電極に接続するドレイン端子上部電極を形成
し、前記第３のコンタクトホールを介して前記ゲート端
子下部電極に接続するゲート端子上部電極を形成する工
程とを有することを特徴とする薄膜トランジスタマトリ
クス装置の製造方法によって達成される。また、絶縁基
板上に、第１の金属層を成膜した後、前記第１の金属層
を所定の形状にパターニングして、ゲート電極、蓄積容
量電極、前記ゲート電極に接続するゲートバスライン、
及び前記ゲートバスラインに接続するゲート端子下部電
極を形成する工程と、全面に、絶縁膜及び半導体層を順
に成膜して、前記ゲート電極上に前記絶縁膜からなるゲ
ート絶縁膜、前記ゲート絶縁膜上の前記半導体層からな
る半導体活性層を形成する工程と、全面に、不純物半導
体層及び第２の金属層を順に成膜した後、前記第２の金
属層、前記不純物半導体層、及び前記半導体層を所定の
形状にパターニングして、前記半導体活性層上に前記不
純物半導体層 からなる半導体接合層を介して前記第２の
金属層からなるソース電極及びドレイン電極をそれぞれ
相対して形成すると共に、前記不純物半導体層及び前記
第２の金属層からなるドレイン端子下部電極を前記ドレ
イン電極に接続させて形成する工程と、全面に、パッシ
ベーション膜を成膜した後、前記ソース電極及び前記ド
レイン端子下部電極上の前記パッシベーション膜、並び
に前記ゲート端子下部電極上の前記パッシベーション膜
及び前記絶縁膜に第１乃至第３のコンタクトホールをそ
れぞれ開口する工程と、全面に、導電膜を成膜した後、
前記導電膜を所定の形状にパターニングして、前記第１
のコンタクトホールを介して前記ソース電極に接続する
と共に、前記蓄積容量電極上の前記絶縁膜を含む誘電体
膜を介して対向電極となる画素電極を形成し、前記第２
のコンタクトホールを介して前記ドレイン端子下部電極
に接続するドレイン端子上部電極を形成し、前記第３の
コンタクトホールを介して前記ゲート端子下部電極に接
続するゲート端子上部電極を形成する工程とを有するこ
とを特徴とする薄膜トランジスタマトリクス装置の製造
方法によって達成される。 また、絶縁基板上に、第１の
金属層を成膜した後、前記第１の金属層を所定の形状に
パターニングして、ゲート電極、及び蓄積容量電極を形
成する工程と、絶縁膜及び半導体層を順に成膜して、前
記ゲート電極上に前記絶縁膜からなるゲート絶縁膜、前
記ゲート絶縁膜上の前記半導体層からなる半導体活性層
を形成すると共に、前記蓄積容量電極上に前記絶縁膜を
含む誘電体膜を形成する工程と、第２の金属層を成膜し
た後、前記第２の金属層及び前記半導体層を所定の形状
にパターニングして、前記半導体活性層上に前記第２の
金属層からなるソース電極及びドレイン電極をそれぞれ
相対して形成すると共に、前記誘電体膜上に前記第２の
金属層を含む対向電極を形成する工程と、パッシベーシ
ョン膜を成膜した後、前記ソース電極及び前記対向電極
上の前記パッシベーション膜に第１及び第２のコンタク
トホールをそれぞれ開口する工程と、導電膜を成膜した
後、前記導電膜を所定の形状にパターニングして、前記
第１のコンタクトホールを介して前記ソース電極に接続
すると共に、前記第２のコンタクトホールを介して前記
対向電極に接続する画素電極を形成する工程とを有する
ことを特徴とする薄膜トランジスタマトリクス装置の製
造方法によって達成される。 また、絶縁基板上に、第１
の金属層を成膜した後、前記第１の金属層を所定の形状
にパターニングして、ゲート電極、及び蓄積容量電極を
形成する工程と、絶縁膜及び半導体層を順に成膜して、
前記ゲート電極上に前記絶縁膜からなるゲート絶縁膜、
前記ゲート絶縁膜上の前記半導体層からなる半導体活性
層を形成すると共に、前記蓄積容量電極上に前記絶縁膜
を含む誘電体膜を形成する工程と、不純物半導体層及び
第２の金属層を順に成膜した後、前記第２の金属層、前
記不純物半導体層、及び前記半導体層を所定の形状にパ
ターニングして、前記半導体活性層上に前記不純物半導
体層からなる半導体接合層を介して前記第２の金属層か
らなるソース電極及びドレイン電極をそれぞれ相対して
形成すると共に、前記誘電体膜上に前記不純物半導体層
及び前記第２の金属層を含む対向電極を形成する工程
と、パッシベーション膜を成膜した後、前記ソース電極
及び前記対向電極上の前記パッシベーション膜に第１及
び第２のコンタクトホールをそれぞれ開口する工程と、
導電膜を成膜した後、前記導電膜を所定の形状にパター
ニングして、前記第１のコンタクトホールを介して前記
ソース電極に接続すると共に、前記第２のコンタクトホ
ールを介して前記対向電極に接続する画素電極を形成す
る工程とを有することを特徴とする薄膜トランジスタマ
トリクス装置の製造方法によって達成される。 また、絶
縁基板上に、第１の金属層を成膜した後、前記第１の金
属層を所定の形状にパターニングして、ゲート電極、前
記ゲート電極に接続するゲートバスライン、及び前記ゲ
ートバスラインに接続するゲート端子下部電極を形成す
る工程と、全面に、絶縁膜及び半導体層を順に成膜し
て、前記ゲート電極上に前記絶縁膜からなるゲート絶縁
膜、前記ゲート絶縁膜上の前記半導体層からなる半導体
活性層を形成する工程と、全面に、第２の金属層を成膜
した後、前記第２の金属層及び前記半導体層を所定の形
状にパターニングして、前記半導体活性層上に前記第２
の金属層からなるソース電極及びドレイン電極をそれぞ
れ相対して形成すると共に、前記第２の金属層からなる
ドレイン端子下部電極を前記ドレイン電極に接続させて
形成する工程と、全面に、パッシベーション膜を成膜し
た後、前記ソース電極及び前記ドレイン端子下部電極上
の前記パッシベーション膜、並びに前記ゲート端子下部
電極上の前記パッシベーション膜及び前記絶縁膜に第１
乃至第 ３のコンタクトホールをそれぞれ開口する工程
と、全面に、導電膜を成膜した後、前記導電膜を所定の
形状にパターニングして、前記第１のコンタクトホール
を介して前記ソース電極に接続する画素電極を形成し、
前記第２のコンタクトホールを介して前記ドレイン端子
下部電極に接続するドレイン端子上部電極を形成し、前
記第３のコンタクトホールを介して前記ゲート端子下部
電極に接続するゲート端子上部電極を形成する工程とを
有することを特徴とする薄膜トランジスタマトリクス装
置の製造方法によって達成される。 また、絶縁基板上
に、第１の金属層を成膜した後、前記第１の金属層を所
定の形状にパターニングして、ゲート電極、前記ゲート
電極に接続するゲートバスライン、及び前記ゲートバス
ラインに接続するゲート端子下部電極を形成する工程
と、全面に、絶縁膜及び半導体層を順に成膜して、前記
ゲート電極上に前記絶縁膜からなるゲート絶縁膜、前記
ゲート絶縁膜上の前記半導体層からなる半導体活性層を
形成する工程と、全面に、不純物半導体層及び第２の金
属層を順に成膜した後、前記第２の金属層、前記不純物
半導体層、及び前記半導体層を所定の形状にパターニン
グして、前記半導体活性層上に前記不純物半導体層から
なる半導体接着層を介して前記第２の金属層からなるソ
ース電極及びドレイン電極をそれぞれ相対して形成する
と共に、前記不純物半導体層及び前記第２の金属層から
なるドレイン端子下部電極を前記ドレイン電極に接続さ
せて形成する工程と、全面に、パッシベーション膜を成
膜した後、前記ソース電極及び前記ドレイン端子下部電
極上の前記パッシベーション膜、並びに前記ゲート端子
下部電極上の前記パッシベーション膜及び前記絶縁膜に
第１乃至第３のコンタクトホールをそれぞれ開口する工
程と、全面に、導電膜を成膜した後、前記導電膜を所定
の形状にパターニングして、前記第１のコンタクトホー
ルを介して前記ソース電極に接続する画素電極を形成
し、前記第２のコンタクトホールを介して前記ドレイン
端子下部電極に接続するドレイン端子上部電極を形成
し、前記第３のコンタクトホールを介して前記ゲート端
子下部電極に接続するゲート端子上部電極を形成する工
程とを有することを特徴とする薄膜トランジスタマトリ
クス装置の製造方法によって達成される。
【００２７】
【作用】本発明は、ゲート端子部を形成する場合、ゲー
ト電極と共通の層をなす金属層からなるゲート端子下部
電極上に、ゲート絶縁膜と共通の層をなす絶縁膜及びパ
ッシベーション膜と共通の層をなす保護膜を積層した
後、これら絶縁膜及び保護膜に１回の窓明けを行ってコ
ンタクトホールを開口し、このコンタクトホール内に露
出されたゲート端子下部電極上に、画素電極と同一材料
の透明導電膜からなるゲート端子上部電極を形成する。
即ち、従来の製造方法に比較すると、パッシベーション
膜と共通の層をなす保護膜を成膜する工程と、ゲート端
子上部電極を形成する透明導電膜を成膜する工程の順序
を逆にする。
ト電極と共通の層をなす金属層からなるゲート端子下部
電極上に、ゲート絶縁膜と共通の層をなす絶縁膜及びパ
ッシベーション膜と共通の層をなす保護膜を積層した
後、これら絶縁膜及び保護膜に１回の窓明けを行ってコ
ンタクトホールを開口し、このコンタクトホール内に露
出されたゲート端子下部電極上に、画素電極と同一材料
の透明導電膜からなるゲート端子上部電極を形成する。
即ち、従来の製造方法に比較すると、パッシベーション
膜と共通の層をなす保護膜を成膜する工程と、ゲート端
子上部電極を形成する透明導電膜を成膜する工程の順序
を逆にする。
【００２８】これにより、ゲート端子下部電極上の絶縁
膜の窓明けとゲート端子上部電極上の保護膜の窓明けと
を別々に行っていた従来の２回の窓明け工程を、積層し
た絶縁膜及び保護膜を１回の窓明け工程で済ますことが
でき、この開口されたコンタクトホールを介して接続す
るゲート端子下部電極及びゲート端子上部電極からなる
ゲート端子部を形成することができる。このため、ＴＦ
Ｔマトリクス装置の製造工程を簡略化することが可能と
なる。
膜の窓明けとゲート端子上部電極上の保護膜の窓明けと
を別々に行っていた従来の２回の窓明け工程を、積層し
た絶縁膜及び保護膜を１回の窓明け工程で済ますことが
でき、この開口されたコンタクトホールを介して接続す
るゲート端子下部電極及びゲート端子上部電極からなる
ゲート端子部を形成することができる。このため、ＴＦ
Ｔマトリクス装置の製造工程を簡略化することが可能と
なる。
【００２９】また、蓄積容量部を形成する場合、蓄積容
量電極上のゲート絶縁膜と共通の層をなす絶縁膜上に、
半導体活性層と同一材料のノンドープ半導体層を成膜し
た後、このノンドープ半導体層を絶縁膜と共に蓄積容量
用の誘電体膜として用い、この誘電体膜上に、半導体接
合層と同一材料の不純物半導体層並びにソース電極及び
ドレイン電極と同一材料の金属層からなる対向電極を形
成する。そしてこの対向電極上の保護膜に開口されたコ
ンタクトホールを介して、対向電極を画素電極に接続さ
せる。
量電極上のゲート絶縁膜と共通の層をなす絶縁膜上に、
半導体活性層と同一材料のノンドープ半導体層を成膜し
た後、このノンドープ半導体層を絶縁膜と共に蓄積容量
用の誘電体膜として用い、この誘電体膜上に、半導体接
合層と同一材料の不純物半導体層並びにソース電極及び
ドレイン電極と同一材料の金属層からなる対向電極を形
成する。そしてこの対向電極上の保護膜に開口されたコ
ンタクトホールを介して、対向電極を画素電極に接続さ
せる。
【００３０】これにより、絶縁膜上に成膜されたノンド
ープ半導体層は除去されることなく、常に絶縁膜を覆っ
ているため、この絶縁膜が直接エッチャントに晒され
ず、従って誘電体膜の厚さに変化が生じて蓄積容量が変
動するということもない。また、このとき、絶縁膜の一
部にピンホール等があっても、その上に積層されたノン
ドープ半導体層が誘電体膜の絶縁不良を防止し、従って
電流リークやショートによる表示欠陥を生じるおそれも
ない。
ープ半導体層は除去されることなく、常に絶縁膜を覆っ
ているため、この絶縁膜が直接エッチャントに晒され
ず、従って誘電体膜の厚さに変化が生じて蓄積容量が変
動するということもない。また、このとき、絶縁膜の一
部にピンホール等があっても、その上に積層されたノン
ドープ半導体層が誘電体膜の絶縁不良を防止し、従って
電流リークやショートによる表示欠陥を生じるおそれも
ない。
【００３１】しかも、誘電体膜の一部をなすノンドープ
半導体層及びその上の対向電極は、ＴＦＴの半導体活性
層、半導体接合層、及びソース・ドレイン電極と同一材
料を用いて同時に形成されるため、また対向電極と画素
電極とを接続させるコンタクトホールの開口も、ゲート
端子部の窓明け工程と同時に行われるため、新たに工程
を増加させることはない。
半導体層及びその上の対向電極は、ＴＦＴの半導体活性
層、半導体接合層、及びソース・ドレイン電極と同一材
料を用いて同時に形成されるため、また対向電極と画素
電極とを接続させるコンタクトホールの開口も、ゲート
端子部の窓明け工程と同時に行われるため、新たに工程
を増加させることはない。
【００３２】このため、工程を増加させることなく、蓄
積容量の特性変動を防止し、高歩留まり、高信頼性を実
現することが可能となる。
積容量の特性変動を防止し、高歩留まり、高信頼性を実
現することが可能となる。
【００３３】
【実施例】以下、本発明を実施例に基づいて具体的に説
明する。図１は本発明の第１の実施例による逆スタガー
ド型ＴＦＴマトリクス装置を示す平面図、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）はそれぞれそのドレイン端子部
を示すＡＡ′線断面図、ＴＦＴ部を示すＢＢ′線断面
図、画素部及び蓄積容量部を示すＣＣ′線断面図、並び
にゲート端子部を示すＤＤ′線断面図である。
明する。図１は本発明の第１の実施例による逆スタガー
ド型ＴＦＴマトリクス装置を示す平面図、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）はそれぞれそのドレイン端子部
を示すＡＡ′線断面図、ＴＦＴ部を示すＢＢ′線断面
図、画素部及び蓄積容量部を示すＣＣ′線断面図、並び
にゲート端子部を示すＤＤ′線断面図である。
【００３４】ＴＦＴマトリクス装置のＴＦＴ部において
は、透明絶縁基板１０上に、例えばＡｌ又はＣｒ等の金
属層からなるゲート電極１２ａが形成されている。ま
た、このゲート電極１２ａ上には、ＳｉＮ膜又はＳｉＯ
2 膜とＳｉＮ膜との２層膜等からなるゲート絶縁膜１４
ａを介して、ａ−Ｓｉ活性層１６ａが形成されている。
そしてこのａ−Ｓｉ活性層１６ａ上には、チャネル保護
膜１８ａが形成されているが、このチャネル保護膜１８
ａの両側には、ｎ+ 型ａ−Ｓｉ接合層２０ａ、２０ｂを
介してそれぞれａ−Ｓｉ活性層１６ａに接続するソース
電極２２ａ及びドレイン電極２２ｂが相対して形成され
ている。更に、このように構成されたＴＦＴをパッシベ
ーション膜３０が覆っている。
は、透明絶縁基板１０上に、例えばＡｌ又はＣｒ等の金
属層からなるゲート電極１２ａが形成されている。ま
た、このゲート電極１２ａ上には、ＳｉＮ膜又はＳｉＯ
2 膜とＳｉＮ膜との２層膜等からなるゲート絶縁膜１４
ａを介して、ａ−Ｓｉ活性層１６ａが形成されている。
そしてこのａ−Ｓｉ活性層１６ａ上には、チャネル保護
膜１８ａが形成されているが、このチャネル保護膜１８
ａの両側には、ｎ+ 型ａ−Ｓｉ接合層２０ａ、２０ｂを
介してそれぞれａ−Ｓｉ活性層１６ａに接続するソース
電極２２ａ及びドレイン電極２２ｂが相対して形成され
ている。更に、このように構成されたＴＦＴをパッシベ
ーション膜３０が覆っている。
【００３５】また、画素部においては、ＴＦＴを覆って
いるパッシベーション膜３０に開口されたコンタクトホ
ール３２ａを介して、ソース電極２２ａに接続されたＩ
ＴＯ等の透明導電膜からなる画素電極３４ａが形成され
ている。また、蓄積容量部においては、透明絶縁基板１
０上に、ゲート電極１２ａと同一材料の金属層からなる
Ｃｓ電極１２ｂが形成されている。このＣｓ電極１２ｂ
上には、ゲート絶縁膜１４ａと共通の層をなす絶縁膜１
４及びａ−Ｓｉ活性層１６ａと同一材料のノンドープの
ｉ型ａ−Ｓｉ層１６からなる誘電体膜２４が形成され、
更にこの誘電体膜２４上には、ｎ+ 型ａ−Ｓｉ接合層２
０ａ、２０ｂと同一材料のｎ+ 型ａ−Ｓｉ層２０及びソ
ース・ドレイン電極２２ａ、２２ｂと同一材料の金属層
２２からなる対向電極２６が形成されている。
いるパッシベーション膜３０に開口されたコンタクトホ
ール３２ａを介して、ソース電極２２ａに接続されたＩ
ＴＯ等の透明導電膜からなる画素電極３４ａが形成され
ている。また、蓄積容量部においては、透明絶縁基板１
０上に、ゲート電極１２ａと同一材料の金属層からなる
Ｃｓ電極１２ｂが形成されている。このＣｓ電極１２ｂ
上には、ゲート絶縁膜１４ａと共通の層をなす絶縁膜１
４及びａ−Ｓｉ活性層１６ａと同一材料のノンドープの
ｉ型ａ−Ｓｉ層１６からなる誘電体膜２４が形成され、
更にこの誘電体膜２４上には、ｎ+ 型ａ−Ｓｉ接合層２
０ａ、２０ｂと同一材料のｎ+ 型ａ−Ｓｉ層２０及びソ
ース・ドレイン電極２２ａ、２２ｂと同一材料の金属層
２２からなる対向電極２６が形成されている。
【００３６】そしてこの対向電極２６は、パッシベーシ
ョン膜３０に開口されたコンタクトホール３２ｂを介し
て、画素電極３４ａに接続されている。こうして、誘電
体膜２４を間に挟む対向電極２６とＣｓ電極１２ｂとか
ら構成される蓄積容量部が、画素電極３４ａに接続して
形成されている。また、ドレイン端子部においては、ド
レイン端子下部電極２８が、ｎ+ 型ａ−Ｓｉ接合層２０
ｂ及びドレイン電極２２ｂと共通の層をなすｎ+ 型ａ−
Ｓｉ層２０及び金属層２２から形成されている。そして
このドレイン端子下部電極２８は、ＴＦＴマトリクス装
置の複数のドレイン電極２２ｂにドレインバスライン３
６を介して接続されている。
ョン膜３０に開口されたコンタクトホール３２ｂを介し
て、画素電極３４ａに接続されている。こうして、誘電
体膜２４を間に挟む対向電極２６とＣｓ電極１２ｂとか
ら構成される蓄積容量部が、画素電極３４ａに接続して
形成されている。また、ドレイン端子部においては、ド
レイン端子下部電極２８が、ｎ+ 型ａ−Ｓｉ接合層２０
ｂ及びドレイン電極２２ｂと共通の層をなすｎ+ 型ａ−
Ｓｉ層２０及び金属層２２から形成されている。そして
このドレイン端子下部電極２８は、ＴＦＴマトリクス装
置の複数のドレイン電極２２ｂにドレインバスライン３
６を介して接続されている。
【００３７】また、このドレイン端子下部電極２８上に
は、ＴＦＴを覆っているパッシベーション膜３０に開口
されたコンタクトホール３２ｃを介して、画素電極３４
ａと同一材料の酸化導電膜からなるドレイン端子上部電
極３４ｂが積層され、ドレイン端子下部電極２８の酸化
を防止している。こうして、ドレイン端子部は、透明絶
縁基板１０上のゲート絶縁膜１４ａと共通の層をなす絶
縁膜１４及びａ−Ｓｉ活性層１６ａと同一材料のノンド
ープのｉ型ａ−Ｓｉ層１６上に形成されたドレイン端子
下部電極２８と、このドレイン端子下部電極２８上及び
パッシベーション膜３０上に形成されたドレイン端子上
部電極３４ｂとから構成され、外部制御回路と接続され
るようになっている。
は、ＴＦＴを覆っているパッシベーション膜３０に開口
されたコンタクトホール３２ｃを介して、画素電極３４
ａと同一材料の酸化導電膜からなるドレイン端子上部電
極３４ｂが積層され、ドレイン端子下部電極２８の酸化
を防止している。こうして、ドレイン端子部は、透明絶
縁基板１０上のゲート絶縁膜１４ａと共通の層をなす絶
縁膜１４及びａ−Ｓｉ活性層１６ａと同一材料のノンド
ープのｉ型ａ−Ｓｉ層１６上に形成されたドレイン端子
下部電極２８と、このドレイン端子下部電極２８上及び
パッシベーション膜３０上に形成されたドレイン端子上
部電極３４ｂとから構成され、外部制御回路と接続され
るようになっている。
【００３８】また、ゲート端子部においては、ゲート端
子下部電極１２ｄが、ゲート電極１２ａ及びゲートバス
ライン１２ｃと共通の層をなす金属層から形成されてい
る。そしてこのゲート端子下部電極１２ｄは、ＴＦＴマ
トリクス装置の複数のゲート電極１２ａにゲートバスラ
イン１２ｃを介して接続されている。また、このゲート
端子下部電極１２ｄ上には、ゲート絶縁膜１４ａと共通
の層をなす絶縁膜１４及びパッシベーション膜３０に開
口されたコンタクトホール３２ｄを介して、画素電極３
４ａと同一材料の酸化導電膜からなるゲート端子上部電
極３４ｃが積層され、ゲート端子下部電極１２ｄの酸化
を防止している。
子下部電極１２ｄが、ゲート電極１２ａ及びゲートバス
ライン１２ｃと共通の層をなす金属層から形成されてい
る。そしてこのゲート端子下部電極１２ｄは、ＴＦＴマ
トリクス装置の複数のゲート電極１２ａにゲートバスラ
イン１２ｃを介して接続されている。また、このゲート
端子下部電極１２ｄ上には、ゲート絶縁膜１４ａと共通
の層をなす絶縁膜１４及びパッシベーション膜３０に開
口されたコンタクトホール３２ｄを介して、画素電極３
４ａと同一材料の酸化導電膜からなるゲート端子上部電
極３４ｃが積層され、ゲート端子下部電極１２ｄの酸化
を防止している。
【００３９】こうして、ゲート端子部は、透明絶縁基板
１０上に形成されたゲート端子下部電極１２ｄと、この
ゲート端子下部電極１２ｄ上並びに絶縁膜１４及びパッ
シベーション膜３０上に形成されたゲート端子上部電極
３４ｃとから構成され、外部制御回路と接続されるよう
になっている。次に、図１及び図２に示す逆スタガード
型ＴＦＴマトリクス装置の製造方法を、図３乃至図１１
の工程断面図を用いて説明する。尚、各図の（ａ）、
（ｂ）、（ｃ）、（ｄ）はそれぞれ図１のＡＡ′線断
面、ＢＢ′線断面、ＣＣ′線断面、ＤＤ′線断面に対応
したドレイン端子部、ＴＦＴ部、画素部及び蓄積容量
部、並びにゲート端子部を示す。
１０上に形成されたゲート端子下部電極１２ｄと、この
ゲート端子下部電極１２ｄ上並びに絶縁膜１４及びパッ
シベーション膜３０上に形成されたゲート端子上部電極
３４ｃとから構成され、外部制御回路と接続されるよう
になっている。次に、図１及び図２に示す逆スタガード
型ＴＦＴマトリクス装置の製造方法を、図３乃至図１１
の工程断面図を用いて説明する。尚、各図の（ａ）、
（ｂ）、（ｃ）、（ｄ）はそれぞれ図１のＡＡ′線断
面、ＢＢ′線断面、ＣＣ′線断面、ＤＤ′線断面に対応
したドレイン端子部、ＴＦＴ部、画素部及び蓄積容量
部、並びにゲート端子部を示す。
【００４０】ガラス基板等の透明絶縁基板１０上に、ス
パッタ法を用いて、例えばＡｌ又はＣｒ等からなる金属
層を成膜する。そしてこの金属層上に、所定のレジスト
パターンを形成した後、それをマスクとして金属層をエ
ッチングして、ゲート電極１２ａ、Ｃｓ電極１２ｂ、ゲ
ート電極１２ａに接続するゲートバスライン１２ｃ、及
びこのゲートバスライン１２ｃに接続するゲート端子下
部電極１２ｄをそれぞれ形成する。
パッタ法を用いて、例えばＡｌ又はＣｒ等からなる金属
層を成膜する。そしてこの金属層上に、所定のレジスト
パターンを形成した後、それをマスクとして金属層をエ
ッチングして、ゲート電極１２ａ、Ｃｓ電極１２ｂ、ゲ
ート電極１２ａに接続するゲートバスライン１２ｃ、及
びこのゲートバスライン１２ｃに接続するゲート端子下
部電極１２ｄをそれぞれ形成する。
【００４１】尚、この金属層は、次の工程で全面に積層
する絶縁膜と十分な選択エッチング性を有するものであ
れば、ＡｌやＣｒに限らず、他の金属材料を使用しても
よい（図３参照）。次いで、全面に、プラズマＣＶＤ法
を用いて、ＳｉＮ膜又はＳｉＯ2 膜とＳｉＮ膜との２層
膜等からなる厚さ約４００ｎｍの絶縁膜１４を成膜す
る。尚、ここで、ゲート電極１２ａ上の絶縁膜１４を特
にゲート絶縁膜１４ａと呼ぶ。
する絶縁膜と十分な選択エッチング性を有するものであ
れば、ＡｌやＣｒに限らず、他の金属材料を使用しても
よい（図３参照）。次いで、全面に、プラズマＣＶＤ法
を用いて、ＳｉＮ膜又はＳｉＯ2 膜とＳｉＮ膜との２層
膜等からなる厚さ約４００ｎｍの絶縁膜１４を成膜す
る。尚、ここで、ゲート電極１２ａ上の絶縁膜１４を特
にゲート絶縁膜１４ａと呼ぶ。
【００４２】続いて、この絶縁膜１４上に、プラズマＣ
ＶＤ法を用いて、厚さ２０ｎｍのノンドープのｉ型ａ−
Ｓｉ層１６及びＳｉＯ2 膜又はＳｉＮ膜からなる厚さ１
５０ｎｍの保護膜１８を順に成膜する（図４参照）。次
いで、この保護膜１８を、ＴＦＴチャネル部を除き、弗
酸緩衝液等を用いて全てエッチング除去する。即ち、Ｔ
ＦＴ部のゲート電極１２ａ上方にのみ保護膜１８を残存
させて、チャネル保護膜１８ａを形成する（図５参
照）。
ＶＤ法を用いて、厚さ２０ｎｍのノンドープのｉ型ａ−
Ｓｉ層１６及びＳｉＯ2 膜又はＳｉＮ膜からなる厚さ１
５０ｎｍの保護膜１８を順に成膜する（図４参照）。次
いで、この保護膜１８を、ＴＦＴチャネル部を除き、弗
酸緩衝液等を用いて全てエッチング除去する。即ち、Ｔ
ＦＴ部のゲート電極１２ａ上方にのみ保護膜１８を残存
させて、チャネル保護膜１８ａを形成する（図５参
照）。
【００４３】次いで、全面に、プラズマＣＶＤ法を用い
て、厚さ６０ｎｍのｎ+ 型ａ−Ｓｉ層２０を成膜した
後、更にスパッタ法を用いて、厚さ２００ｎｍの例えば
Ａｌ又はＣｒ等からなる金属層２２を成膜する（図６参
照）。次いで、この金属層２２上に、所定のレジストパ
ターンを形成した後、それをマスクとして金属層２２、
ｎ+ 型ａ−Ｓｉ層２０、及びｉ型ａ−Ｓｉ層１６を順に
エッチングする。こうして、ＴＦＴ部のゲート絶縁膜１
４ａ上にｉ型ａ−Ｓｉ層１６からなるａ−Ｓｉ活性層１
６ａを形成すると共に、チャネル保護膜１８ａの両側の
ｎ+ 型ａ−Ｓｉ層２０からなるｎ+ 型ａ−Ｓｉ接合層２
０ａ、２０ｂを介してそれぞれａ−Ｓｉ活性層１６ａに
接続する金属層２２からなるソース電極２２ａ及びドレ
イン電極２２ｂを相対して形成し、ＴＦＴを完成させ
る。
て、厚さ６０ｎｍのｎ+ 型ａ−Ｓｉ層２０を成膜した
後、更にスパッタ法を用いて、厚さ２００ｎｍの例えば
Ａｌ又はＣｒ等からなる金属層２２を成膜する（図６参
照）。次いで、この金属層２２上に、所定のレジストパ
ターンを形成した後、それをマスクとして金属層２２、
ｎ+ 型ａ−Ｓｉ層２０、及びｉ型ａ−Ｓｉ層１６を順に
エッチングする。こうして、ＴＦＴ部のゲート絶縁膜１
４ａ上にｉ型ａ−Ｓｉ層１６からなるａ−Ｓｉ活性層１
６ａを形成すると共に、チャネル保護膜１８ａの両側の
ｎ+ 型ａ−Ｓｉ層２０からなるｎ+ 型ａ−Ｓｉ接合層２
０ａ、２０ｂを介してそれぞれａ−Ｓｉ活性層１６ａに
接続する金属層２２からなるソース電極２２ａ及びドレ
イン電極２２ｂを相対して形成し、ＴＦＴを完成させ
る。
【００４４】また同時に、蓄積容量部のＣｓ電極１２ｂ
上に、絶縁膜１４及びｉ型ａ−Ｓｉ層１６からなる誘電
体膜２４を介して、ｎ+ 型ａ−Ｓｉ層２０及び金属層２
２からなる対向電極２６を形成する。更に、ドレイン端
子部において、ドレイン電極２２ｂにドレインバスライ
ン（図示せず）を介して接続するｎ+ 型ａ−Ｓｉ層２０
及び金属層２２からなるドレイン端子下部電極２８を形
成する（図７参照）。
上に、絶縁膜１４及びｉ型ａ−Ｓｉ層１６からなる誘電
体膜２４を介して、ｎ+ 型ａ−Ｓｉ層２０及び金属層２
２からなる対向電極２６を形成する。更に、ドレイン端
子部において、ドレイン電極２２ｂにドレインバスライ
ン（図示せず）を介して接続するｎ+ 型ａ−Ｓｉ層２０
及び金属層２２からなるドレイン端子下部電極２８を形
成する（図７参照）。
【００４５】次いで、全面に、ＣＶＤ法又はスパッタ法
を用いて、ＳｉＮ膜、ＳｉＯ2 膜、又はこれらの複合膜
からなる厚さ４００ｎｍのパッシベーション膜３０を成
膜し、完成させたＴＦＴを覆う（図８参照）。次いで、
レジストを塗布した後、フォトリソグラフィ法を用い
て、ソース電極２２ａ、対向電極２６、ドレイン端子下
部電極２８、及びゲート端子下部電極１２ｄ上にそれぞ
れ開口部をもつレジストパターンを形成する。そしてこ
のレジストパターンをマスクとしてパッシベーション膜
３０又はパッシベーション膜３０及び絶縁膜１４をエッ
チングし、コンタクトホール３２ａ、３２ｂ、３２ｃ、
３２ｄをそれぞれ開口する。
を用いて、ＳｉＮ膜、ＳｉＯ2 膜、又はこれらの複合膜
からなる厚さ４００ｎｍのパッシベーション膜３０を成
膜し、完成させたＴＦＴを覆う（図８参照）。次いで、
レジストを塗布した後、フォトリソグラフィ法を用い
て、ソース電極２２ａ、対向電極２６、ドレイン端子下
部電極２８、及びゲート端子下部電極１２ｄ上にそれぞ
れ開口部をもつレジストパターンを形成する。そしてこ
のレジストパターンをマスクとしてパッシベーション膜
３０又はパッシベーション膜３０及び絶縁膜１４をエッ
チングし、コンタクトホール３２ａ、３２ｂ、３２ｃ、
３２ｄをそれぞれ開口する。
【００４６】尚、このときのエッチングは、パッシベー
ション膜３０又はパッシベーション膜３０及び絶縁膜１
４をテーパエッチングするものであることが望ましい。
コンタクトホール３２ａ、３２ｂ、３２ｃ、３２ｄ内に
露出したソース電極２２ａ、対向電極２６、ドレイン端
子下部電極２８、及びゲート端子下部電極１２ｄと、次
の工程で成膜するＩＴＯ等からなる透明導電膜とを電気
的に接続する必要があるからである。そしてこのテーパ
エッチングは、弗酸緩衝液によるウエットエッチの他、
ＣＦ4 ガスによるＲＩＥ（反応性イオンエッチング）等
を用いてもよい（図９参照）。
ション膜３０又はパッシベーション膜３０及び絶縁膜１
４をテーパエッチングするものであることが望ましい。
コンタクトホール３２ａ、３２ｂ、３２ｃ、３２ｄ内に
露出したソース電極２２ａ、対向電極２６、ドレイン端
子下部電極２８、及びゲート端子下部電極１２ｄと、次
の工程で成膜するＩＴＯ等からなる透明導電膜とを電気
的に接続する必要があるからである。そしてこのテーパ
エッチングは、弗酸緩衝液によるウエットエッチの他、
ＣＦ4 ガスによるＲＩＥ（反応性イオンエッチング）等
を用いてもよい（図９参照）。
【００４７】次いで、全面に、スパッタ法等を用いて、
厚さ１００ｎｍのＩＴＯ等からなる透明導電膜３４を成
膜する（図１０参照）。次いで、この透明導電膜３４を
所定の形状にパターニングし、コンタクトホール３２
ａ、３２ｂを介してソース電極２２ａ及び対向電極２６
に接続する画素電極３４ａを形成する。また同時に、コ
ンタクトホール３２ｃを介してドレイン端子下部電極２
８に接続するドレイン端子上部電極３４ｂを形成し、コ
ンタクトホール３２ｄを介してゲート端子下部電極１２
ｄに接続するゲート端子上部電極３４ｃを形成する。
厚さ１００ｎｍのＩＴＯ等からなる透明導電膜３４を成
膜する（図１０参照）。次いで、この透明導電膜３４を
所定の形状にパターニングし、コンタクトホール３２
ａ、３２ｂを介してソース電極２２ａ及び対向電極２６
に接続する画素電極３４ａを形成する。また同時に、コ
ンタクトホール３２ｃを介してドレイン端子下部電極２
８に接続するドレイン端子上部電極３４ｂを形成し、コ
ンタクトホール３２ｄを介してゲート端子下部電極１２
ｄに接続するゲート端子上部電極３４ｃを形成する。
【００４８】こうして、ＴＦＴ部のソース電極２２ａに
接続する画素電極３４ａからなる画素部、この画素電極
３４ａに接続する対向電極２６、Ｃｓ電極１２ｂ、及び
これら両電極間に挟まれた誘電体膜２４からなる蓄積容
量部、ＴＦＴ部のドレイン電極２２ｂにドレインバスラ
インを介して接続するドレイン端子下部電極２８及びド
レイン端子上部電極３４ｂからなるドレイン端子部、並
びにＴＦＴ部のゲート電極１２ａにゲートバスライン１
２ｃを介して接続するゲート端子下部電極１２ｄ及びゲ
ート端子上部電極３４ｄからなるゲート端子部をそれぞ
れ完成させる（図１１参照）。
接続する画素電極３４ａからなる画素部、この画素電極
３４ａに接続する対向電極２６、Ｃｓ電極１２ｂ、及び
これら両電極間に挟まれた誘電体膜２４からなる蓄積容
量部、ＴＦＴ部のドレイン電極２２ｂにドレインバスラ
インを介して接続するドレイン端子下部電極２８及びド
レイン端子上部電極３４ｂからなるドレイン端子部、並
びにＴＦＴ部のゲート電極１２ａにゲートバスライン１
２ｃを介して接続するゲート端子下部電極１２ｄ及びゲ
ート端子上部電極３４ｄからなるゲート端子部をそれぞ
れ完成させる（図１１参照）。
【００４９】このように本実施例によれば、ゲート端子
部を形成する場合、透明絶縁基板１０上に、Ａｌ又はＣ
ｒ等の金属層からなるゲート端子下部電極１２ｄをゲー
ト電極１２ａ及びゲートバスライン１２ｃと同時に形成
し（図３参照）、このゲート端子下部電極１２ｄ上に、
ゲート絶縁膜１４ａと共通の層をなす絶縁膜１４を成膜
し（図４参照）、この絶縁膜１４上に、ＴＦＴを覆うパ
ッシベーション膜３０を成膜し（図８参照）、これらパ
ッシベーション膜３０及び絶縁膜１４をエッチングして
コンタクトホール３２ｄを開口し（図９参照）、このコ
ンタクトホール３２ｄを介してゲート端子下部電極１２
ｄに接続する透明導電膜からなるゲート端子上部電極３
４ｃを、画素電極３４ａと同時に形成する（図１０及び
図１１参照）。
部を形成する場合、透明絶縁基板１０上に、Ａｌ又はＣ
ｒ等の金属層からなるゲート端子下部電極１２ｄをゲー
ト電極１２ａ及びゲートバスライン１２ｃと同時に形成
し（図３参照）、このゲート端子下部電極１２ｄ上に、
ゲート絶縁膜１４ａと共通の層をなす絶縁膜１４を成膜
し（図４参照）、この絶縁膜１４上に、ＴＦＴを覆うパ
ッシベーション膜３０を成膜し（図８参照）、これらパ
ッシベーション膜３０及び絶縁膜１４をエッチングして
コンタクトホール３２ｄを開口し（図９参照）、このコ
ンタクトホール３２ｄを介してゲート端子下部電極１２
ｄに接続する透明導電膜からなるゲート端子上部電極３
４ｃを、画素電極３４ａと同時に形成する（図１０及び
図１１参照）。
【００５０】このような製造工程を、従来の製造工程、
即ち、ゲート端子下部電極５２ｄ上の絶縁膜５４を選択
的にエッチングしてコンタクトホール６６を開口する工
程（図２４参照）と、ゲート端子上部電極６８ｃ上のパ
ッシベーション膜７０を選択的にエッチングして窓７２
ｃを開口し、最終的なゲート端子出しをする工程（図２
８参照）との２回の窓明け工程を必要とする製造工程と
比較すると、パッシベーション膜３０を成膜する工程と
ゲート端子上部電極３４ｃを形成する透明導電膜３４を
成膜する工程の順序を逆にすることにより、ゲート端子
下部電極１２ｄ上の絶縁膜１４及びパッシベーション膜
３０を１回の窓明け工程によって開口することができ、
従来の２回の窓明け工程が１回の窓明け工程で済むこと
になる。従って、その分だけにＴＦＴマトリクス装置の
製造工程が簡略化され、コストダウンを実現することが
可能となる。
即ち、ゲート端子下部電極５２ｄ上の絶縁膜５４を選択
的にエッチングしてコンタクトホール６６を開口する工
程（図２４参照）と、ゲート端子上部電極６８ｃ上のパ
ッシベーション膜７０を選択的にエッチングして窓７２
ｃを開口し、最終的なゲート端子出しをする工程（図２
８参照）との２回の窓明け工程を必要とする製造工程と
比較すると、パッシベーション膜３０を成膜する工程と
ゲート端子上部電極３４ｃを形成する透明導電膜３４を
成膜する工程の順序を逆にすることにより、ゲート端子
下部電極１２ｄ上の絶縁膜１４及びパッシベーション膜
３０を１回の窓明け工程によって開口することができ、
従来の２回の窓明け工程が１回の窓明け工程で済むこと
になる。従って、その分だけにＴＦＴマトリクス装置の
製造工程が簡略化され、コストダウンを実現することが
可能となる。
【００５１】また、蓄積容量部を形成する場合、Ａｌ又
はＣｒ等の金属層からなるＣｓ電極１２ｂをゲート電極
１２ａ等と同時に形成し（図３参照）、このゲート電極
１２ａ上に、絶縁膜１４及びノンドープのｉ型ａ−Ｓｉ
層１６を成膜し（図４参照）、このｉ型ａ−Ｓｉ層１６
上に、ｎ+ 型ａ−Ｓｉ層２０及び金属層２２を成膜して
（図６参照）、絶縁膜１４及びｉ型ａ−Ｓｉ層１６から
なる誘電体膜２４、及びｎ+ 型ａ−Ｓｉ層２０及び金属
層２２からなる対向電極２６を形成する（図７参照）。
更に、対向電極２６上のパッシベーション膜３０にコン
タクトホール３２ｂを開口し（図９参照）、このコンタ
クトホール３２ｂを介して対向電極２６に接続する画素
電極３４ａを形成する（図１１参照）。
はＣｒ等の金属層からなるＣｓ電極１２ｂをゲート電極
１２ａ等と同時に形成し（図３参照）、このゲート電極
１２ａ上に、絶縁膜１４及びノンドープのｉ型ａ−Ｓｉ
層１６を成膜し（図４参照）、このｉ型ａ−Ｓｉ層１６
上に、ｎ+ 型ａ−Ｓｉ層２０及び金属層２２を成膜して
（図６参照）、絶縁膜１４及びｉ型ａ−Ｓｉ層１６から
なる誘電体膜２４、及びｎ+ 型ａ−Ｓｉ層２０及び金属
層２２からなる対向電極２６を形成する（図７参照）。
更に、対向電極２６上のパッシベーション膜３０にコン
タクトホール３２ｂを開口し（図９参照）、このコンタ
クトホール３２ｂを介して対向電極２６に接続する画素
電極３４ａを形成する（図１１参照）。
【００５２】こうして、ゲート電極１２ａ上の絶縁膜１
４を覆うｉ型ａ−Ｓｉ層１６は、誘電体膜２４を構成す
る一部となると共に、絶縁膜１４が直接エッチャントに
晒されないように常に保護しているため、誘電体膜２４
の厚さの変化による蓄積容量の変動を防止することがで
きる。また、このとき、絶縁膜１４の一部にピンホール
があっても、絶縁膜１４を覆っているｉ型ａ−Ｓｉ層１
６の存在により誘電体膜２４の絶縁不良を防ぎ、電流リ
ークやショートによる表示欠陥の発生を防止することが
できる。
４を覆うｉ型ａ−Ｓｉ層１６は、誘電体膜２４を構成す
る一部となると共に、絶縁膜１４が直接エッチャントに
晒されないように常に保護しているため、誘電体膜２４
の厚さの変化による蓄積容量の変動を防止することがで
きる。また、このとき、絶縁膜１４の一部にピンホール
があっても、絶縁膜１４を覆っているｉ型ａ−Ｓｉ層１
６の存在により誘電体膜２４の絶縁不良を防ぎ、電流リ
ークやショートによる表示欠陥の発生を防止することが
できる。
【００５３】尚、絶縁膜１４及びｉ型ａ−Ｓｉ層１６か
らなる誘電体膜２４を間に挟む対向電極２６とＣｓ電極
１２ｂとから構成される蓄積容量部の蓄積容量は、ｉ型
ａ−Ｓｉ層１６の厚さが２０ｎｍと極めて薄いため、従
来のように絶縁膜１４のみを誘電体膜とする蓄積容量部
の場合と殆ど変わらない。しかも、誘電体膜２４を構成
するｉ型ａ−Ｓｉ層１６並びにその上のｎ+ 型ａ−Ｓｉ
層２０及び金属層２２からなる対向電極２６は、それぞ
れＴＦＴ部のａ−Ｓｉ活性層１６ａ、ｎ+ 型ａ−Ｓｉ接
合層２０ａ、２０ｂ及びソース電極２２ａ及びドレイン
電極２２ｂと同一材料を用いて同時に形成される（図４
及び図６参照）。また、対向電極２６と画素電極３４ａ
とを接続させるコンタクトホール３２ｂの開口も、ゲー
ト端子部におけるコンタクトホール３２ｄ等の開口と同
時に行われる（図９参照）。このため、新たに工程を増
加させることはない。
らなる誘電体膜２４を間に挟む対向電極２６とＣｓ電極
１２ｂとから構成される蓄積容量部の蓄積容量は、ｉ型
ａ−Ｓｉ層１６の厚さが２０ｎｍと極めて薄いため、従
来のように絶縁膜１４のみを誘電体膜とする蓄積容量部
の場合と殆ど変わらない。しかも、誘電体膜２４を構成
するｉ型ａ−Ｓｉ層１６並びにその上のｎ+ 型ａ−Ｓｉ
層２０及び金属層２２からなる対向電極２６は、それぞ
れＴＦＴ部のａ−Ｓｉ活性層１６ａ、ｎ+ 型ａ−Ｓｉ接
合層２０ａ、２０ｂ及びソース電極２２ａ及びドレイン
電極２２ｂと同一材料を用いて同時に形成される（図４
及び図６参照）。また、対向電極２６と画素電極３４ａ
とを接続させるコンタクトホール３２ｂの開口も、ゲー
ト端子部におけるコンタクトホール３２ｄ等の開口と同
時に行われる（図９参照）。このため、新たに工程を増
加させることはない。
【００５４】従って、工程を増加させることなく、蓄積
容量部における蓄積容量の特性変動や不良の発生を防止
し、歩留まり及び信頼性を向上させることが可能とな
る。次に、本発明の第２の実施例による逆スタガード型
ＴＦＴマトリクス装置を、図１２及び図１３を用いて説
明する。ここで、図１２は第２の実施例によるＴＦＴマ
トリクス装置を示す平面図、図１３（ａ）、（ｂ）、
（ｃ）、（ｄ）はそれぞれそのドレイン端子部を示すＡ
Ａ′線断面図、ＴＦＴ部を示すＢＢ′線断面図、画素部
及び蓄積容量部を示すＣＣ′線断面図、並びにゲート端
子部を示すＤＤ′線断面図である。尚、上記図１及び図
２に示すＴＦＴマトリクス装置と同一の構成要素には同
一の符号を付して説明を省略する。
容量部における蓄積容量の特性変動や不良の発生を防止
し、歩留まり及び信頼性を向上させることが可能とな
る。次に、本発明の第２の実施例による逆スタガード型
ＴＦＴマトリクス装置を、図１２及び図１３を用いて説
明する。ここで、図１２は第２の実施例によるＴＦＴマ
トリクス装置を示す平面図、図１３（ａ）、（ｂ）、
（ｃ）、（ｄ）はそれぞれそのドレイン端子部を示すＡ
Ａ′線断面図、ＴＦＴ部を示すＢＢ′線断面図、画素部
及び蓄積容量部を示すＣＣ′線断面図、並びにゲート端
子部を示すＤＤ′線断面図である。尚、上記図１及び図
２に示すＴＦＴマトリクス装置と同一の構成要素には同
一の符号を付して説明を省略する。
【００５５】本実施例によるＴＦＴマトリクス装置は、
上記図１及び図２に示すＴＦＴマトリクス装置とは、そ
のドレイン端子部、ＴＦＴ部、画素部、及びゲート端子
部においては同様の構成をしているが、蓄積容量部の構
成において異なっている。即ち、透明絶縁基板１０上に
ゲート電極１２ａと同一材料の金属層からなるＣｓ電極
１２ｂが形成されている点は同じであるが、このＣｓ電
極１２ｂ上にゲート絶縁膜１４ａと共通の層をなす絶縁
膜１４及びパッシベーション膜３０からなる誘電体膜３
８が形成され、更にこの誘電体膜３８上に画素電極３４
ａが形成されている点で異なる。従って、この蓄積容量
部は、画素電極３４ａが対向電極として機能し、誘電体
膜３８を間に挟む対向電極としての画素電極３４ａとＣ
ｓ電極１２ｂとから構成されている。
上記図１及び図２に示すＴＦＴマトリクス装置とは、そ
のドレイン端子部、ＴＦＴ部、画素部、及びゲート端子
部においては同様の構成をしているが、蓄積容量部の構
成において異なっている。即ち、透明絶縁基板１０上に
ゲート電極１２ａと同一材料の金属層からなるＣｓ電極
１２ｂが形成されている点は同じであるが、このＣｓ電
極１２ｂ上にゲート絶縁膜１４ａと共通の層をなす絶縁
膜１４及びパッシベーション膜３０からなる誘電体膜３
８が形成され、更にこの誘電体膜３８上に画素電極３４
ａが形成されている点で異なる。従って、この蓄積容量
部は、画素電極３４ａが対向電極として機能し、誘電体
膜３８を間に挟む対向電極としての画素電極３４ａとＣ
ｓ電極１２ｂとから構成されている。
【００５６】次に、図１２及び図１３に示すＴＦＴマト
リクス装置の製造方法を、図１４乃至図１６の工程断面
図を用いて説明する。尚、各図の（ａ）、（ｂ）、
（ｃ）、（ｄ）はそれぞれ図１２のＡＡ′線断面、Ｂ
Ｂ′線断面、ＣＣ′線断面、ＤＤ′線断面に対応したド
レイン端子部、ＴＦＴ部、画素部及び蓄積容量部、並び
にゲート端子部を示す断面図である。また、上記図３乃
至図１１に示すＴＦＴマトリクス装置と同一の構成要素
には同一の符号を付して説明を省略する。
リクス装置の製造方法を、図１４乃至図１６の工程断面
図を用いて説明する。尚、各図の（ａ）、（ｂ）、
（ｃ）、（ｄ）はそれぞれ図１２のＡＡ′線断面、Ｂ
Ｂ′線断面、ＣＣ′線断面、ＤＤ′線断面に対応したド
レイン端子部、ＴＦＴ部、画素部及び蓄積容量部、並び
にゲート端子部を示す断面図である。また、上記図３乃
至図１１に示すＴＦＴマトリクス装置と同一の構成要素
には同一の符号を付して説明を省略する。
【００５７】上記図３乃至図６に示す工程と同様にし
て、透明絶縁基板１０上に、ゲート電極１２ａ、Ｃｓ電
極１２ｂ、ゲート電極１２ａに接続するゲートバスライ
ン１２ｃ、及びこのゲートバスライン１２ｃに接続する
ゲート端子下部電極１２ｄをそれぞれ形成した後、全面
に、絶縁膜１４及びノンドープのｉ型ａ−Ｓｉ層１６を
順に成膜し、更にゲート電極１２ａ上方のゲート絶縁膜
１４ａ上にチャネル保護膜１８ａを形成する。続いて、
全面に、ｎ+ 型ａ−Ｓｉ層２０及び金属層２２を順に成
膜する（図１４参照）。
て、透明絶縁基板１０上に、ゲート電極１２ａ、Ｃｓ電
極１２ｂ、ゲート電極１２ａに接続するゲートバスライ
ン１２ｃ、及びこのゲートバスライン１２ｃに接続する
ゲート端子下部電極１２ｄをそれぞれ形成した後、全面
に、絶縁膜１４及びノンドープのｉ型ａ−Ｓｉ層１６を
順に成膜し、更にゲート電極１２ａ上方のゲート絶縁膜
１４ａ上にチャネル保護膜１８ａを形成する。続いて、
全面に、ｎ+ 型ａ−Ｓｉ層２０及び金属層２２を順に成
膜する（図１４参照）。
【００５８】次いで、金属層２２、ｎ+ 型ａ−Ｓｉ層２
０及びｉ型ａ−Ｓｉ層１６を選択的にエッチングして、
ゲート絶縁膜１４ａ上にａ−Ｓｉ活性層１６ａを形成す
ると共に、チャネル保護膜１８ａの両側のｎ+ 型ａ−Ｓ
ｉ接合層２０ａ、２０ｂを介してそれぞれａ−Ｓｉ活性
層１６ａに接続するソース電極２２ａ及びドレイン電極
２２ｂを形成し、ＴＦＴを完成させる。
０及びｉ型ａ−Ｓｉ層１６を選択的にエッチングして、
ゲート絶縁膜１４ａ上にａ−Ｓｉ活性層１６ａを形成す
ると共に、チャネル保護膜１８ａの両側のｎ+ 型ａ−Ｓ
ｉ接合層２０ａ、２０ｂを介してそれぞれａ−Ｓｉ活性
層１６ａに接続するソース電極２２ａ及びドレイン電極
２２ｂを形成し、ＴＦＴを完成させる。
【００５９】また、同時に、ドレイン端子部において、
ドレイン電極２２ｂにドレインバスラインを介して接続
するｎ+ 型ａ−Ｓｉ層２０及び金属層２２からなるドレ
イン端子下部電極２８を形成する。但し、上記第１の実
施例と異なり、蓄積容量部のＣｓ電極１２ｂ上に、ｉ型
ａ−Ｓｉ層１６、ｎ+ 型ａ−Ｓｉ層２０、及び金属層２
２を残存させず、従って絶縁膜１４及びｉ型ａ−Ｓｉ層
１６からなる誘電体膜を形成することはなく、またｎ+
型ａ−Ｓｉ層２０及び金属層２２からなる対向電極を形
成することもない（図１５参照）。
ドレイン電極２２ｂにドレインバスラインを介して接続
するｎ+ 型ａ−Ｓｉ層２０及び金属層２２からなるドレ
イン端子下部電極２８を形成する。但し、上記第１の実
施例と異なり、蓄積容量部のＣｓ電極１２ｂ上に、ｉ型
ａ−Ｓｉ層１６、ｎ+ 型ａ−Ｓｉ層２０、及び金属層２
２を残存させず、従って絶縁膜１４及びｉ型ａ−Ｓｉ層
１６からなる誘電体膜を形成することはなく、またｎ+
型ａ−Ｓｉ層２０及び金属層２２からなる対向電極を形
成することもない（図１５参照）。
【００６０】次いで、上記図８乃至図１１に示す工程と
同様にして、全面に、パッシベーション膜３０を成膜
し、完成させたＴＦＴを覆った後、このパッシベーショ
ン膜３０又はパッシベーション膜３０及び絶縁膜１４を
選択的にエッチングして、ソース電極２２ａ、ドレイン
端子下部電極２８、及びゲート端子下部電極１２ｄ上に
それぞれコンタクトホールを開口する。但し、上記第１
の実施例と異なり、対向電極がないため、この対向電極
上にコンタクトホールを開口することはない。
同様にして、全面に、パッシベーション膜３０を成膜
し、完成させたＴＦＴを覆った後、このパッシベーショ
ン膜３０又はパッシベーション膜３０及び絶縁膜１４を
選択的にエッチングして、ソース電極２２ａ、ドレイン
端子下部電極２８、及びゲート端子下部電極１２ｄ上に
それぞれコンタクトホールを開口する。但し、上記第１
の実施例と異なり、対向電極がないため、この対向電極
上にコンタクトホールを開口することはない。
【００６１】続いて、全面に、透明導電膜３４を成膜し
た後、この透明導電膜３４を所定の形状にパターニング
して、ソース電極２２ａに接続する画素電極３４ａ、ド
レイン端子下部電極２８に接続するドレイン端子上部電
極３４ｂ、及びゲート端子下部電極１２ｄに接続するゲ
ート端子上部電極３４ｃをそれぞれ形成する。こうし
て、ＴＦＴ部のソース電極２２ａに接続する画素電極３
４ａからなる画素部、ＴＦＴ部のドレイン電極２２ｂに
ドレインバスラインを介して接続するドレイン端子下部
電極２８及びドレイン端子上部電極３４ｂからなるドレ
イン端子部、並びにＴＦＴ部のゲート電極１２ａにゲー
トバスライン１２ｃを介して接続するゲート端子下部電
極１２ｄ及びゲート端子上部電極３４ｄからなるゲート
端子部をそれぞれ完成させる。
た後、この透明導電膜３４を所定の形状にパターニング
して、ソース電極２２ａに接続する画素電極３４ａ、ド
レイン端子下部電極２８に接続するドレイン端子上部電
極３４ｂ、及びゲート端子下部電極１２ｄに接続するゲ
ート端子上部電極３４ｃをそれぞれ形成する。こうし
て、ＴＦＴ部のソース電極２２ａに接続する画素電極３
４ａからなる画素部、ＴＦＴ部のドレイン電極２２ｂに
ドレインバスラインを介して接続するドレイン端子下部
電極２８及びドレイン端子上部電極３４ｂからなるドレ
イン端子部、並びにＴＦＴ部のゲート電極１２ａにゲー
トバスライン１２ｃを介して接続するゲート端子下部電
極１２ｄ及びゲート端子上部電極３４ｄからなるゲート
端子部をそれぞれ完成させる。
【００６２】また、このとき、Ｃｓ電極１２ｂ上方に
も、絶縁膜１４及びパッシベーション膜３０からなる誘
電体膜３８を介して画素電極３４ａが形成されるため、
対向電極として機能する画素電極３４ａ、Ｃｓ電極１２
ｂ及び両電極間に挟まれた誘電体膜３８からなる蓄積容
量部も完成する（図１６参照）。このように本実施例に
おいても、パッシベーション膜３０を成膜する工程の後
に、ゲート端子上部電極３４ｃを形成する透明導電膜３
４を成膜する工程を設けており、ゲート端子下部電極１
２ｄ上の絶縁膜１４及びパッシベーション膜３０を１回
の窓明け工程によって開口するため、上記第１の実施例
の場合と同様に、ＴＦＴマトリクス装置の製造工程が簡
略化され、コストダウンを実現することが可能となる。
も、絶縁膜１４及びパッシベーション膜３０からなる誘
電体膜３８を介して画素電極３４ａが形成されるため、
対向電極として機能する画素電極３４ａ、Ｃｓ電極１２
ｂ及び両電極間に挟まれた誘電体膜３８からなる蓄積容
量部も完成する（図１６参照）。このように本実施例に
おいても、パッシベーション膜３０を成膜する工程の後
に、ゲート端子上部電極３４ｃを形成する透明導電膜３
４を成膜する工程を設けており、ゲート端子下部電極１
２ｄ上の絶縁膜１４及びパッシベーション膜３０を１回
の窓明け工程によって開口するため、上記第１の実施例
の場合と同様に、ＴＦＴマトリクス装置の製造工程が簡
略化され、コストダウンを実現することが可能となる。
【００６３】但し、本実施例の場合、その蓄積容量部
が、透明絶縁基板１０上に形成されたＣｓ電極１２ｂ
と、このＣｓ電極１２ｂ上に成膜された絶縁膜１４及び
パッシベーション膜３０からなる誘電体膜３８と、この
誘電体膜３８上に形成された対向電極として機能する画
素電極３４ａから構成されている。即ち、その誘電体膜
３８の厚さが上記第１の実施例の場合と比較するとかな
り厚くなっている。このため、本実施例は、蓄積容量部
の蓄積容量が比較的小さくてもよい場合に適用すること
が望ましい。
が、透明絶縁基板１０上に形成されたＣｓ電極１２ｂ
と、このＣｓ電極１２ｂ上に成膜された絶縁膜１４及び
パッシベーション膜３０からなる誘電体膜３８と、この
誘電体膜３８上に形成された対向電極として機能する画
素電極３４ａから構成されている。即ち、その誘電体膜
３８の厚さが上記第１の実施例の場合と比較するとかな
り厚くなっている。このため、本実施例は、蓄積容量部
の蓄積容量が比較的小さくてもよい場合に適用すること
が望ましい。
【００６４】
【発明の効果】以上のように本発明によれば、透明絶縁
基板上に、第１の金属層からなるゲート電極、蓄積容量
電極、及びゲート端子下部電極を形成する工程と、ゲー
ト電極上に、ゲート絶縁膜を形成する工程と、このゲー
ト絶縁膜上の半導体活性層に半導体接合層を介してそれ
ぞれ接続するソース電極及びドレイン電極を形成し、同
時に、蓄積容量電極上に、ゲート絶縁膜と共通の層をな
す絶縁膜及び半導体活性層と同一材料のノンドープ半導
体層からなる誘電体膜を介して、半導体接合層と同一材
料の不純物半導体層及びソース電極及びドレイン電極と
同一材料の第２の金属層からなる対向電極を形成する工
程と、ソース電極、対向電極、及びゲート端子下部電極
上のパッシベーション膜又はパッシベーション膜及び絶
縁膜にコンタクトホールを開口する工程と、それぞれの
コンタクトホールを介して、ソース電極及び対向電極に
接続する透明導電膜からなる画素電極を形成し、同時
に、ゲート端子下部電極に接続するゲート端子上部電極
を形成する工程とを有することにより、ゲート端子下部
電極上に積層した絶縁膜及び保護膜を１回の窓明け工程
で開口し、この開口されたコンタクトホールを介して接
続するゲート端子下部電極及びゲート端子上部電極から
なるゲート端子部を形成することができるため、ＴＦＴ
マトリクス装置の製造工程を簡略化することが可能とな
る。
基板上に、第１の金属層からなるゲート電極、蓄積容量
電極、及びゲート端子下部電極を形成する工程と、ゲー
ト電極上に、ゲート絶縁膜を形成する工程と、このゲー
ト絶縁膜上の半導体活性層に半導体接合層を介してそれ
ぞれ接続するソース電極及びドレイン電極を形成し、同
時に、蓄積容量電極上に、ゲート絶縁膜と共通の層をな
す絶縁膜及び半導体活性層と同一材料のノンドープ半導
体層からなる誘電体膜を介して、半導体接合層と同一材
料の不純物半導体層及びソース電極及びドレイン電極と
同一材料の第２の金属層からなる対向電極を形成する工
程と、ソース電極、対向電極、及びゲート端子下部電極
上のパッシベーション膜又はパッシベーション膜及び絶
縁膜にコンタクトホールを開口する工程と、それぞれの
コンタクトホールを介して、ソース電極及び対向電極に
接続する透明導電膜からなる画素電極を形成し、同時
に、ゲート端子下部電極に接続するゲート端子上部電極
を形成する工程とを有することにより、ゲート端子下部
電極上に積層した絶縁膜及び保護膜を１回の窓明け工程
で開口し、この開口されたコンタクトホールを介して接
続するゲート端子下部電極及びゲート端子上部電極から
なるゲート端子部を形成することができるため、ＴＦＴ
マトリクス装置の製造工程を簡略化することが可能とな
る。
【００６５】また、蓄積容量電極上の絶縁膜がノンドー
プ半導体層によって常に覆われていることにより、絶縁
膜が直接エッチャントに晒されず、従って絶縁膜及びノ
ンドープ半導体層からなる誘電体膜の厚さが変動や絶縁
不良を生じないため、蓄積容量の特性変動や電流リーク
等による表示欠陥の発生を防止することができる。これ
により、ＴＦＴマトリクス装置の製造工程を簡略化し
て、コストダウンを実現すると共に、蓄積容量の特性変
動を防止して、歩留まり及び信頼性を向上させることが
可能となる。
プ半導体層によって常に覆われていることにより、絶縁
膜が直接エッチャントに晒されず、従って絶縁膜及びノ
ンドープ半導体層からなる誘電体膜の厚さが変動や絶縁
不良を生じないため、蓄積容量の特性変動や電流リーク
等による表示欠陥の発生を防止することができる。これ
により、ＴＦＴマトリクス装置の製造工程を簡略化し
て、コストダウンを実現すると共に、蓄積容量の特性変
動を防止して、歩留まり及び信頼性を向上させることが
可能となる。
【図１】本発明の第１の実施例による逆スタガード型Ｔ
ＦＴマトリクス装置を示す平面図である。
ＦＴマトリクス装置を示す平面図である。
【図２】図１の逆スタガード型ＴＦＴマトリクス装置の
ドレイン端子部、ＴＦＴ部、画素部及び蓄積容量部、並
びにゲート端子部を示す断面図である。
ドレイン端子部、ＴＦＴ部、画素部及び蓄積容量部、並
びにゲート端子部を示す断面図である。
【図３】図１及び図２の逆スタガード型ＴＦＴマトリク
ス装置の製造方法を説明するための工程断面図（その
１）である。
ス装置の製造方法を説明するための工程断面図（その
１）である。
【図４】図１及び図２の逆スタガード型ＴＦＴマトリク
ス装置の製造方法を説明するための工程断面図（その
２）である。
ス装置の製造方法を説明するための工程断面図（その
２）である。
【図５】図１及び図２の逆スタガード型ＴＦＴマトリク
ス装置の製造方法を説明するための工程断面図（その
３）である。
ス装置の製造方法を説明するための工程断面図（その
３）である。
【図６】図１及び図２の逆スタガード型ＴＦＴマトリク
ス装置の製造方法を説明するための工程断面図（その
４）である。
ス装置の製造方法を説明するための工程断面図（その
４）である。
【図７】図１及び図２の逆スタガード型ＴＦＴマトリク
ス装置の製造方法を説明するための工程断面図（その
５）である。
ス装置の製造方法を説明するための工程断面図（その
５）である。
【図８】図１及び図２の逆スタガード型ＴＦＴマトリク
ス装置の製造方法を説明するための工程断面図（その
６）である。
ス装置の製造方法を説明するための工程断面図（その
６）である。
【図９】図１及び図２の逆スタガード型ＴＦＴマトリク
ス装置の製造方法を説明するための工程断面図（その
７）である。
ス装置の製造方法を説明するための工程断面図（その
７）である。
【図１０】図１及び図２の逆スタガード型ＴＦＴマトリ
クス装置の製造方法を説明するための工程断面図（その
８）である。
クス装置の製造方法を説明するための工程断面図（その
８）である。
【図１１】図１及び図２の逆スタガード型ＴＦＴマトリ
クス装置の製造方法を説明するための工程断面図（その
９）である。
クス装置の製造方法を説明するための工程断面図（その
９）である。
【図１２】本発明の第２の実施例による逆スタガード型
ＴＦＴマトリクス装置を示す平面図である。
ＴＦＴマトリクス装置を示す平面図である。
【図１３】図１２の逆スタガード型ＴＦＴマトリクス装
置のドレイン端子部、ＴＦＴ部、画素部及び蓄積容量
部、並びにゲート端子部を示す断面図である。
置のドレイン端子部、ＴＦＴ部、画素部及び蓄積容量
部、並びにゲート端子部を示す断面図である。
【図１４】図１２及び図１３の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その１）である。
トリクス装置の製造方法を説明するための工程断面図
（その１）である。
【図１５】図１２及び図１３の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その２）である。
トリクス装置の製造方法を説明するための工程断面図
（その２）である。
【図１６】図１２及び図１３の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その３）である。
トリクス装置の製造方法を説明するための工程断面図
（その３）である。
【図１７】従来の逆スタガード型ＴＦＴマトリクス装置
を示す平面図である。
を示す平面図である。
【図１８】図１７の逆スタガード型ＴＦＴマトリクス装
置のドレイン端子部、ＴＦＴ部、画素部及び蓄積容量
部、並びにゲート端子部を示す断面図である。
置のドレイン端子部、ＴＦＴ部、画素部及び蓄積容量
部、並びにゲート端子部を示す断面図である。
【図１９】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その１）である。
トリクス装置の製造方法を説明するための工程断面図
（その１）である。
【図２０】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その２）である。
トリクス装置の製造方法を説明するための工程断面図
（その２）である。
【図２１】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その３）である。
トリクス装置の製造方法を説明するための工程断面図
（その３）である。
【図２２】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その４）である。
トリクス装置の製造方法を説明するための工程断面図
（その４）である。
【図２３】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その５）である。
トリクス装置の製造方法を説明するための工程断面図
（その５）である。
【図２４】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その６）である。
トリクス装置の製造方法を説明するための工程断面図
（その６）である。
【図２５】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その７）である。
トリクス装置の製造方法を説明するための工程断面図
（その７）である。
【図２６】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その８）である。
トリクス装置の製造方法を説明するための工程断面図
（その８）である。
【図２７】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その９）である。
トリクス装置の製造方法を説明するための工程断面図
（その９）である。
【図２８】図１７及び図１８の逆スタガード型ＴＦＴマ
トリクス装置の製造方法を説明するための工程断面図
（その１０）である。
トリクス装置の製造方法を説明するための工程断面図
（その１０）である。
１０…透明絶縁基板 １２ａ…ゲート電極 １２ｂ…Ｃｓ電極 １２ｃ…ゲートバスライン １２ｄ…ゲート端子下部電極 １４…絶縁膜 １４ａ…ゲート絶縁膜 １６…ｉ型ａ−Ｓｉ層 １６ａ…ａ−Ｓｉ活性層 １８…保護膜 １８ａ…チャネル保護膜 ２０…ｎ+ 型ａ−Ｓｉ層 ２０ａ、２０ｂ…ｎ+ 型ａ−Ｓｉ接合層 ２２…金属層 ２２ａ…ソース電極 ２２ｂ…ドレイン電極 ２４…誘電体膜 ２６…対向電極 ２８…ドレイン端子下部電極 ３０…パッシベーション膜 ３２ａ、３２ｂ、３２ｃ、３２ｄ…コンタクトホール ３４…透明導電膜 ３４ａ…画素電極 ３４ｂ…ドレイン端子上部電極 ３４ｃ…ゲート端子上部電極 ３６…ドレインバスライン ３８…誘電体膜 ５０…透明絶縁基板 ５２ａ…ゲート電極 ５２ｂ…Ｃｓ電極 ５２ｃ…ゲートバスライン ５２ｄ…ゲート端子下部電極 ５４…絶縁膜 ５４ａ…ゲート絶縁膜 ５４ｂ…誘電体膜 ５６…ｉ型ａ−Ｓｉ層 ５６ａ…ａ−Ｓｉ活性層 ５８…保護膜 ５８ａ…チャネル保護膜 ６０…ｎ+ 型ａ−Ｓｉ層 ６０ａ、６０ｂ…ｎ+ 型ａ−Ｓｉ接合層 ６２…金属層 ６２ａ…ソース電極 ６２ｂ…ドレイン電極 ６４…ドレイン端子下部電極 ６６…コンタクトホール ６８…透明導電膜 ６８ａ…画素電極 ６８ｂ…ドレイン端子上部電極 ６８ｃ…ゲート端子上部電極 ７０…パッシベーション膜 ７２ａ、７２ｂ、７２ｃ…窓 ７４…ドレインバスライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 廣田 四郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 一男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐藤 精威 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 間島 庭司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平２−48639（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368
Claims (14)
- 【請求項１】 絶縁基板と、 前記絶縁基板上に形成されたゲート電極と、前記ゲート
電極上にゲート絶縁膜を介して形成された半導体活性層
と、前記半導体活性層上に形成された相対するソース電
極及びドレイン電極と、前記ソース電極及びドレイン電
極を覆うパッシベーション膜とを有する薄膜トランジス
タ部と、 前記薄膜トランジスタ部の前記ソース電極に接続して形
成された画素電極を有する画素部と、 前記画素部の前記画素電極に接続して設けられた蓄積容
量部と、 前記薄膜トランジスタ部の前記ゲート電極にゲートバス
ラインを介して接続されたゲート端子部と、 前記薄膜トランジスタ部の前記ドレイン電極にドレイン
バスラインを介して接続されたドレイン端子部とを備え
た薄膜トランジスタマトリクス装置において、前記蓄積
容量部が、前記絶縁基板上に形成され、前記ゲート電極
と同一材料の金属層からなる蓄積容量電極と、前記蓄積
容量電極上に形成され、前記ゲート絶縁膜と共通の層を
なす絶縁膜を含む誘電体膜と、前記誘電体膜上に形成さ
れ、前記ソース電極及びドレイン電極と同一材料の金属
層を含む対向電極とを有すると共に、前記対向電極が、
前記パッシベーション膜と共通の層をなす保護膜に開口
されたコンタクトホールを介して、前記画素電極に接続
されていることを特徴とする薄膜トランジスタマトリク
ス装置。 - 【請求項２】 絶縁基板と、 前記絶縁基板上に形成されたゲート電極と、前記ゲート
電極上にゲート絶縁膜を介して形成された半導体活性層
と、前記半導体活性層上に形成された相対するソース電
極及びドレイン電極と、前記ソース電極及びドレイン電
極を覆うパッシベーション膜とを有する薄膜トランジス
タ部と、 前記薄膜トランジスタ部の前記ソース電極に接続して形
成された画素電極を有する画素部と、 前記画素部の前記画素電極に接続して設けられた蓄積容
量部とを備えた薄膜トランジスタマトリクス装置におい
て、 前記蓄積容量部が、前記絶縁基板上に形成され、前記ゲ
ート電極と同一材料の金属層からなる蓄積容量電極と、
前記蓄積容量電極上に形成され、前記ゲート絶縁膜と共
通の層をなす絶縁膜を含む誘電体膜と、前記誘電体膜上
に形成され、前記ソース電極及びドレイン電極と同一材
料の金属層を含む対向電極とを有すると共に、前記対向
電極が、前記パッシベーション膜と共通の層をなす保護
膜に開口されたコンタクトホールを介して、前記画素電
極に接続されている ことを特徴とする薄膜トランジスタ
マトリクス装置。 - 【請求項３】 請求項１又は請求項２記載の薄膜トラン
ジスタマトリクス装置において、 前記ソース電極及び前記ドレイン電極は、前記半導体活
性層上に形成された半導体接合層を介して形成されてお
り、 前記対向電極は、前記半導体接合層と同一材料の不純物
半導体層を更に含む ことを特徴とする薄膜トランジスタ
マトリクス装置。 - 【請求項４】 絶縁基板と、 前記絶縁基板上に形成されたゲート電極と、前記ゲート
電極上にゲート絶縁膜を介して形成された半導体活性層
と、前記半導体活性層上に形成された相対するソース電
極及びドレイン電極と、前記ソース電極及びドレイン電
極を覆うパッシベーション膜とを有する薄膜トランジス
タ部と、 前記薄膜トランジスタ部の前記ソース電極に接続して形
成された画素電極を有する画素部と、 前 記薄膜トランジスタ部の前記ゲート電極にゲートバス
ラインを介して接続されたゲート端子部と、 前記薄膜トランジスタ部の前記ドレイン電極にドレイン
バスラインを介して接続されたドレイン端子部とを備え
た薄膜トランジスタマトリクス装置において、前記ゲー
ト端子部が、前記絶縁基板上に形成され、前記ゲート電
極と共通の層をなす金属層からなるゲート端子下部電極
と、前記ゲート絶縁膜と共通の層をなす絶縁膜及び前記
パッシベーション膜と共通の層をなす保護膜に開口され
たコンタクトホールを介して前記ゲート端子下部電極上
に積層され、前記画素電極と同一材料の導電膜からなる
ゲート端子上部電極とを有することを特徴とする薄膜ト
ランジスタマトリクス装置。 - 【請求項５】 請求項４記載の薄膜トランジスタマトリ
クス装置において、 前記画素部の前記画素電極に接続して設けられた蓄積容
量部を更に備え、 前記蓄積容量部が、前記絶縁基板上に形成され、前記ゲ
ート電極と同一材料の金属層からなる蓄積容量電極と、
前記蓄積容量電極上に形成され、前記ゲート絶縁膜と共
通の層をなす絶縁膜を含む誘電体膜とを有し、前記誘電
体膜上に形成された前記画素電極を対向電極とする こと
を特徴とする薄膜トランジスタマトリクス装置。 - 【請求項６】 請求項４又は５記載の薄膜トランジスタ
マトリクス装置において、 前記ソース電極及び前記ドレイン電極は、前記半導体活
性層上に形成された半導体接合層を介して形成されてい
る ことを特徴とする薄膜トランジスタマトリクス装置。 - 【請求項７】 絶縁基板上に、第１の金属層を成膜した
後、前記第１の金属層を所定の形状にパターニングし
て、ゲート電極、蓄積容量電極、前記ゲート電極に接続
するゲートバスライン、及び前記ゲートバスラインに接
続するゲート端子下部電極を形成する工程と、 全面に、絶縁膜及び半導体層を順に成膜して、前記ゲー
ト電極上に前記絶縁膜からなるゲート絶縁膜、前記ゲー
ト絶縁膜上の前記半導体層からなる半導体活性層を形成
すると共に、前記蓄積容量電極上に前記絶縁膜を含む誘
電体膜を形成する工程と、 全面に、第２の金属層を成膜した後、前記第２の金属層
及び前記半導体層を所定の形状にパターニングして、前
記半導体活性層上に前記第２の金属層からなるソース電
極及びドレイン電極をそれぞれ相対して形成すると共
に、前記誘電体膜上に前記第２の金属層を含む対向電極
を形成し、前記第２の金属層を含むドレイン端子下部電
極を前記ドレイン電極に接続させて形成する工程と、 全面に、パッシベーション膜を成膜した後、前記ソース
電極、前記対向電極、及び前記ドレイン端子下部電極上
の前記パッシベーション膜、並びに前記ゲート端子下部
電極上の前記パッシベーション膜及び前記絶縁膜に第１
乃至第４のコンタクトホールをそれぞれ開口する工程
と、 全面に、導電膜を成膜した後、前記導電膜を所定の形状
にパターニングして、前記第１及び第２のコンタクトホ
ールを介して前記ソース電極及び前記対向電極に接続す
る画素電極を形成し、前記第３のコンタクトホールを介
して前記ドレイン端子下部電極に接続するドレイン端子
上部電極を形成し、前記第４のコンタクトホールを介し
て前記ゲート端子下部電極に接続するゲート端子上部電
極を形成する工程とを有することを特徴とする薄膜トラ
ンジスタマトリクス装置の製造方法。 - 【請求項８】 絶縁基板上に、第１の金属層を成膜した
後、前記第１の金属層を所定の形状にパターニングし
て、ゲート電極、蓄積容量電極、前記ゲート電極に接続
するゲートバスライン、及び前記ゲートバスラインに接
続するゲート端子下部電極を形成する工程と、 全面に、絶縁膜及び半導体層を順に成膜して、前記ゲー
ト電極上に前記絶縁膜からなるゲート絶縁膜、前記ゲー
ト絶縁膜上の前記半導体層からなる半導体活性層を形成
すると共に、前記蓄積容量電極上に前記絶縁膜を含む誘
電体膜を形成する工程と、 全面に、不純物半導体層及び第２の金属層を順に成膜し
た後、前記第２の金属層、前記不純物半導体層、及び前
記半導体層を所定の形状にパターニングして、前記半導
体活性層上に前記不純物半導体層からなる半導体接合層
を介して前記第２の金属層からなるソース電極及びドレ
イン電極をそれぞれ相対して形成すると共に、前記誘電
体膜上に前記不純物半導体層及び前記第２の金属層を含
む対向電極を形成し、前記不純物半導体層及び前記第２
の金属層を含むドレイン端子下部電極を前記ドレイン電
極に接続させて形成する工程と、 全面に、パッシベーション膜を成膜した後、前記ソース
電極、前記対向電極、及び前記ドレイン端子下部電極上
の前記パッシベーション膜、並びに前記ゲート端子下部
電極上の前記パッシベーション膜及び前記絶縁膜に第１
乃至第４のコンタクトホールをそれぞれ開口する工程
と、 全面に、導電膜を成膜した後、前記導電膜を所定の形状
にパターニングして、前記第１及び第２のコンタクトホ
ールを介して前記ソース電極及び前記対向電極 に接続す
る画素電極を形成し、前記第３のコンタクトホールを介
して前記ドレイン端子下部電極に接続するドレイン端子
上部電極を形成し、前記第４のコンタクトホールを介し
て前記ゲート端子下部電極に接続するゲート端子上部電
極を形成する工程と を有することを特徴とする薄膜トラ
ンジスタマトリクス装置の製造方法。 - 【請求項９】 絶縁基板上に、第１の金属層を成膜した
後、前記第１の金属層を所定の形状にパターニングし
て、ゲート電極、蓄積容量電極、前記ゲート電極に接続
するゲートバスライン、及び前記ゲートバスラインに接
続するゲート端子下部電極を形成する工程と、 全面に、絶縁膜及び半導体層を順に成膜して、前記ゲー
ト電極上に前記絶縁膜からなるゲート絶縁膜、前記ゲー
ト絶縁膜上の前記半導体層からなる半導体活性層を形成
する工程と、 全面に、第２の金属層を成膜した後、前記第２の金属層
及び前記半導体層を所定の形状にパターニングして、前
記半導体活性層上に前記第２の金属層からなるソース電
極及びドレイン電極をそれぞれ相対して形成すると共
に、前記第２の金属層からなるドレイン端子下部電極を
前記ドレイン電極に接続させて形成する工程と、 全面に、パッシベーション膜を成膜した後、前記ソース
電極及び前記ドレイン端子下部電極上の前記パッシベー
ション膜、並びに前記ゲート端子下部電極上の前記パッ
シベーション膜及び前記絶縁膜に第１乃至第３のコンタ
クトホールをそれぞれ開口する工程と、 全面に、導電膜を成膜した後、前記導電膜を所定の形状
にパターニングして、前記第１のコンタクトホールを介
して前記ソース電極に接続すると共に、前記蓄積容量電
極上の前記絶縁膜を含む誘電体膜を介して対向電極とな
る画素電極を形成し、前記第２のコンタクトホールを介
して前記ドレイン端子下部電極に接続するドレイン端子
上部電極を形成し、前記第３のコンタクトホールを介し
て前記ゲート端子下部電極に接続するゲート端子上部電
極を形成する工程とを有することを特徴とする薄膜トラ
ンジスタマトリクス装置の製造方法。 - 【請求項１０】 絶縁基板上に、第１の金属層を成膜し
た後、前記第１の金 属層を所定の形状にパターニングし
て、ゲート電極、蓄積容量電極、前記ゲート電極に接続
するゲートバスライン、及び前記ゲートバスラインに接
続するゲート端子下部電極を形成する工程と、 全面に、絶縁膜及び半導体層を順に成膜して、前記ゲー
ト電極上に前記絶縁膜からなるゲート絶縁膜、前記ゲー
ト絶縁膜上の前記半導体層からなる半導体活性層を形成
する工程と、 全面に、不純物半導体層及び第２の金属層を順に成膜し
た後、前記第２の金属層、前記不純物半導体層、及び前
記半導体層を所定の形状にパターニングして、前記半導
体活性層上に前記不純物半導体層からなる半導体接合層
を介して前記第２の金属層からなるソース電極及びドレ
イン電極をそれぞれ相対して形成すると共に、前記不純
物半導体層及び前記第２の金属層からなるドレイン端子
下部電極を前記ドレイン電極に接続させて形成する工程
と、 全面に、パッシベーション膜を成膜した後、前記ソース
電極及び前記ドレイン端子下部電極上の前記パッシベー
ション膜、並びに前記ゲート端子下部電極上の前記パッ
シベーション膜及び前記絶縁膜に第１乃至第３のコンタ
クトホールをそれぞれ開口する工程と、 全面に、導電膜を成膜した後、前記導電膜を所定の形状
にパターニングして、前記第１のコンタクトホールを介
して前記ソース電極に接続すると共に、前記蓄積容量電
極上の前記絶縁膜を含む誘電体膜を介して対向電極とな
る画素電極を形成し、前記第２のコンタクトホールを介
して前記ドレイン端子下部電極に接続するドレイン端子
上部電極を形成し、前記第３のコンタクトホールを介し
て前記ゲート端子下部電極に接続するゲート端子上部電
極を形成する工程と を有することを特徴とする薄膜トラ
ンジスタマトリクス装置の製造方法。 - 【請求項１１】 絶縁基板上に、第１の金属層を成膜し
た後、前記第１の金属層を所定の形状にパターニングし
て、ゲート電極、及び蓄積容量電極を形成する工程と、 絶縁膜及び半導体層を順に成膜して、前記ゲート電極上
に前記絶縁膜からなるゲート絶縁膜、前記ゲート絶縁膜
上の前記半導体層からなる半導体活性層を形成すると共
に、前記蓄積容量電極上に前記絶縁膜を含む誘電体膜を
形成する工程と 、 第２の金属層を成膜した後、前記第２の金属層及び前記
半導体層を所定の形状にパターニングして、前記半導体
活性層上に前記第２の金属層からなるソース電極及びド
レイン電極をそれぞれ相対して形成すると共に、前記誘
電体膜上に前記第２の金属層を含む対向電極を形成する
工程と、 パッシベーション膜を成膜した後、前記ソース電極及び
前記対向電極上の前記パッシベーション膜に第１及び第
２のコンタクトホールをそれぞれ開口する工程と、 導電膜を成膜した後、前記導電膜を所定の形状にパター
ニングして、前記第１のコンタクトホールを介して前記
ソース電極に接続すると共に、前記第２のコンタクトホ
ールを介して前記対向電極に接続する画素電極を形成す
る工程と を有することを特徴とする薄膜トランジスタマ
トリクス装置の製造方法。 - 【請求項１２】 絶縁基板上に、第１の金属層を成膜し
た後、前記第１の金属層を所定の形状にパターニングし
て、ゲート電極、及び蓄積容量電極を形成する工程と、 絶縁膜及び半導体層を順に成膜して、前記ゲート電極上
に前記絶縁膜からなるゲート絶縁膜、前記ゲート絶縁膜
上の前記半導体層からなる半導体活性層を形成すると共
に、前記蓄積容量電極上に前記絶縁膜を含む誘電体膜を
形成する工程と、 不純物半導体層及び第２の金属層を順に成膜した後、前
記第２の金属層、前記不純物半導体層、及び前記半導体
層を所定の形状にパターニングして、前記半導体活性層
上に前記不純物半導体層からなる半導体接合層を介して
前記第２の金属層からなるソース電極及びドレイン電極
をそれぞれ相対して形成すると共に、前記誘電体膜上に
前記不純物半導体層及び前記第２の金属層を含む対向電
極を形成する工程と、 パッシベーション膜を成膜した後、前記ソース電極及び
前記対向電極上の前記パッシベーション膜に第１及び第
２のコンタクトホールをそれぞれ開口する工程と、 導電膜を成膜した後、前記導電膜を所定の形状にパター
ニングして、前記第１ のコンタクトホールを介して前記
ソース電極に接続すると共に、前記第２のコンタクトホ
ールを介して前記対向電極に接続する画素電極を形成す
る工程と を有することを特徴とする薄膜トランジスタマ
トリクス装置の製造方法。 - 【請求項１３】 絶縁基板上に、第１の金属層を成膜し
た後、前記第１の金属層を所定の形状にパターニングし
て、ゲート電極、前記ゲート電極に接続するゲートバス
ライン、及び前記ゲートバスラインに接続するゲート端
子下部電極を形成する工程と、 全面に、絶縁膜及び半導体層を順に成膜して、前記ゲー
ト電極上に前記絶縁膜からなるゲート絶縁膜、前記ゲー
ト絶縁膜上の前記半導体層からなる半導体活性層を形成
する工程と、 全面に、第２の金属層を成膜した後、前記第２の金属層
及び前記半導体層を所定の形状にパターニングして、前
記半導体活性層上に前記第２の金属層からなるソース電
極及びドレイン電極をそれぞれ相対して形成すると共
に、前記第２の金属層からなるドレイン端子下部電極を
前記ドレイン電極に接続させて形成する工程と、 全面に、パッシベーション膜を成膜した後、前記ソース
電極及び前記ドレイン端子下部電極上の前記パッシベー
ション膜、並びに前記ゲート端子下部電極上の前記パッ
シベーション膜及び前記絶縁膜に第１乃至第３のコンタ
クトホールをそれぞれ開口する工程と、 全面に、導電膜を成膜した後、前記導電膜を所定の形状
にパターニングして、前記第１のコンタクトホールを介
して前記ソース電極に接続する画素電極を形成し、前記
第２のコンタクトホールを介して前記ドレイン端子下部
電極に接続するドレイン端子上部電極を形成し、前記第
３のコンタクトホールを介して前記ゲート端子下部電極
に接続するゲート端子上部電極を形成する工程と を有す
ることを特徴とする薄膜トランジスタマトリクス装置の
製造方法。 - 【請求項１４】 絶縁基板上に、第１の金属層を成膜し
た後、前記第１の金属層を所定の形状にパターニングし
て、ゲート電極、前記ゲート電極に接続するゲートバス
ライン、及び前記ゲートバスラインに接続するゲート端
子下部電極を形成する工程と、 全面に、絶縁膜及び半導体層を順に成膜して、前記ゲー
ト電極上に前記絶縁膜からなるゲート絶縁膜、前記ゲー
ト絶縁膜上の前記半導体層からなる半導体活性層を形成
する工程と、 全面に、不純物半導体層及び第２の金属層を順に成膜し
た後、前記第２の金属層、前記不純物半導体層、及び前
記半導体層を所定の形状にパターニングして、前記半導
体活性層上に前記不純物半導体層からなる半導体接着層
を介して前記第２の金属層からなるソース電極及びドレ
イン電極をそれぞれ相対して形成すると共に、前記不純
物半導体層及び前記第２の金属層からなるドレイン端子
下部電極を前記ドレイン電極に接続させて形成する工程
と、 全面に、パッシベーション膜を成膜した後、前記ソース
電極及び前記ドレイン端子下部電極上の前記パッシベー
ション膜、並びに前記ゲート端子下部電極上の前記パッ
シベーション膜及び前記絶縁膜に第１乃至第３のコンタ
クトホールをそれぞれ開口する工程と、 全面に、導電膜を成膜した後、前記導電膜を所定の形状
にパターニングして、前記第１のコンタクトホールを介
して前記ソース電極に接続する画素電極を形成し、前記
第２のコンタクトホールを介して前記ドレイン端子下部
電極に接続するドレイン端子上部電極を形成し、前記第
３のコンタクトホールを介して前記ゲート端子下部電極
に接続するゲート端子上部電極を形成する工程と を有す
ることを特徴とする薄膜トランジスタマトリクス装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34826092A JP3098345B2 (ja) | 1992-12-28 | 1992-12-28 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| US08/174,030 US5483082A (en) | 1992-12-28 | 1993-12-28 | Thin film transistor matrix device |
| US08/470,057 US5580796A (en) | 1992-12-28 | 1995-06-06 | Method for fabricating thin film transistor matrix device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34826092A JP3098345B2 (ja) | 1992-12-28 | 1992-12-28 | 薄膜トランジスタマトリクス装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06202153A JPH06202153A (ja) | 1994-07-22 |
| JP3098345B2 true JP3098345B2 (ja) | 2000-10-16 |
Family
ID=18395839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34826092A Expired - Lifetime JP3098345B2 (ja) | 1992-12-28 | 1992-12-28 | 薄膜トランジスタマトリクス装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5483082A (ja) |
| JP (1) | JP3098345B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253439B2 (en) | 2003-03-10 | 2007-08-07 | Sharp Kabushiki Kaisha | Substrate for display, method of manufacturing the same and display having the same |
| US7615782B2 (en) | 2005-05-16 | 2009-11-10 | Sharp Kabushiki Kaisha | Thin film transistor substrate and liquid crystal display panel having sub-pixels |
Families Citing this family (100)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402254B1 (en) * | 1990-10-17 | 1998-09-22 | Hitachi Ltd | Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon |
| JP2738289B2 (ja) * | 1993-12-30 | 1998-04-08 | 日本電気株式会社 | 液晶表示装置の製造方法 |
| US5621556A (en) * | 1994-04-28 | 1997-04-15 | Xerox Corporation | Method of manufacturing active matrix LCD using five masks |
| US5546204A (en) * | 1994-05-26 | 1996-08-13 | Honeywell Inc. | TFT matrix liquid crystal device having data source lines and drain means of etched and doped single crystal silicon |
| JP2755376B2 (ja) * | 1994-06-03 | 1998-05-20 | 株式会社フロンテック | 電気光学素子の製造方法 |
| JP3081474B2 (ja) * | 1994-11-11 | 2000-08-28 | 三洋電機株式会社 | 液晶表示装置 |
| US5550066A (en) * | 1994-12-14 | 1996-08-27 | Eastman Kodak Company | Method of fabricating a TFT-EL pixel |
| US5684365A (en) * | 1994-12-14 | 1997-11-04 | Eastman Kodak Company | TFT-el display panel using organic electroluminescent media |
| KR0169356B1 (ko) * | 1995-01-06 | 1999-03-20 | 김광호 | 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법 |
| KR0145900B1 (ko) * | 1995-02-11 | 1998-09-15 | 김광호 | 박막 트랜지스터 액정디스플레이 소자 및 그 제조방법 |
| KR100303134B1 (ko) * | 1995-05-09 | 2002-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자및그제조방법. |
| JP3315834B2 (ja) | 1995-05-31 | 2002-08-19 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| JP3866783B2 (ja) | 1995-07-25 | 2007-01-10 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| KR970011972A (ko) * | 1995-08-11 | 1997-03-29 | 쯔지 하루오 | 투과형 액정 표시 장치 및 그 제조 방법 |
| KR100205388B1 (ko) * | 1995-09-12 | 1999-07-01 | 구자홍 | 액정표시장치 및 그 제조방법 |
| US5835177A (en) * | 1995-10-05 | 1998-11-10 | Kabushiki Kaisha Toshiba | Array substrate with bus lines takeout/terminal sections having multiple conductive layers |
| KR0175409B1 (ko) * | 1995-11-20 | 1999-02-18 | 김광호 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| EP0775931B1 (en) | 1995-11-21 | 2005-10-05 | Samsung Electronics Co., Ltd. | Method of manufacturing a liquid crystal display |
| KR100190041B1 (ko) * | 1995-12-28 | 1999-06-01 | 윤종용 | 액정표시장치의 제조방법 |
| US5782665A (en) * | 1995-12-29 | 1998-07-21 | Xerox Corporation | Fabricating array with storage capacitor between cell electrode and dark matrix |
| KR100212288B1 (ko) * | 1995-12-29 | 1999-08-02 | 윤종용 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| US6682961B1 (en) | 1995-12-29 | 2004-01-27 | Samsung Electronics Co., Ltd. | Thin film transistor array panel used for a liquid crystal display and a manufacturing method thereof |
| JP3625598B2 (ja) * | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JPH10133216A (ja) | 1996-11-01 | 1998-05-22 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| US5894136A (en) * | 1996-01-15 | 1999-04-13 | Lg Electronics Inc. | Liquid crystal display having a bottom gate TFT switch having a wider active semiconductor layer than a conductive layer on same |
| JP3647542B2 (ja) | 1996-02-20 | 2005-05-11 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US5663577A (en) * | 1996-03-01 | 1997-09-02 | General Electric Company | Solid state imager array with address line spacer structure |
| KR100223153B1 (ko) * | 1996-05-23 | 1999-10-15 | 구자홍 | 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치 |
| US6275278B1 (en) | 1996-07-19 | 2001-08-14 | Hitachi, Ltd. | Liquid crystal display device and method of making same |
| JPH10198292A (ja) * | 1996-12-30 | 1998-07-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR100229613B1 (ko) * | 1996-12-30 | 1999-11-15 | 구자홍 | 액정 표시 장치 및 제조 방법 |
| KR100244447B1 (ko) * | 1997-04-03 | 2000-02-01 | 구본준 | 액정 표시 장치 및 그 액정 표시 장치의 제조 방법 |
| JP3966614B2 (ja) | 1997-05-29 | 2007-08-29 | 三星電子株式会社 | 広視野角液晶表示装置 |
| KR100271037B1 (ko) * | 1997-09-05 | 2000-11-01 | 구본준, 론 위라하디락사 | 액정 표시 장치의 구조 및 그 액정 표시 장치의 제조 방법(liquid crystal display device and the method for manufacturing the same) |
| JP3679567B2 (ja) * | 1997-09-30 | 2005-08-03 | 三洋電機株式会社 | 薄膜トランジスタの製造方法 |
| JP3907804B2 (ja) * | 1997-10-06 | 2007-04-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| KR100322965B1 (ko) * | 1998-03-27 | 2002-06-20 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시소자의 제조방법 |
| KR100354904B1 (ko) | 1998-05-19 | 2002-12-26 | 삼성전자 주식회사 | 광시야각액정표시장치 |
| US6678017B1 (en) * | 1998-06-08 | 2004-01-13 | Casio Computer Co., Ltd. | Display panel and method of fabricating the same |
| KR100333179B1 (ko) | 1998-06-30 | 2002-08-24 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터액정표시소자및그의제조방법 |
| US5976902A (en) * | 1998-08-03 | 1999-11-02 | Industrial Technology Research Institute | Method of fabricating a fully self-aligned TFT-LCD |
| US6278502B1 (en) | 1998-09-28 | 2001-08-21 | International Business Machines Corporation | Pixel capacitor formed from multiple layers |
| US5998230A (en) * | 1998-10-22 | 1999-12-07 | Frontec Incorporated | Method for making liquid crystal display device with reduced mask steps |
| US6255130B1 (en) * | 1998-11-19 | 2001-07-03 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and a method for manufacturing the same |
| JP4148615B2 (ja) * | 1998-11-27 | 2008-09-10 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP4514871B2 (ja) * | 1999-01-29 | 2010-07-28 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
| KR100310179B1 (ko) | 1999-04-01 | 2001-10-29 | 구본준, 론 위라하디락사 | 엑스레이 영상 감지소자 및 그 제조방법 |
| JP2001053283A (ja) * | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US6338988B1 (en) * | 1999-09-30 | 2002-01-15 | International Business Machines Corporation | Method for fabricating self-aligned thin-film transistors to define a drain and source in a single photolithographic step |
| US7023021B2 (en) | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6789910B2 (en) | 2000-04-12 | 2004-09-14 | Semiconductor Energy Laboratory, Co., Ltd. | Illumination apparatus |
| JP2001308182A (ja) * | 2000-04-27 | 2001-11-02 | Nec Corp | Ｃｒ膜とのコンタクトの形成方法 |
| US6934000B1 (en) * | 2000-09-20 | 2005-08-23 | Hitachi, Ltd. | Liquid crystal display |
| US7088323B2 (en) | 2000-12-21 | 2006-08-08 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and method for fabricating the same |
| KR100715943B1 (ko) * | 2001-01-29 | 2007-05-08 | 삼성전자주식회사 | 액정표시장치 및 그 제조방법 |
| KR100796749B1 (ko) | 2001-05-16 | 2008-01-22 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 어레이 기판 |
| JP2003172946A (ja) | 2001-09-28 | 2003-06-20 | Fujitsu Display Technologies Corp | 液晶表示装置用基板及びそれを用いた液晶表示装置 |
| KR100813019B1 (ko) * | 2001-10-19 | 2008-03-13 | 삼성전자주식회사 | 표시기판 및 이를 갖는 액정표시장치 |
| JP3810681B2 (ja) | 2001-12-20 | 2006-08-16 | シャープ株式会社 | 薄膜トランジスタ基板および液晶表示装置 |
| TW594156B (en) | 2002-01-04 | 2004-06-21 | Fujitsu Display Tech | Substrate for display device and display device equipped therewith |
| KR20030090934A (ko) * | 2002-05-24 | 2003-12-01 | 일진다이아몬드(주) | 실드구조가 형성된 박막 트랜지스터 액정 표시장치 및 그제조방법 |
| KR100859524B1 (ko) * | 2002-07-11 | 2008-09-22 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
| JP4437544B2 (ja) | 2003-02-05 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP1592054A4 (en) | 2003-02-05 | 2010-08-25 | Semiconductor Energy Lab | METHOD FOR MANUFACTURING A SCREEN |
| WO2004070810A1 (ja) | 2003-02-05 | 2004-08-19 | Semiconductor Energy Laboratory Co., Ltd. | 表示装置の製造方法 |
| EP1592052A4 (en) * | 2003-02-05 | 2014-04-23 | Semiconductor Energy Lab | PROCESS FOR DISPLAY PRODUCTION |
| JP4526951B2 (ja) | 2003-02-06 | 2010-08-18 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| KR101145350B1 (ko) | 2003-02-06 | 2012-05-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 표시장치의 제조 방법 |
| KR101113773B1 (ko) | 2003-02-06 | 2012-03-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 제조장치 |
| WO2004070809A1 (ja) * | 2003-02-06 | 2004-08-19 | Semiconductor Energy Laboratory Co., Ltd. | 表示装置の作製方法 |
| JP4417072B2 (ja) | 2003-03-28 | 2010-02-17 | シャープ株式会社 | 液晶表示装置用基板及びそれを用いた液晶表示装置 |
| US7250720B2 (en) | 2003-04-25 | 2007-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| TW589663B (en) * | 2003-05-12 | 2004-06-01 | Au Optronics Corp | Flat panel display and manufacturing method thereof |
| KR100980020B1 (ko) * | 2003-08-28 | 2010-09-03 | 삼성전자주식회사 | 박막 트랜지스터 표시판과 그 제조 방법 |
| CN100568457C (zh) | 2003-10-02 | 2009-12-09 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
| JP4088619B2 (ja) | 2004-01-28 | 2008-05-21 | シャープ株式会社 | アクティブマトリクス基板及び表示装置 |
| US20050170643A1 (en) | 2004-01-29 | 2005-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device |
| US7416977B2 (en) | 2004-04-28 | 2008-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device, liquid crystal television, and EL television |
| KR20060070349A (ko) * | 2004-12-20 | 2006-06-23 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| WO2006126460A1 (ja) * | 2005-05-23 | 2006-11-30 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、表示装置および画素欠陥修正方法 |
| JP4492528B2 (ja) * | 2005-12-02 | 2010-06-30 | カシオ計算機株式会社 | 液晶表示装置 |
| KR101248003B1 (ko) * | 2006-05-09 | 2013-03-27 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| JP4211855B2 (ja) * | 2006-05-29 | 2009-01-21 | エプソンイメージングデバイス株式会社 | 液晶表示装置及びその製造方法 |
| KR101282404B1 (ko) * | 2006-09-05 | 2013-07-04 | 삼성디스플레이 주식회사 | 액정 표시 장치의 제조 방법 |
| KR20080060861A (ko) * | 2006-12-27 | 2008-07-02 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080105762A (ko) * | 2007-06-01 | 2008-12-04 | 삼성전자주식회사 | 표시 장치용 유기 박막 트랜지스터 기판 및 이의 제조 방법 |
| US20090079057A1 (en) * | 2007-09-24 | 2009-03-26 | Infineon Technologies Ag | Integrated circuit device |
| JP4370366B2 (ja) * | 2007-11-28 | 2009-11-25 | パナソニック株式会社 | フレキシブル半導体装置の製造方法およびフレキシブル半導体装置 |
| WO2009081633A1 (ja) * | 2007-12-20 | 2009-07-02 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、これを備えた液晶表示装置、及びアクティブマトリクス基板の製造方法 |
| JP2008170987A (ja) * | 2007-12-21 | 2008-07-24 | Mitsubishi Electric Corp | 面内スイッチング型液晶表示装置 |
| JP5182993B2 (ja) | 2008-03-31 | 2013-04-17 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| JP4844767B2 (ja) * | 2008-10-03 | 2011-12-28 | ソニー株式会社 | 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器 |
| JP5361651B2 (ja) * | 2008-10-22 | 2013-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR20220100086A (ko) | 2009-07-10 | 2022-07-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| JP5604087B2 (ja) * | 2009-11-27 | 2014-10-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR20120091638A (ko) | 2011-02-09 | 2012-08-20 | 삼성전자주식회사 | 표시 장치 및 그 제조 방법 |
| JP5604457B2 (ja) * | 2012-01-26 | 2014-10-08 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| US9048256B2 (en) * | 2012-11-16 | 2015-06-02 | Apple Inc. | Gate insulator uniformity |
| KR102072803B1 (ko) | 2013-04-12 | 2020-02-04 | 삼성디스플레이 주식회사 | 박막 반도체 장치 및 유기 발광 표시 장치 |
| KR102198111B1 (ko) * | 2013-11-04 | 2021-01-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190063A (ja) * | 1982-04-30 | 1983-11-05 | Seiko Epson Corp | 透過型液晶表示パネル用薄膜トランジスタ |
| JPS6197864A (ja) * | 1984-10-18 | 1986-05-16 | Asahi Glass Co Ltd | 薄膜トランジスタ |
| JPS6273659A (ja) * | 1985-09-26 | 1987-04-04 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置の製造方法 |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| JP2594983B2 (ja) * | 1987-11-10 | 1997-03-26 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
| JPH0816756B2 (ja) * | 1988-08-10 | 1996-02-21 | シャープ株式会社 | 透過型アクティブマトリクス液晶表示装置 |
| JP2940689B2 (ja) * | 1990-03-23 | 1999-08-25 | 三洋電機株式会社 | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 |
| US5153142A (en) * | 1990-09-04 | 1992-10-06 | Industrial Technology Research Institute | Method for fabricating an indium tin oxide electrode for a thin film transistor |
| JP2702294B2 (ja) * | 1991-02-21 | 1998-01-21 | シャープ株式会社 | アクティブマトリクス基板 |
-
1992
- 1992-12-28 JP JP34826092A patent/JP3098345B2/ja not_active Expired - Lifetime
-
1993
- 1993-12-28 US US08/174,030 patent/US5483082A/en not_active Expired - Lifetime
-
1995
- 1995-06-06 US US08/470,057 patent/US5580796A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253439B2 (en) | 2003-03-10 | 2007-08-07 | Sharp Kabushiki Kaisha | Substrate for display, method of manufacturing the same and display having the same |
| US7615782B2 (en) | 2005-05-16 | 2009-11-10 | Sharp Kabushiki Kaisha | Thin film transistor substrate and liquid crystal display panel having sub-pixels |
Also Published As
| Publication number | Publication date |
|---|---|
| US5580796A (en) | 1996-12-03 |
| JPH06202153A (ja) | 1994-07-22 |
| US5483082A (en) | 1996-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098345B2 (ja) | 薄膜トランジスタマトリクス装置及びその製造方法 | |
| KR100668567B1 (ko) | 표시 장치용 기판, 그 제조 방법 및 표시 장치 | |
| JP4238956B2 (ja) | 銅配線基板及びその製造方法並びに液晶表示装置 | |
| US7196746B2 (en) | Pixel structure and manufacturing method thereof | |
| JPH04163528A (ja) | アクティブマトリクス表示装置 | |
| US5831692A (en) | Stacked capacitor structures for liquid crystal displays and related methods | |
| JPH01219824A (ja) | 非晶質シリコン薄膜トランジスタアレイ基板 | |
| US6559920B1 (en) | Liquid crystal display device and method of manufacturing the same | |
| JP2000214481A (ja) | 液晶表示装置およびその製造方法 | |
| JPH1048664A (ja) | 液晶表示装置及びその製造方法 | |
| JP2000091585A (ja) | 薄膜トランジスタおよびその製造方法 | |
| US6806933B2 (en) | Array substrate with multi-layer electrode line | |
| JPH10133227A (ja) | 液晶表示装置およびその製造方法 | |
| JPH11326942A (ja) | 液晶表示素子ならびに該素子を用いた液晶表示装置、平行電界型液晶表示装置および反射型液晶表示装置 | |
| JP2617950B2 (ja) | 液晶表示装置の製造方法 | |
| JPH09101543A (ja) | アクティブマトリクス型液晶表示装置 | |
| KR100259611B1 (ko) | 액정표시장치의 기판 및 그 액정표시장치의 기판의 제조방법 | |
| KR100236612B1 (ko) | 액티브 매트릭스 액정표시 장치의 보조용량소자 제조 방법 | |
| JPH08262492A (ja) | 液晶表示装置 | |
| KR100499280B1 (ko) | 액정표시소자 및 그의 제조방법 | |
| JP2687967B2 (ja) | 液晶表示装置 | |
| JP3279969B2 (ja) | Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置 | |
| JPH10104660A (ja) | 液晶表示装置 | |
| JP3006990B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
| JP3031056B2 (ja) | マトリックス型表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000801 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 13 |