JPH09101543A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JPH09101543A JPH09101543A JP25880395A JP25880395A JPH09101543A JP H09101543 A JPH09101543 A JP H09101543A JP 25880395 A JP25880395 A JP 25880395A JP 25880395 A JP25880395 A JP 25880395A JP H09101543 A JPH09101543 A JP H09101543A
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Abstract
(57)【要約】
【課題】 画素部分の構造を改善して大きな開口率を実
現することにより、低消費電力でしかも従来と同等の輝
度の確保が可能なアクティブマトリクス型液晶表示装置
を提供する 【解決手段】 本発明のアクティブマトリクス型液晶表
示装置は、走査信号線１１、補助容量線１２、表示信号
線２０、透明画素電極１６、スイッチング素子２９を備
え、スイッチング素子２９を介して表示信号線１１と透
明画素電極１６が接続された第一の基板と、対向電極が
形成された第二の基板と、第一の基板と第二の基板の間
に保持された液晶層とを備えたアクティブマトリクス型
液晶表示装置において、補助容量線１２を透明画素電極
の投影面内で部分的に多層化して、この多層化された層
２３と補助容量線１２とをコンタクトホール１５を介し
て電気的に接続する。
現することにより、低消費電力でしかも従来と同等の輝
度の確保が可能なアクティブマトリクス型液晶表示装置
を提供する 【解決手段】 本発明のアクティブマトリクス型液晶表
示装置は、走査信号線１１、補助容量線１２、表示信号
線２０、透明画素電極１６、スイッチング素子２９を備
え、スイッチング素子２９を介して表示信号線１１と透
明画素電極１６が接続された第一の基板と、対向電極が
形成された第二の基板と、第一の基板と第二の基板の間
に保持された液晶層とを備えたアクティブマトリクス型
液晶表示装置において、補助容量線１２を透明画素電極
の投影面内で部分的に多層化して、この多層化された層
２３と補助容量線１２とをコンタクトホール１５を介し
て電気的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス型液晶表示装置に関する。
ス型液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は、軽量、薄型、低消費電
力などの特徴があるため、ＣＲＴに代わる表示装置とし
て開発が進められている。その中で、各画素毎にスイッ
チング素子を備えたアクティブマトリクス型液晶表示装
置は、高画質の実現が可能な表示装置として商品化が行
われた結果、近年において、特にノートブック型パーソ
ナルコンピュータのディスプレイとして標準的なものに
なっており、更に、軽量化、薄型化、あるいは低消費電
力化を目指して開発が進められている。
力などの特徴があるため、ＣＲＴに代わる表示装置とし
て開発が進められている。その中で、各画素毎にスイッ
チング素子を備えたアクティブマトリクス型液晶表示装
置は、高画質の実現が可能な表示装置として商品化が行
われた結果、近年において、特にノートブック型パーソ
ナルコンピュータのディスプレイとして標準的なものに
なっており、更に、軽量化、薄型化、あるいは低消費電
力化を目指して開発が進められている。
【０００３】図５及び図６に従来のアクティブマトリク
ス型液晶表示装置の画素部分の構造の例を示す。図５は
アクティブマトリクス型液晶表示装置の１画素分に相当
するアレイ基板側の平面図を表している。補助容量線３
４は走査信号線１１と平行に形成され、表示信号線２０
は走査信号線１１と直角に交差する様に形成されてい
る。走査信号線１１と表示信号線２０によって区画され
る各領域が１画素に相当し、これらの各領域の上に絶縁
膜を介して透明画素電極１６が形成されている。走査信
号線１１と表示信号線２０の各交点には、ソース電極２
２、ドレイン電極２１及びゲート電極１３等を備えたＴ
ＦＴ（薄膜トランジスタ）型のスイッチング素子２９が
形成されている。透明画素電極１６はスイッチング素子
２９のソース電極２２と接続され、スイッチング素子２
９のドレイン電極２１は表示信号線２０と一体的に形成
されている。
ス型液晶表示装置の画素部分の構造の例を示す。図５は
アクティブマトリクス型液晶表示装置の１画素分に相当
するアレイ基板側の平面図を表している。補助容量線３
４は走査信号線１１と平行に形成され、表示信号線２０
は走査信号線１１と直角に交差する様に形成されてい
る。走査信号線１１と表示信号線２０によって区画され
る各領域が１画素に相当し、これらの各領域の上に絶縁
膜を介して透明画素電極１６が形成されている。走査信
号線１１と表示信号線２０の各交点には、ソース電極２
２、ドレイン電極２１及びゲート電極１３等を備えたＴ
ＦＴ（薄膜トランジスタ）型のスイッチング素子２９が
形成されている。透明画素電極１６はスイッチング素子
２９のソース電極２２と接続され、スイッチング素子２
９のドレイン電極２１は表示信号線２０と一体的に形成
されている。
【０００４】図６は、図５のＣＣ' 断面、即ち、上記画
素部分の中心付近における表示信号線２０に平行な断面
の構造を示す。ガラス基板１０の上に補助容量線３４が
形成され、その上にＳｉＯ2 の絶縁膜１４を介して、透
明画素電極１６が積層されている。図５及び図６に示す
ように、補助容量線３４は透明画素電極１６の中央付近
を横切っており、両者が重複する部分の面積は、透明画
素電極１６の面積に対して相当な割合を占めている。
素部分の中心付近における表示信号線２０に平行な断面
の構造を示す。ガラス基板１０の上に補助容量線３４が
形成され、その上にＳｉＯ2 の絶縁膜１４を介して、透
明画素電極１６が積層されている。図５及び図６に示す
ように、補助容量線３４は透明画素電極１６の中央付近
を横切っており、両者が重複する部分の面積は、透明画
素電極１６の面積に対して相当な割合を占めている。
【０００５】
【発明が解決しようとする課題】アクティブマトリクス
型液晶表示装置の低消費電力化を実現するための一つの
手段として、バックライトの消費電力を低減する方法が
ある。しかし、バックライトの消費電力を下げると、輝
度が低下してディスプレイの明るさが落ちるため、画面
が見えにくくなり、表示品位が低下するという問題があ
る。この問題を改善するためには、開口率（一画素当り
の面積に対する、光が透過可能な部分の面積の割合）を
上げることが必要になるが、従来のアレイ基板側の画素
部分の構造にままで開口率を上げるためには、補助容量
線の幅を狭くせざるを得ない。しかし、補助容量線の幅
を狭くすると当然、補助容量が減少して、保持率の低下
あるいは突き抜け電圧の増加などの問題が発生するの
で、補助容量線の容量の確保が、開口率を上げる際の大
きな制約となっていた。
型液晶表示装置の低消費電力化を実現するための一つの
手段として、バックライトの消費電力を低減する方法が
ある。しかし、バックライトの消費電力を下げると、輝
度が低下してディスプレイの明るさが落ちるため、画面
が見えにくくなり、表示品位が低下するという問題があ
る。この問題を改善するためには、開口率（一画素当り
の面積に対する、光が透過可能な部分の面積の割合）を
上げることが必要になるが、従来のアレイ基板側の画素
部分の構造にままで開口率を上げるためには、補助容量
線の幅を狭くせざるを得ない。しかし、補助容量線の幅
を狭くすると当然、補助容量が減少して、保持率の低下
あるいは突き抜け電圧の増加などの問題が発生するの
で、補助容量線の容量の確保が、開口率を上げる際の大
きな制約となっていた。
【０００６】上記の課題に鑑み、本発明は、アレイ基板
側の画素部分の構造を改善して大きな開口率を実現する
ことにより、低消費電力でしかも従来と同等の輝度の確
保が可能なアクティブマトリクス型液晶表示装置を提供
することにある。
側の画素部分の構造を改善して大きな開口率を実現する
ことにより、低消費電力でしかも従来と同等の輝度の確
保が可能なアクティブマトリクス型液晶表示装置を提供
することにある。
【０００７】
【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示装置は、走査信号線と、各走査信号線
に隣接して走査信号線と平行な方向に形成された補助容
量線と、走査信号線と交差する方向に形成された表示信
号線と、走査信号線と表示信号線により区画される各領
域の上部に形成された透明画素電極と、走査信号線と表
示信号線が交差する各部分に形成されたスイッチング素
子とを備え、前記スイッチング素子を介して前記表示信
号線と前記透明画素電極が接続された第一の基板と、対
向電極が形成された第二の基板と、前記第一の基板と前
記第二の基板の間に保持された液晶層と、を備えたアク
ティブマトリクス型液晶表示装置において、前記補助容
量線は、各透明画素電極の投影面内で多層化され、多層
化された各層は、互いにコンタクトホールを介して電気
的に接続されていることを特徴とする。
リクス型液晶表示装置は、走査信号線と、各走査信号線
に隣接して走査信号線と平行な方向に形成された補助容
量線と、走査信号線と交差する方向に形成された表示信
号線と、走査信号線と表示信号線により区画される各領
域の上部に形成された透明画素電極と、走査信号線と表
示信号線が交差する各部分に形成されたスイッチング素
子とを備え、前記スイッチング素子を介して前記表示信
号線と前記透明画素電極が接続された第一の基板と、対
向電極が形成された第二の基板と、前記第一の基板と前
記第二の基板の間に保持された液晶層と、を備えたアク
ティブマトリクス型液晶表示装置において、前記補助容
量線は、各透明画素電極の投影面内で多層化され、多層
化された各層は、互いにコンタクトホールを介して電気
的に接続されていることを特徴とする。
【０００８】補助容量線を各透明画素電極の投影面内で
多層化することにより、補助容量線の単位投影面積当た
りの容量が増加するので、補助容量線の線幅を縮小する
ことが可能になる。従って、従来と同程度の補助容量を
維持したまま、開口率を増加することができる。これに
より、保持率の低下や突き抜け電圧の増加の問題を伴わ
ずに、バックライトの消費電力の低減が達成できる。
多層化することにより、補助容量線の単位投影面積当た
りの容量が増加するので、補助容量線の線幅を縮小する
ことが可能になる。従って、従来と同程度の補助容量を
維持したまま、開口率を増加することができる。これに
より、保持率の低下や突き抜け電圧の増加の問題を伴わ
ずに、バックライトの消費電力の低減が達成できる。
【０００９】なお、補助容量線を二層化することにより
十分な効果を上げることができる。また、スイッチング
素子の形成プロセスとの整合性を考慮すると、二層化の
構造としては、補助容量線を、前記透明画素電極の一方
の面に絶縁膜を介して対向して形成された下部補助容量
線と、他方の面に絶縁膜を介して対向して形成された上
部補助容量線とにより構成し、各補助容量線を、内壁面
に絶縁膜が形成されたコンタクトホールを介して互いに
電気的に接続するのが良い。
十分な効果を上げることができる。また、スイッチング
素子の形成プロセスとの整合性を考慮すると、二層化の
構造としては、補助容量線を、前記透明画素電極の一方
の面に絶縁膜を介して対向して形成された下部補助容量
線と、他方の面に絶縁膜を介して対向して形成された上
部補助容量線とにより構成し、各補助容量線を、内壁面
に絶縁膜が形成されたコンタクトホールを介して互いに
電気的に接続するのが良い。
【００１０】
【発明の実施の形態】図１に本発明に基づくアクティブ
マトリクス型液晶表示装置の１画素分に相当するアレイ
基板側の平面図を示す。図中、１１は走査信号線、１２
は下部補助容量線、２０は表示信号線、２９はスイッチ
ング素子、１６は透明画素電極、２３は上部補助容量
線、１５はコンタクトホールを表す。
マトリクス型液晶表示装置の１画素分に相当するアレイ
基板側の平面図を示す。図中、１１は走査信号線、１２
は下部補助容量線、２０は表示信号線、２９はスイッチ
ング素子、１６は透明画素電極、２３は上部補助容量
線、１５はコンタクトホールを表す。
【００１１】下部補助容量線１２は各走査信号線１１と
平行に形成され、表示信号線２０は走査信号線１１と直
角に交差する様に形成されている。走査信号線１１と表
示信号線２０により区画される各領域が１画素に相当
し、これら各領域の上に絶縁膜を介して透明画素電極１
６が形成されている。走査信号線１１と表示信号線２０
の各交点には、ソース電極２２、ドレイン電極２１及び
ゲート電極１３等を備えたＴＦＴ（薄膜トランジスタ）
型のスイッチング素子２９が形成されている。透明画素
電極１６はスイッチング素子２９のソース電極２２と接
続され、スイッチング素子２９のドレイン電極２２は表
示信号線２０と一体的に形成されている。更に、下部補
助容量線１２の上方には、後述するように、絶縁膜１８
を介して上部補助容量線２３が形成され、両者は絶縁膜
１８に形成されたコンタクトホール１５によって電気的
に接続されている。
平行に形成され、表示信号線２０は走査信号線１１と直
角に交差する様に形成されている。走査信号線１１と表
示信号線２０により区画される各領域が１画素に相当
し、これら各領域の上に絶縁膜を介して透明画素電極１
６が形成されている。走査信号線１１と表示信号線２０
の各交点には、ソース電極２２、ドレイン電極２１及び
ゲート電極１３等を備えたＴＦＴ（薄膜トランジスタ）
型のスイッチング素子２９が形成されている。透明画素
電極１６はスイッチング素子２９のソース電極２２と接
続され、スイッチング素子２９のドレイン電極２２は表
示信号線２０と一体的に形成されている。更に、下部補
助容量線１２の上方には、後述するように、絶縁膜１８
を介して上部補助容量線２３が形成され、両者は絶縁膜
１８に形成されたコンタクトホール１５によって電気的
に接続されている。
【００１２】なお、対向電極（図示せず）は透明画素電
極１６に対向して設けられ、液晶層（図示せず）は透明
画素電極１６と対向電極の間に保持される。図２に図１
のＡＡ' 断面図、即ち、ＴＦＴ型のスイッチング素子の
部分の断面構造を示す。ガラス基板１０の上にゲート電
極１３及び走査信号線１１（図示せず）が一体的に形成
され、ゲート電極１３の上方には、ＳｉＯｘの絶縁膜１
４を介して、アモルファスシリコン膜２５が形成されて
いる。アモルファスシリコン膜２５の中央部の上面には
ＳｉＮｘのエッチング保護膜１７が形成され、アモルフ
ァスシリコン膜２５の両端部は、ｎ+ 型アモルファスシ
リコン膜１９を介して、それぞれソース電極２２あるい
はドレイン電極２１が接続されている。更にその上には
パッシベーション膜２４が形成され、ソース電極２２と
ドレイン電極２１の間の絶縁もパッシベーション膜２４
により行われている。なお、表示信号線２０はドレイン
電極２１と一体的に形成されている。
極１６に対向して設けられ、液晶層（図示せず）は透明
画素電極１６と対向電極の間に保持される。図２に図１
のＡＡ' 断面図、即ち、ＴＦＴ型のスイッチング素子の
部分の断面構造を示す。ガラス基板１０の上にゲート電
極１３及び走査信号線１１（図示せず）が一体的に形成
され、ゲート電極１３の上方には、ＳｉＯｘの絶縁膜１
４を介して、アモルファスシリコン膜２５が形成されて
いる。アモルファスシリコン膜２５の中央部の上面には
ＳｉＮｘのエッチング保護膜１７が形成され、アモルフ
ァスシリコン膜２５の両端部は、ｎ+ 型アモルファスシ
リコン膜１９を介して、それぞれソース電極２２あるい
はドレイン電極２１が接続されている。更にその上には
パッシベーション膜２４が形成され、ソース電極２２と
ドレイン電極２１の間の絶縁もパッシベーション膜２４
により行われている。なお、表示信号線２０はドレイン
電極２１と一体的に形成されている。
【００１３】図３に図１のＢＢ' 断面図、即ち、補助容
量線の部分の断面構造を示す。ガラス基板１０の上に下
部補助容量線１２が形成され、その上には、ＳｉＯｘの
絶縁膜１４、透明画素電極１６及びＳｉＯｘの絶縁膜１
８が順に形成されている。絶縁膜１８の上には上部補助
容量線２３が形成され、下部補助容量線１２と上部補助
容量線２３は、コンタクトホール１５を介して、互いに
接続されている。なお、コンタクトホール１５の内周面
は絶縁膜１８で覆われていて、これによって、絶縁膜１
８とゲート絶縁膜１４はコンタクトホールの内周面にお
いて連続的に接続され、従って、補助容量線１２、２３
と透明画素電極１６との間の絶縁が行われている。
量線の部分の断面構造を示す。ガラス基板１０の上に下
部補助容量線１２が形成され、その上には、ＳｉＯｘの
絶縁膜１４、透明画素電極１６及びＳｉＯｘの絶縁膜１
８が順に形成されている。絶縁膜１８の上には上部補助
容量線２３が形成され、下部補助容量線１２と上部補助
容量線２３は、コンタクトホール１５を介して、互いに
接続されている。なお、コンタクトホール１５の内周面
は絶縁膜１８で覆われていて、これによって、絶縁膜１
８とゲート絶縁膜１４はコンタクトホールの内周面にお
いて連続的に接続され、従って、補助容量線１２、２３
と透明画素電極１６との間の絶縁が行われている。
【００１４】補助容量線と透明画素電極の間の電気的な
容量は、絶縁膜１４を介して下部容量線１２と透明画素
電極１６が対向している部分、及び絶縁膜１８を介して
上部容量線２３と透明画素電極１６が対向している部分
により発生する。この結果、補助容量線の容量を維持し
たまま、補助容量線の幅を従来の約１／２に狭めること
が可能になる。
容量は、絶縁膜１４を介して下部容量線１２と透明画素
電極１６が対向している部分、及び絶縁膜１８を介して
上部容量線２３と透明画素電極１６が対向している部分
により発生する。この結果、補助容量線の容量を維持し
たまま、補助容量線の幅を従来の約１／２に狭めること
が可能になる。
【００１５】図４に補助容量線の部分の形成の工程の一
例を示す。先ず、ガラス基板１０上にスパッタ法により
タンタル膜を３００ｎｍ成膜した後、所定の形状にフォ
トエッチングを施して、下部容量線１２、走査信号線１
１（図示せず）及びゲート電極１３（図示せず）を形成
する。次に、プラズマＣＶＤ法によりＳｉＯｘの絶縁膜
１４を３００ｎｍ成膜した後、フォトエッチング法によ
りコンタクトホール１５を形成する（図４（ａ））。次
に、スパッタ法によりインジウム錫酸化物の透明導電膜
を１００ｎｍ成膜した後、フォトエッチング法により透
明画素電極１６を形成する。この透明画素電極１６に
も、ゲート絶縁膜１４と同じ部分にゲート絶縁膜部分よ
りも直径が約２μｍ大きいコンタクトホール１５を形成
する（図４（ｂ））。次に、ＴＦＴのチャネル領域とな
るアモルファスシリコン膜２５（図示せず）をプラズマ
ＣＶＤ法により５０ｎｍ成膜する。次に、ＳｉＮｘの膜
を１００ｎｍ成膜した後、フォトエッチング法により絶
縁膜１８及びエッチング保護膜１７（図示せず）を形成
する。更に、絶縁膜１８にもコンタクトホール１５を形
成する（図４（ｃ））。次に、ｎ+ 型アモルファスシリ
コン膜１９（図示せず）を５０ｎｍ成膜し、フォトエッ
チング法によりアモルファスシリコン膜２５（図示せ
ず）とともに所定の形状に形成する。なお、絶縁膜１８
とゲート絶縁膜１４はコンタクトホール１５の内周面に
おいて連続的に接続させる。次に、スパッタ法によりア
ルミニウムを５００ｎｍ成膜した後、フォトエッチング
法により上部補助容量線２３を形成する（図４
（ｄ））。この際、同時に、表示信号線２０（図示せ
ず）、ドレイン電極２１（図示せず）、ソース電極２２
（図示せず）も形成され、また、上部補助容量線２３
は、コンタクトホール１５を介して下部容量線１２と電
気的に接続される。
例を示す。先ず、ガラス基板１０上にスパッタ法により
タンタル膜を３００ｎｍ成膜した後、所定の形状にフォ
トエッチングを施して、下部容量線１２、走査信号線１
１（図示せず）及びゲート電極１３（図示せず）を形成
する。次に、プラズマＣＶＤ法によりＳｉＯｘの絶縁膜
１４を３００ｎｍ成膜した後、フォトエッチング法によ
りコンタクトホール１５を形成する（図４（ａ））。次
に、スパッタ法によりインジウム錫酸化物の透明導電膜
を１００ｎｍ成膜した後、フォトエッチング法により透
明画素電極１６を形成する。この透明画素電極１６に
も、ゲート絶縁膜１４と同じ部分にゲート絶縁膜部分よ
りも直径が約２μｍ大きいコンタクトホール１５を形成
する（図４（ｂ））。次に、ＴＦＴのチャネル領域とな
るアモルファスシリコン膜２５（図示せず）をプラズマ
ＣＶＤ法により５０ｎｍ成膜する。次に、ＳｉＮｘの膜
を１００ｎｍ成膜した後、フォトエッチング法により絶
縁膜１８及びエッチング保護膜１７（図示せず）を形成
する。更に、絶縁膜１８にもコンタクトホール１５を形
成する（図４（ｃ））。次に、ｎ+ 型アモルファスシリ
コン膜１９（図示せず）を５０ｎｍ成膜し、フォトエッ
チング法によりアモルファスシリコン膜２５（図示せ
ず）とともに所定の形状に形成する。なお、絶縁膜１８
とゲート絶縁膜１４はコンタクトホール１５の内周面に
おいて連続的に接続させる。次に、スパッタ法によりア
ルミニウムを５００ｎｍ成膜した後、フォトエッチング
法により上部補助容量線２３を形成する（図４
（ｄ））。この際、同時に、表示信号線２０（図示せ
ず）、ドレイン電極２１（図示せず）、ソース電極２２
（図示せず）も形成され、また、上部補助容量線２３
は、コンタクトホール１５を介して下部容量線１２と電
気的に接続される。
【００１６】以上の工程によって、アレイ基板上の全画
素部分に透明画素電極１６を挟む補助容量線１２、２３
が形成されるとともに、ＴＦＴが形成される。次に、Ｓ
ｉＮｘのパッシベーション膜２４（図示せず）を２００
ｎｍ成膜した後、所定の形状にフォトエッチングを施す
ことによりアレイ基板（第１の基板）が作成される。更
に、アレイ基板の上に、対向電極を備えた対向基板（第
２の基板）を合わせ、両者の間に液晶を注入すれること
により、アクティブマトリクス型液晶装置が作成され
る。
素部分に透明画素電極１６を挟む補助容量線１２、２３
が形成されるとともに、ＴＦＴが形成される。次に、Ｓ
ｉＮｘのパッシベーション膜２４（図示せず）を２００
ｎｍ成膜した後、所定の形状にフォトエッチングを施す
ことによりアレイ基板（第１の基板）が作成される。更
に、アレイ基板の上に、対向電極を備えた対向基板（第
２の基板）を合わせ、両者の間に液晶を注入すれること
により、アクティブマトリクス型液晶装置が作成され
る。
【００１７】
【発明の効果】本発明に基づくアクティブマトリクス型
液晶表示装置によれば、補助容量線が絶縁膜を介して部
分的に多層化されているので、補助容量線の容量を従来
と同等の値に維持したまま、補助容量線の幅を狭めるこ
とが可能になる。この結果、従来の画素構造によるアク
ティブマトリックス型液晶表示装置と比較して、開口率
を上げることができるため、表示品位を損なわずにバッ
クライトの消費電力の低減が可能になり、従来と比較し
て低消費電力の液晶表示装置が実現できる。
液晶表示装置によれば、補助容量線が絶縁膜を介して部
分的に多層化されているので、補助容量線の容量を従来
と同等の値に維持したまま、補助容量線の幅を狭めるこ
とが可能になる。この結果、従来の画素構造によるアク
ティブマトリックス型液晶表示装置と比較して、開口率
を上げることができるため、表示品位を損なわずにバッ
クライトの消費電力の低減が可能になり、従来と比較し
て低消費電力の液晶表示装置が実現できる。
【図１】本発明に基づくアクティブマトリクス型液晶表
示装置の１画素分に相当するアレイ基板側の平面図。
示装置の１画素分に相当するアレイ基板側の平面図。
【図２】ＴＦＴ（薄膜トランジスタ）の構造を示す部分
断面図。
断面図。
【図３】補助容量線の構造を示す部分断面図。
【図４】補助容量線の形成の工程の一例を示す図、
（ａ）〜（ｄ）は工程の順序を示す図。
（ａ）〜（ｄ）は工程の順序を示す図。
【図５】従来のアクティブマトリクス型液晶表示装置の
１画素分に相当するアレイ基板側の平面図。
１画素分に相当するアレイ基板側の平面図。
【図６】従来の補助容量線の構造を示す断面図。
１０・・・ガラス基板、１１・・・走査信号線、１２・
・・下部補助容量線、１３・・・ゲート電極、１４・・
・絶縁膜、１５・・・コンタクトホール、１６・・・透
明画素電極、１７・・・エッチング保護膜、１８・・・
絶縁膜、１９・・・ｎ+ 型アモルファスシリコン膜、２
０・・・表示信号線、２１・・・ドレイン電極、２２・
・・ソース電極、２３・・・上部補助容量線、２９・・
・スイッチング素子、２４・・・パッシベーション膜、
２５・・・アモルファスシリコン膜、３４・・・補助容
量線。
・・下部補助容量線、１３・・・ゲート電極、１４・・
・絶縁膜、１５・・・コンタクトホール、１６・・・透
明画素電極、１７・・・エッチング保護膜、１８・・・
絶縁膜、１９・・・ｎ+ 型アモルファスシリコン膜、２
０・・・表示信号線、２１・・・ドレイン電極、２２・
・・ソース電極、２３・・・上部補助容量線、２９・・
・スイッチング素子、２４・・・パッシベーション膜、
２５・・・アモルファスシリコン膜、３４・・・補助容
量線。
Claims (3)
- 【請求項１】 走査信号線、各走査信号線に隣接して走
査信号線と平行な方向に形成された補助容量線、走査信
号線と交差する方向に形成された表示信号線、走査信号
線と表示信号線により区画される各領域に対応して形成
された透明画素電極、及び走査信号線と表示信号線が交
差する各部分に形成されたスイッチング素子を備え、前
記スイッチング素子を介して前記表示信号線と前記透明
画素電極が接続された第一の基板と、 対向電極が形成された第二の基板と、 前記第一の基板と前記第二の基板の間に保持された液晶
層とを具備し、 前記補助容量線は、各透明画素電極の投影面内で多層化
され、多層化された各層は、互いにコンタクトホールを
介して電気的に接続されていることを特徴とするアクテ
ィブマトリクス型液晶表示装置。 - 【請求項２】 前記補助容量線は、各透明画素電極の投
影面内で二層化され、二層化された各層は、互いにコン
タクトホールを介して電気的に接続されていることを特
徴とする請求項１記載のアクティブマトリクス型液晶表
示装置。 - 【請求項３】 前記補助容量線は、前記透明画素電極の
一方の面に絶縁膜を介して対向して形成された下部補助
容量線と、他方の面に絶縁膜を介して対向して形成され
た上部補助容量線とにより構成され、各補助容量線は、
内壁面に絶縁膜が形成されたコンタクトホールを介して
互いに電気的に接続されていることを特徴とする請求項
１記載のアクティブマトリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25880395A JPH09101543A (ja) | 1995-10-05 | 1995-10-05 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25880395A JPH09101543A (ja) | 1995-10-05 | 1995-10-05 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09101543A true JPH09101543A (ja) | 1997-04-15 |
Family
ID=17325277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25880395A Pending JPH09101543A (ja) | 1995-10-05 | 1995-10-05 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09101543A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990056771A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 액정 표시 장치 |
| KR20000004372A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 박막 트랜지스터 액정표시소자 |
| KR20020091688A (ko) * | 2001-05-31 | 2002-12-06 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터 액정표시소자 및 그의 제조방법 |
| JP2005084104A (ja) * | 2003-09-04 | 2005-03-31 | Seiko Epson Corp | 半導体装置及び電気光学装置 |
| KR100776509B1 (ko) * | 2000-12-30 | 2007-11-16 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| JP2010032834A (ja) * | 2008-07-30 | 2010-02-12 | Dainippon Printing Co Ltd | マトリクス型表示装置 |
| US9431431B2 (en) | 1999-02-23 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
-
1995
- 1995-10-05 JP JP25880395A patent/JPH09101543A/ja active Pending
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| US9910334B2 (en) | 1999-02-23 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| JP2018200467A (ja) * | 1999-02-23 | 2018-12-20 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
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