JP2617950B2 - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
- Publication number
- JP2617950B2 JP2617950B2 JP26213687A JP26213687A JP2617950B2 JP 2617950 B2 JP2617950 B2 JP 2617950B2 JP 26213687 A JP26213687 A JP 26213687A JP 26213687 A JP26213687 A JP 26213687A JP 2617950 B2 JP2617950 B2 JP 2617950B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- thin film
- liquid crystal
- sin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Description
【発明の詳細な説明】 産業上の利用分野 本発明は薄膜トランジスタと蓄積容量を有する液晶表
示装置の製造方法に関するものである。
示装置の製造方法に関するものである。
従来の技術 近年、非晶質シリコン（以下aSiと略す）を用いた薄
膜トランジスタアレーは低温で大面積化が可能であり、
安定性も優れていることから、液晶表示用基板、イメー
ジセンサへの応用が積極的に行なわれている。このaSi
と良好な界面を形成する絶縁層としてSiNxが注目され実
用化されている。また、同時に形成される蓄積容量の誘
電体は誘電率の小さいSiO2、SiNxを用いている。
膜トランジスタアレーは低温で大面積化が可能であり、
安定性も優れていることから、液晶表示用基板、イメー
ジセンサへの応用が積極的に行なわれている。このaSi
と良好な界面を形成する絶縁層としてSiNxが注目され実
用化されている。また、同時に形成される蓄積容量の誘
電体は誘電率の小さいSiO2、SiNxを用いている。
TFTのゲートとソース・ドレーン間のショートを防止
する目的でゲート金属がTa、ゲート絶縁膜にTa2O5（陽
極酸化膜）/SiNx、半導体としてaSiをもちいた薄膜トラ
ンジスタは特開昭58−14709号に開示されている。また
容量としては高誘電率のTa2O5が検討され始めているが
そのリーク電流が課題である。Ta2O5/SiNxの構造によっ
て安定な容量が実現できることが特開昭57−45968号に
開示されている。
する目的でゲート金属がTa、ゲート絶縁膜にTa2O5（陽
極酸化膜）/SiNx、半導体としてaSiをもちいた薄膜トラ
ンジスタは特開昭58−14709号に開示されている。また
容量としては高誘電率のTa2O5が検討され始めているが
そのリーク電流が課題である。Ta2O5/SiNxの構造によっ
て安定な容量が実現できることが特開昭57−45968号に
開示されている。
発明が解決しようとする問題点 上述した従来のTFTアレーの蓄積容量の誘電体であるS
iO2、SiNx比重誘電率はそれぞれ3.5、6.4である。また
ピンホールのない膜とするには2000A以上必要である。
従来のSiO2SiNxで所望の容量値を得るには絵素単位の中
で容量部分の面積を大きくなければならず、明るい液晶
表示用基板とならなかった。
iO2、SiNx比重誘電率はそれぞれ3.5、6.4である。また
ピンホールのない膜とするには2000A以上必要である。
従来のSiO2SiNxで所望の容量値を得るには絵素単位の中
で容量部分の面積を大きくなければならず、明るい液晶
表示用基板とならなかった。
また（アルモファス）aSiと良好な界面を形成するSiN
xをゲート絶縁層としたTFTは単結晶SiのMOSに比べてオ
ン電流が小さいことが欠点である。また液晶表示装置に
応用する場合、オフ電流を更に低下させることが望まれ
ている。また、SiNxを形成するとき、原料ガスはNH3,Si
H4、H2等の還元性のガスを用いるので表示電極が透明電
極である時は透明電極が侵される。具体的には透明電極
の透過率の低下、分解してパターンがくずれて横方向の
リーク電流の増加等の悪影響がある。第４図に示すよう
にこれを防止するにはSiO2等の酸化物で透明電極をが保
護したのち、SiNxを形成する必要がある。このような構
成にするとアレー構成及び作成プロセスが複雑になる次
点を有していた。また薄膜トランジスタのソースドレー
ン金属との良好なコンタクトを得るためにaSi上のnativ
e oxideを除去する工程が必須であるがそのエッチング
液で絶縁層であるSiNxもエッチングされるのでレジスト
等のマスクにピンホールがあるとそのままSiNxにピンホ
ールが発生し、短絡の原因となっていた。ソース・ドレ
イン金属と透明電極とのコンタクトホールの段差は大き
くソース・ドレーン金属のカバレージの問題をもってい
た。
xをゲート絶縁層としたTFTは単結晶SiのMOSに比べてオ
ン電流が小さいことが欠点である。また液晶表示装置に
応用する場合、オフ電流を更に低下させることが望まれ
ている。また、SiNxを形成するとき、原料ガスはNH3,Si
H4、H2等の還元性のガスを用いるので表示電極が透明電
極である時は透明電極が侵される。具体的には透明電極
の透過率の低下、分解してパターンがくずれて横方向の
リーク電流の増加等の悪影響がある。第４図に示すよう
にこれを防止するにはSiO2等の酸化物で透明電極をが保
護したのち、SiNxを形成する必要がある。このような構
成にするとアレー構成及び作成プロセスが複雑になる次
点を有していた。また薄膜トランジスタのソースドレー
ン金属との良好なコンタクトを得るためにaSi上のnativ
e oxideを除去する工程が必須であるがそのエッチング
液で絶縁層であるSiNxもエッチングされるのでレジスト
等のマスクにピンホールがあるとそのままSiNxにピンホ
ールが発生し、短絡の原因となっていた。ソース・ドレ
イン金属と透明電極とのコンタクトホールの段差は大き
くソース・ドレーン金属のカバレージの問題をもってい
た。
第４図のような絵素電極を誘電率の小さいSiO2、SiNx
を保護している液晶表示装置では、ITOが露出している
ときに比べて駆動電圧が大きくなる欠点があった。
を保護している液晶表示装置では、ITOが露出している
ときに比べて駆動電圧が大きくなる欠点があった。
本発明はかかる点に鑑み、構造が簡素で工程の少なく
不良発生率の少なく、明るくかつ駆動電圧の小さい液晶
表示装置の製造方法を提供することを目的とする。
不良発生率の少なく、明るくかつ駆動電圧の小さい液晶
表示装置の製造方法を提供することを目的とする。
問題点を解決するための手段 本発明は絶縁基板上に設けた薄膜トランジスタと、薄
膜トランジスタのソースまたはドレーン電極に接続され
た絵素電極と、前記絵素電極に接続された薄膜コンデン
サを具備した液晶表示装置のの製造方法であって、酸化
タンタルと窒化シリコンの２重層を含む前記薄膜コンデ
ンサの誘電体層と、前記２重層を含む前記薄膜トランジ
スタのゲート絶縁層とを同一プロセスで形成する工程を
含む液晶表示装置の製造方法である。このコンデンサは
誘電体材料として窒化シリコンの一方の主面に酸化タン
タル、他方の主面に非晶質シリコンからなる３重層の非
対称のＯ−Ｖ特性を持つコンデンサの方が有利である。
膜トランジスタのソースまたはドレーン電極に接続され
た絵素電極と、前記絵素電極に接続された薄膜コンデン
サを具備した液晶表示装置のの製造方法であって、酸化
タンタルと窒化シリコンの２重層を含む前記薄膜コンデ
ンサの誘電体層と、前記２重層を含む前記薄膜トランジ
スタのゲート絶縁層とを同一プロセスで形成する工程を
含む液晶表示装置の製造方法である。このコンデンサは
誘電体材料として窒化シリコンの一方の主面に酸化タン
タル、他方の主面に非晶質シリコンからなる３重層の非
対称のＯ−Ｖ特性を持つコンデンサの方が有利である。
本発明の製造方法による絶縁層を用いると同一平面上
に分離形成されたゲート電極と絵素電極上に酸化タンタ
ル、窒化シリコンを順次積層して簡単な構成の薄膜トラ
ンジスタアレーが実現できる。透明電極とTaOXが直接接
触して透明電極が高抵抗化するのを防止するため透明電
極の上にゲート金属を設ける構造にするとよい。
に分離形成されたゲート電極と絵素電極上に酸化タンタ
ル、窒化シリコンを順次積層して簡単な構成の薄膜トラ
ンジスタアレーが実現できる。透明電極とTaOXが直接接
触して透明電極が高抵抗化するのを防止するため透明電
極の上にゲート金属を設ける構造にするとよい。
酸化タンタルの膜厚は、ゲート電極の膜厚より大きく
するとゲート電極をカバーすることができ、さらにSiNx
を1000A以上形成すると良い。要約すると本発明はパタ
ーン化されたゲート電極およびパターン化された絵素電
極上にTaOx/SiNxを積層し、TaOx/SiNx上にパターン化し
たaSi形成し、さらにパターン化したソースドレーン電
極を形成したアクティブマトリックス基板であり、TaOx
/SiNxは薄膜トランジスタ部ではゲート絶縁層、容量部
では誘電体層として、透明電極の絵素電極上では保護層
として機能している。
するとゲート電極をカバーすることができ、さらにSiNx
を1000A以上形成すると良い。要約すると本発明はパタ
ーン化されたゲート電極およびパターン化された絵素電
極上にTaOx/SiNxを積層し、TaOx/SiNx上にパターン化し
たaSi形成し、さらにパターン化したソースドレーン電
極を形成したアクティブマトリックス基板であり、TaOx
/SiNxは薄膜トランジスタ部ではゲート絶縁層、容量部
では誘電体層として、透明電極の絵素電極上では保護層
として機能している。
作用 本発明の絶縁層を構成するSiNx、TaOxの比誘電率はそ
れぞれ6.4、22であり、従来のSiNx、SiO2の6.4、3.5か
ら構成される絶縁層に比べてに比べて同一膜厚では容量
が大きくできる。たとえばTaOx（2000A）/SiNx（2000
A）の実効比誘電率は10.5となる。
れぞれ6.4、22であり、従来のSiNx、SiO2の6.4、3.5か
ら構成される絶縁層に比べてに比べて同一膜厚では容量
が大きくできる。たとえばTaOx（2000A）/SiNx（2000
A）の実効比誘電率は10.5となる。
この比誘電率の高い層がTFT部においてはゲート絶縁
層となり同一サイズのTFTよりオン電流を大きくでき
る。更にSiNx/aSiの良好な界面が維持できる。蓄積容量
部においては同一面積で容量値が増加する。またTaOx単
層に比べてリーク電流が減少した。さらに絵素電極上の
保護層としてもTaOx/SiNxは機能することになる。誘電
率が高いことから同一膜厚の保護絶縁層でロスする電圧
が小さくなり液晶を駆動するに必要な電圧は小さくでき
る。
層となり同一サイズのTFTよりオン電流を大きくでき
る。更にSiNx/aSiの良好な界面が維持できる。蓄積容量
部においては同一面積で容量値が増加する。またTaOx単
層に比べてリーク電流が減少した。さらに絵素電極上の
保護層としてもTaOx/SiNxは機能することになる。誘電
率が高いことから同一膜厚の保護絶縁層でロスする電圧
が小さくなり液晶を駆動するに必要な電圧は小さくでき
る。
また、透明電極の上に直接TaOx/SiNxという絶縁層を
設けることが出来るので、透明電極とのコンタクトの段
差が小さくできる。これによりコンタクト不良率が減少
した。
設けることが出来るので、透明電極とのコンタクトの段
差が小さくできる。これによりコンタクト不良率が減少
した。
また、TaOxと透明電極を直接接触させるとあとの高温
プロセスで高抵抗層ができる。このため、コンタクト抵
抗が増加するので本発明ではゲート金属を介在させるこ
とでこの課題を解決した。
プロセスで高抵抗層ができる。このため、コンタクト抵
抗が増加するので本発明ではゲート金属を介在させるこ
とでこの課題を解決した。
蓄積容量部では後に述べる簡略化のプロセスにおいて
は、ゲート金属/TaOx/SiNx/aSi/n+aSi/ソース金属とい
うMIS構造となる。このＣ−Ｖ特性は図４に示す。液晶
を挟んでいる対向の電圧をVsc一定とし絵素電極の電圧
をVgd+とVgd-の間で電圧を保持しながら液晶を交流駆動
するがTFTのオフ抵抗の小さくなりやすいVgdの値が０に
近いVgd-の電圧の時容量値は大きくなりオフ抵抗の変動
を補償する。
は、ゲート金属/TaOx/SiNx/aSi/n+aSi/ソース金属とい
うMIS構造となる。このＣ−Ｖ特性は図４に示す。液晶
を挟んでいる対向の電圧をVsc一定とし絵素電極の電圧
をVgd+とVgd-の間で電圧を保持しながら液晶を交流駆動
するがTFTのオフ抵抗の小さくなりやすいVgdの値が０に
近いVgd-の電圧の時容量値は大きくなりオフ抵抗の変動
を補償する。
実施例 以下実施例に関して平面図、断面図を用いて説明す
る。
る。
（実施例１） 第３図に示す等価回路の絵素単位（破線内）をもつア
クティブマトリックス回路を実現する方法である。111
はゲートライン、112はソースライン（またはドレーン
ライン）、113は前段のゲートライン、114はトランジス
タ、115は液晶等の負荷容量、116は前段ゲートラインに
接続された補助容量である。第１図（ａ）は最終平面
図、第１図（ｂ）、第１図（ｃ）は第１図（ａ）のＡ−
Ａ′線部分、Ｂ−Ｂ′線部分の断面図である。以下この
図の工程で説明する。
クティブマトリックス回路を実現する方法である。111
はゲートライン、112はソースライン（またはドレーン
ライン）、113は前段のゲートライン、114はトランジス
タ、115は液晶等の負荷容量、116は前段ゲートラインに
接続された補助容量である。第１図（ａ）は最終平面
図、第１図（ｂ）、第１図（ｃ）は第１図（ａ）のＡ−
Ａ′線部分、Ｂ−Ｂ′線部分の断面図である。以下この
図の工程で説明する。
（１）ガラス基板10上にDCスパッタ法でITOを1000Aを堆
積する。透明導電層ITOを第１図（ａ）破線に示すITO11
aよりなるゲート電極、ITO11bよりなる絵素電極の形に
残すようにエッチングを施す。
積する。透明導電層ITOを第１図（ａ）破線に示すITO11
aよりなるゲート電極、ITO11bよりなる絵素電極の形に
残すようにエッチングを施す。
（２）Cr金属層1000Aを堆積する。Crを12aよりなるゲー
ト電極として、12bよりなるコンタクトホール部の保護
電極を絵素電極11bの上に残すようにエッチングを施
す。第１図（ａ）はCr電極12a,12bのパターンが示され
ている。
ト電極として、12bよりなるコンタクトホール部の保護
電極を絵素電極11bの上に残すようにエッチングを施
す。第１図（ａ）はCr電極12a,12bのパターンが示され
ている。
（３）反応性スパッタ法でTaOx層15を2000Aを堆積す
る。
る。
（３）プラズマCVD法で絶縁層としてのSiNx層13を2000
A、半導体層としてaSi層14を500A、SiNx層18を1000A堆
積する。
A、半導体層としてaSi層14を500A、SiNx層18を1000A堆
積する。
（４）チャンネル保護層となる層SiNx18を第１図（ａ）
に示すパターン18a,18bの形に残すようエッチングす
る。
に示すパターン18a,18bの形に残すようエッチングす
る。
（５）プラズマCVD法で不純物ドープn+aSi層16を500A堆
積する。
積する。
（６）第１図（ａ）のパターン50a、50bに示すパターン
にCF4とO2を用いて層16、14、13、15をドライエッチン
グしてコンタクトホールを形成する。
にCF4とO2を用いて層16、14、13、15をドライエッチン
グしてコンタクトホールを形成する。
（７）DCスパッタ法でMoSi219を500A、Al17を7000A堆積
する。
する。
（８）層17、19を第１図（ａ）に示すパターンのソース
（またはドレーン）電極17a、ドレーン（またはソー
ス）電極17b,蓄積容量用電極17cのパターンに残すよう
にエッチングする。Alの下のMoSi219をエッチングする
とき、17a、17b、17cのパターンにおおわれていない露
出している部分のｎ＋aSi16および17a、17b、17c、18
a、18bのパターン下以外の領域のaSi層をエッチングす
る。
（またはドレーン）電極17a、ドレーン（またはソー
ス）電極17b,蓄積容量用電極17cのパターンに残すよう
にエッチングする。Alの下のMoSi219をエッチングする
とき、17a、17b、17cのパターンにおおわれていない露
出している部分のｎ＋aSi16および17a、17b、17c、18
a、18bのパターン下以外の領域のaSi層をエッチングす
る。
図のようにゲート電極と透明電極と２重になってお
り、ゲート断線不良は発生しなかった。
り、ゲート断線不良は発生しなかった。
本実施例では５枚のマスクでアクティブマトリックス
基板が形成できる。絵素電極は透明であるので透明型液
相ディスプレー等に用いられる。
基板が形成できる。絵素電極は透明であるので透明型液
相ディスプレー等に用いられる。
（実施例２） 第２図（ｄ）は最終平面図、第２図（ｂ）、第２図
（ｃ）は第２図（ａ）のＣ′Ｃ′の線部分、Ｄ−Ｄ′線
部分の断面図である。以下この図で工程を説明する。
（ｃ）は第２図（ａ）のＣ′Ｃ′の線部分、Ｄ−Ｄ′線
部分の断面図である。以下この図で工程を説明する。
実施例１では露出しているガラス基板はaSiやSiNxの
エッチングの際同時に10000A程度エッチングされるので
液晶の配向ムラ等の不都合が生じる。このため本実施例
では実施例１の工程（１）のまえに下地ガラス基板10の
上にSiO220を常圧CVD法で2000A形成しておく。ガラス基
板に比べてSiO2はプロセス中のエッチングガスやエッチ
ング液に対して耐性がある。このようにすると下地ガラ
ス基板は1000Aエッチングされただけであった。また実
施例１の工程（４）において本実施例では第２図（ａ）
に示すようにソースバスラインとゲートバスラインの交
差するところにチャンネル保護層となる層18を18bのパ
ターンで残す。このようにするとソースバスラインとゲ
ートバスラインの交差する部分でのショート発生率が減
少する。さらに実施例１の工程（６）において第２図
（ａ）のパターン20に示すパターンのようにCF4とO2を
用いて層16、14、13、15をドライエッチングする。この
ようにすると絵素電極ITOは露出した構造となり動作電
圧を低下させることができる。絵素電極上にCrを残さな
いと動作電圧が0.2V程度上昇する。
エッチングの際同時に10000A程度エッチングされるので
液晶の配向ムラ等の不都合が生じる。このため本実施例
では実施例１の工程（１）のまえに下地ガラス基板10の
上にSiO220を常圧CVD法で2000A形成しておく。ガラス基
板に比べてSiO2はプロセス中のエッチングガスやエッチ
ング液に対して耐性がある。このようにすると下地ガラ
ス基板は1000Aエッチングされただけであった。また実
施例１の工程（４）において本実施例では第２図（ａ）
に示すようにソースバスラインとゲートバスラインの交
差するところにチャンネル保護層となる層18を18bのパ
ターンで残す。このようにするとソースバスラインとゲ
ートバスラインの交差する部分でのショート発生率が減
少する。さらに実施例１の工程（６）において第２図
（ａ）のパターン20に示すパターンのようにCF4とO2を
用いて層16、14、13、15をドライエッチングする。この
ようにすると絵素電極ITOは露出した構造となり動作電
圧を低下させることができる。絵素電極上にCrを残さな
いと動作電圧が0.2V程度上昇する。
上述した実施例ではゲート電極をITO上にとCr金属で
ゲート配線を形成する方法を示したが、ITOの代わりに
透明電極としてSnO2、CdO、ZnO等がある。透明電極上の
金属は半導体層及び絶縁層のエッチング剤に耐えられる
材料を選択すればよく、Cr,Mo、TiN、シリサイド等があ
る。さらにゲート金属はAlとMoSi2、AlとTiN等の２種類
以上の層からなっていてもかわまない。
ゲート配線を形成する方法を示したが、ITOの代わりに
透明電極としてSnO2、CdO、ZnO等がある。透明電極上の
金属は半導体層及び絶縁層のエッチング剤に耐えられる
材料を選択すればよく、Cr,Mo、TiN、シリサイド等があ
る。さらにゲート金属はAlとMoSi2、AlとTiN等の２種類
以上の層からなっていてもかわまない。
（実施例３） 実施例１で作成したTFTアレーを一方の基板として5.5
μｍのギャップをもたせて透明な対向電極を有する基板
を保持して間に液晶を注入することによって液晶パネル
を作成する。この液晶パネルの画像特性は次の通りであ
る。第５図（ｂ）に実施例１で作成したTFTアレーを従
来例とともに絵素電極部の断面図を示す。
μｍのギャップをもたせて透明な対向電極を有する基板
を保持して間に液晶を注入することによって液晶パネル
を作成する。この液晶パネルの画像特性は次の通りであ
る。第５図（ｂ）に実施例１で作成したTFTアレーを従
来例とともに絵素電極部の断面図を示す。
第５図の（ａ）の従来の場合に比べ、（ｂ）の本発明
の場合には、表示電極上の絶縁膜の誘電率が大きいた
め、液晶に印加される実効電圧が大きくなる。このため
駆動電圧はそれぞれ4.1V、3.6Vとなる。
の場合には、表示電極上の絶縁膜の誘電率が大きいた
め、液晶に印加される実効電圧が大きくなる。このため
駆動電圧はそれぞれ4.1V、3.6Vとなる。
画面のちらつきの程度を示すフリッカー成分の大きさ
は透過光の30Hz振動成分強度対透過光の直流成分の比で
従来例では2.0％、本発明の例では1.0％である。
は透過光の30Hz振動成分強度対透過光の直流成分の比で
従来例では2.0％、本発明の例では1.0％である。
発明の効果 1.電気特性 比誘電率の大きい絶縁層を用いていることから半導体
界面の電界強度が大きくなり、TFTのオン電流大、オフ
電流小となる。第６図の破線はゲート絶縁層がSiNx（40
00A）、実線はTaOx（2000A）/SiNx（2000A）の場合のId
−Vg特性をそれぞれ破線と実線にて第６図に示す。TaOx
（2000A）/SiNx（2000A）のTFTのオンとオフの変化が急
峻でありこのTFTを用いたTFTアレー基板で液晶表示装置
に画面上下の輝度の差が大幅に改善された。また、同一
オン電流を得るTFTのW/Lは小さくでき、オフ電流は更に
小さくできる。
界面の電界強度が大きくなり、TFTのオン電流大、オフ
電流小となる。第６図の破線はゲート絶縁層がSiNx（40
00A）、実線はTaOx（2000A）/SiNx（2000A）の場合のId
−Vg特性をそれぞれ破線と実線にて第６図に示す。TaOx
（2000A）/SiNx（2000A）のTFTのオンとオフの変化が急
峻でありこのTFTを用いたTFTアレー基板で液晶表示装置
に画面上下の輝度の差が大幅に改善された。また、同一
オン電流を得るTFTのW/Lは小さくでき、オフ電流は更に
小さくできる。
2.液晶パネルの画像特性 この絶縁体を用いた容量部の面積、TFT部の面積は小
さくてよい。表示電極は大きくでき、明るいLCD実現で
きる。
さくてよい。表示電極は大きくでき、明るいLCD実現で
きる。
ITOの保護層TaOx/SiNxの誘電率が大なので印加電圧の
ほとんどが液晶にかかり動作電圧が小さくできる。
ほとんどが液晶にかかり動作電圧が小さくできる。
また、フリッカーも小さくなる。
3.構造 透明電極を保護する絶縁酸化物層は本発明ではTaOx、
従来例ではSiO2である。コンタクトホールの段差はそれ
ぞれ4000A、6000Aである。本発明のTFTアレーは透明電
極とコンタクトがとりやすく、接触不良による欠陥の発
生率が従来に比べ半減した。
従来例ではSiO2である。コンタクトホールの段差はそれ
ぞれ4000A、6000Aである。本発明のTFTアレーは透明電
極とコンタクトがとりやすく、接触不良による欠陥の発
生率が従来に比べ半減した。
4.プロセス TaOxはSiNx,aSiのHF系のエッチング液でほとんどエッ
チングされないので、SiNx,aSiにピンホールがあっても
ゲート金属とソース・ドレーン金属との短絡欠陥がほと
んど皆無となり、且つ容量部のショートによる点欠陥の
発生率も減少した。
チングされないので、SiNx,aSiにピンホールがあっても
ゲート金属とソース・ドレーン金属との短絡欠陥がほと
んど皆無となり、且つ容量部のショートによる点欠陥の
発生率も減少した。
本発明で歩留まりの良いTFTアレーの構造及び製造方
法を開示した。このTFTアレーを用いた液晶パネルは画
像特性も優れている。
法を開示した。このTFTアレーを用いた液晶パネルは画
像特性も優れている。
第１図（ａ）は本発明の実施例１のTFTアレーの平面
図、同（ｂ），（ｃ）は同（ａ）のＡ−Ａ′,B−Ｂ′線
断面図、第２図（ａ）は本発明の実施例２のTFTアレー
の平面図、同（ｂ），（ｃ）は同（ａ）のＣ−Ｃ′,D−
Ｄ′線断面図、第３図は本発明の実施例の等価回路図、
第４図はＣ−Ｖ特性図、第５図（ａ），（ｂ）は従来の
TFTアレーおよび本発明のTFTアレーの１絵素の断面図、
第６図は従来のTFTアレーおよび本発明のTFTアレーのト
ランジスタ特性図である。 11……透明電極、12……金属層、12a……ゲートバスラ
インパターン、12b……絵素電極上のゲート金属パター
ン、15……TaOx、13……SiNx、17c……蓄積容量の一方
の電極パターン。
図、同（ｂ），（ｃ）は同（ａ）のＡ−Ａ′,B−Ｂ′線
断面図、第２図（ａ）は本発明の実施例２のTFTアレー
の平面図、同（ｂ），（ｃ）は同（ａ）のＣ−Ｃ′,D−
Ｄ′線断面図、第３図は本発明の実施例の等価回路図、
第４図はＣ−Ｖ特性図、第５図（ａ），（ｂ）は従来の
TFTアレーおよび本発明のTFTアレーの１絵素の断面図、
第６図は従来のTFTアレーおよび本発明のTFTアレーのト
ランジスタ特性図である。 11……透明電極、12……金属層、12a……ゲートバスラ
インパターン、12b……絵素電極上のゲート金属パター
ン、15……TaOx、13……SiNx、17c……蓄積容量の一方
の電極パターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 (72)発明者 南野 裕 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 大川 野里子 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 永田 清一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭61−184517（ＪＰ，Ａ) 特開 昭57−45968（ＪＰ，Ａ) 特開 昭62−171160（ＪＰ，Ａ) 特開 昭58−190041（ＪＰ，Ａ)
Claims (4)
- 【請求項１】透明基板上に薄膜トランジスタと、前記薄
膜トランジスタのソース電極またはドレーン電極に接続
された絵素電極と、前記絵素電極に接続された薄膜コン
デンサを具備した液晶表示装置のの製造方法であって、
酸化タンタルと窒化シリコンの２重層を含む前記薄膜コ
ンデンサの誘電体層と、前記３重層を含む前記薄膜トラ
ンジスタのゲート絶縁層とを同一プロセスで形成する工
程を含むことを特徴とする液晶表示装置の製造方法。 - 【請求項２】薄膜コンデンサの第１の電極を薄膜トラン
ジスタのゲート電極と同一プロセスで形成することを特
徴とする、特許請求の範囲第１項記載の液晶表示装置の
製造方法。 - 【請求項３】誘電体層が、酸化タンタル層と窒化シリコ
ン層の２層構成であることを特徴とする特許請求の範囲
第１項記載の液晶表示装置の製造方法。 - 【請求項４】ゲート電極と絵素電極が同一平面上に分離
形成され、前記ゲート電極と前記絵素電極上に薄膜コン
デンサの誘電体材料を積層してなることを特徴とする特
許請求の範囲第１項記載の液晶表示装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26213687A JP2617950B2 (ja) | 1987-10-16 | 1987-10-16 | 液晶表示装置の製造方法 |
| KR1019880013422A KR920006076B1 (ko) | 1987-10-16 | 1988-10-14 | 박막 트랜지스터 배열 및 이것을 사용한 액정 표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26213687A JP2617950B2 (ja) | 1987-10-16 | 1987-10-16 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01102525A JPH01102525A (ja) | 1989-04-20 |
| JP2617950B2 true JP2617950B2 (ja) | 1997-06-11 |
Family
ID=17371554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26213687A Expired - Lifetime JP2617950B2 (ja) | 1987-10-16 | 1987-10-16 | 液晶表示装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2617950B2 (ja) |
| KR (1) | KR920006076B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940005124B1 (ko) * | 1989-10-04 | 1994-06-11 | 호시덴 가부시기가이샤 | 액정표시소자 |
| US6682961B1 (en) | 1995-12-29 | 2004-01-27 | Samsung Electronics Co., Ltd. | Thin film transistor array panel used for a liquid crystal display and a manufacturing method thereof |
| JP3858880B2 (ja) | 2002-10-31 | 2006-12-20 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR101041141B1 (ko) | 2009-03-03 | 2011-06-13 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 및 그의 제조방법 |
| KR101094295B1 (ko) | 2009-11-13 | 2011-12-19 | 삼성모바일디스플레이주식회사 | 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법 |
| CN113686809A (zh) * | 2021-07-30 | 2021-11-23 | 北京航空航天大学青岛研究院 | 像素单元及形成方法、显示器及太赫兹成像系统 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745968A (en) * | 1980-08-29 | 1982-03-16 | Ibm | Capacitor with double dielectric unit |
| JPS6054478A (ja) * | 1983-09-06 | 1985-03-28 | Toshiba Corp | 表示装置用駆動回路基板の製造方法 |
| JPS61184517A (ja) * | 1985-02-12 | 1986-08-18 | Sharp Corp | 薄膜素子 |
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
-
1987
- 1987-10-16 JP JP26213687A patent/JP2617950B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-14 KR KR1019880013422A patent/KR920006076B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890007108A (ko) | 1989-06-17 |
| KR920006076B1 (ko) | 1992-07-27 |
| JPH01102525A (ja) | 1989-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5060036A (en) | Thin film transistor of active matrix liquid crystal display | |
| JP3098345B2 (ja) | 薄膜トランジスタマトリクス装置及びその製造方法 | |
| JP4238956B2 (ja) | 銅配線基板及びその製造方法並びに液晶表示装置 | |
| KR900004732B1 (ko) | 박막 트랜지스터 배열기판의 제조방법 | |
| US6528357B2 (en) | Method of manufacturing array substrate | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| KR19990083238A (ko) | 액정표시장치, 매트릭스 어레이기판 및 그 제조방법 | |
| KR20010092358A (ko) | 액정표시장치 | |
| US20020135710A1 (en) | Liquid crystal display device with double metal layer source and drain electrodes and fabricating method thereof | |
| JPH01219824A (ja) | 非晶質シリコン薄膜トランジスタアレイ基板 | |
| US5831692A (en) | Stacked capacitor structures for liquid crystal displays and related methods | |
| JP2780673B2 (ja) | アクティブマトリクス型液晶表示装置およびその製造方法 | |
| JPH1117188A (ja) | アクティブマトリクス基板 | |
| US8093595B2 (en) | Thin film array panel and manufacturing method thereof | |
| TW200403859A (en) | Thin film transistor array panel | |
| JPH08236775A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2617950B2 (ja) | 液晶表示装置の製造方法 | |
| JP3270674B2 (ja) | 半導体集積回路の作製方法 | |
| JP2000214481A (ja) | 液晶表示装置およびその製造方法 | |
| JPH1048664A (ja) | 液晶表示装置及びその製造方法 | |
| JPH11352515A (ja) | 液晶表示装置およびその製造方法 | |
| KR0161466B1 (ko) | 액정표시장치의 제조방법 | |
| KR100483522B1 (ko) | 이중게이트절연막을갖는박막트랜지스터액정표시장치및그제조방법 | |
| JPH05323375A (ja) | 液晶表示装置 | |
| JPH08262492A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |