KR920006076B1 - 박막 트랜지스터 배열 및 이것을 사용한 액정 표시장치 - Google Patents

박막 트랜지스터 배열 및 이것을 사용한 액정 표시장치 Download PDF

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Abstract

내용 없음.

Description

박막 트랜지스터 배열 및 이것을 사용한 액정 표시장치
제1도(a)는 본 발명의 실시예 1의 TFT배열의 평면도.
제1도(b)는 제1도(a)의 A-A'선 단면도.
제1도(c)는 제1도(a)의 B-B'선 단면도.
제2도(a)는 본 발명의 실시예 2의 TFT배열의 평면도.
제2도(b)는 제2도(a)의 C-C'선 단면도.
제2도(c)는 제2도(a)의 D-D'선 단면도.
제3도는 본 발명의 실시예의 등가회로도.
제 4 도는 C-V특성도.
제5a도, 제5b도는 본 발명의 TFT배열 및 종래의 TFT배열의 1회소(繪素)의 단면도.
제6도는 종래의 TFT배열 및 본 발명의 TFT배열의 트랜지스터 특성도.
* 도면의 주요부분에 대한 부호의 설명
10 : 유리기판 13 : SiNX막
17a : 소오스 전극 17b : 드레인 점극
20 : SiO2막 111 : 게이트 라인
112 : 소오스 라인
본 발명은 박막 트랜지스터와 축적용량을 지닌 박막 트랜지스터 배열의 구성 및 그 박막 트랜지스터 배열을 사용한 능동 메틀릭스(active matrix)형의 액정(液晶)표시장치에 관한 것이다.
근년에 와서, 비결정질 실리콘(이하, aSi라고 칭한다)을 사용한 박막트랜지스터 배열은 저온에서 대면적화(大面績化)가 가능하고, 안정성도 우수하기 때문에 액정 표시용 기판 영상센서에서의 응용이 적극적으로 이루어지고 있다. 이 aSi와 양호한 계면(界面)을 형성하는 절연층으로서, SiNX이 주목되어 실용화 되어왔다. 또, 동시에 형성되는 축적용량의 유전체(誘電體)는 유전률이 작은 산화실리콘(SiO2), 질화실리콘(SiNx)을 사용하여 왔다. 박막 트랜지스터(Thin Film Transistor : 이하, TFT라 함)의 게이트와 소오스·드레인 사이의 쇼오트를 방지할 목적으로 게이트 금속이 탄탈(Ta), 게이트 절연막에 Ta2O5(양극 산화막)/SiNx, 반도체로서 aSi를 사용한 박막 트랜지스터는 일본국 특허 공개 소 58-14709호에 게재되어 있다. 또, 용량으로는 고유전률의 산화탄탈(Ta2O5)을 검출하기 시작하고 있으나, 그 리이크(leak) 전류가 문제였다. Ta2O5/SiNx의 구조에 의하여 안정된 용량으로 실현할 수 있는 것이 일본국 특허공개 소 57-45968호에 게재되어 있다.
상술한 종래의 TFT배열(array)의 축적용량의 유전체인 SiO2, SiNx의 비유전률은 각기 3·5, 6·4이다. 또, 핀호울(pinhole)이 없는 막으로 하려면 2000Å이상 필요하다. 종래의 SiO2, SiNx로 희망하는 용량치를 얻으려면, 회소단위 중에서 용량부분의 면적을 크게하지 않으면 아니되어서, 밝은 액정 표시용 기판이 될 수 없었다. 또, (비결정성) aSi와 양호한 계면을 형성하는 SiNX를 게이트 절연층으로 한 TFT는 단결정 실리콘(Si)의 산화금속 반도체(MOS)에 비하여 온전류(on-state current)가 작다는 것이 결점이다. 또, 액정표시장치에 응용하는 경우, 오프 전류를 다시금 저하시키는 것이 바람직하다.
또, SiNx을 형성할때 원료가스는 암모니아(NH3), 수소화실리콘(SiH4), 수소(H2) 등의 환원성의 가스를 사용하므로, 표시 전극일때는 투명 전극이 침해둔다. 구체적으로는 투명 전극의 투과률의 저하, 분해하여 패턴이 부서져서 가로방향의 리이크 전류의 증가 등의 나쁜 영향이 있었다.
제5b도에 나타낸 바와 같이, 이것을 방지하기 위하여 SiO2등의 산화물로 투명전극을 보호한 다음, SiNx를 형성하곤 하였다. 즉, 유리기판(10) 위에 투명전극(11)을 형성한 다음 SiO2막(20)을 형성하고, 그위에 SiNx막(13)을 형성한다. 그런다음, TFT부, 축적용량부의 구성에 각각 필요한 막을 형성한다. 이와같은 구성으로 하면, 배열구성 및 만드는 과정이 복잡하게 되는 결점을 갖고 있었다. 또, 박막 트랜지스터의 소오스·드레인 금속과의 양호한 접촉을 얻기 위하여 aSi 위의 천연 산화물을 제거하는 공정이 반드시 필요하지만, 그 부식액으로 절연층의 SiNx도 부식된다. 이때문에 방식제 등의 마스크에 핀호울이 있으면, 그대로 SiNx에 핀호울이 발생하여 쇼오트의 원인으로 되었다. 소오스·드레인 금속과 투명전극의 콘택트호울의 단차는 크게 소오스·드레인 금속의 유효범위의 문제를 지니고 있었다.
제5b도와 같은 회소전극을 유전률이 작은 SiO2, SiNx로 보호하고 있는 액정 표시장치에서는 ITO가 노출하고 있을때에 비하여 구동전압이 커지는 결점이 있었다.
본 발명은 그와 같은 점에 비추어 구조가 간단하여 공정이 적고 불량발생률이 적은 TFT배열 및 그TFT배열을 사용한 밝고 구동전압이 작은 액정 표시장치를 제공함을 목적으로 하였다.
그 목적을 달성하기 위하여, 본 발명은 절연기판상에 설치한 박막 트랜지스터와, 이 박막 트랜지스터의 소오스(또는 드레인) 전극에 접속된 회소전극과, 회소전극에 접속된 박막 콘덴서를 구성요소로 하여 포함한 박막트랜지스터 배열에 있어서, 박막 콘덴서의 유전체 재료로 산화탄탈과 질화실리콘의 2중층을 설치한 박막 트랜지스터 배열이다. 이 콘덴서는 액정 표시장치용 기판으로 사용하는 경우, 유전체 재료로서 질화실리콘의 한쪽의 주평면에 산화탄탈, 다른쪽의 주평면에 비결정질 실리콘으로 된 3중층의 비대칭의 C-V특성을 지닌 콘덴서가 더 유리하다. 박막 트랜지스터의 게이트 절연층이 박막 콘덴서를 구성하는 산화탄탈과 질화실리콘의 2중층으로 하는 편이 좋다.
본 발명의 절연층을 사용하면, 동일 평면상에 분리 형성된 게이틀 전극과 회소 전극위에 산화탄탈, 질화실리콘을 순차로 적층하는 간단한 구성의 박막 트랜지스터 배열을 실현할 수 있다. 투명 전극과 TaOx가 직접 접촉하여 투명전극이 고저항화(高抵抗化)하는 것을 방지하기 위하여, 투명 전극의 위에 게이트 금속을 설치한 구조로 하여도 좋다.
산화탄탈의 막의 두께는 게이트 전극의 막의 두께보다 크게하면 게이트 전극을 커버할 수 있고, 나아가서 SiNx을 1000Å 이상 형성하는 것이 좋다. 요약하여 말하면, 본 발명은 패턴화된 게이틀 전극 및 패턴화된 회소 전극상에 TaOX/SiNX을 적층하고, TaOx/SiNx상에 패턴화한 aSi를 형성하며, 나아가서 패턴화한 소오스·드레인 전극을 형성한 액티브 매트릭스(active matrix) 기판을 형성하여, 여기에서 TaOx/SiNx는 박막 트랜지스터부에서는 게이트 절연층, 용량부에서는 유전제층, 그리고 투명전극의 회소 전극상에서는 보호층으로 기능을 하고 있다.
본 발명의 절연층을 구성하는 SiNx, TaOx의 비유전률은 각기 6.4, 22이며, 종래의 SiNX, SiO2의 6·4, 3·5로 구성되는 절연층에 비하여 동일한 막의 두께에서는 용량이 커진다. 예컨대, TaOx(2000Å)/SiNX(2000Å)의 실호 비유전률은 10.5로 된다
이러한 비유전률이 높은 층이 TFT부에 있어서는 게이트 절연층으로 되어 동일 사이즈의 TFT보다 온전류를 크게 할 수 있다. 나아가서, SiNx/aSi의 양호한 계면을 유지할 수 있다. 축적용량부에 있어서는 동일 면적에서 용량치가 증가한다. 또, TaOx단층에 비하여 리이크 전류가 감소한다. 나아가서, 회소전극의 보호층으로서도 TaOX/SiNX는 기능을 하게 된다. 유전률이 높기 때문에 동일한 막의 두께의 절연층에서 손실되는 전압이 작아져서 액정을 구동함에 필요한 전압은 작아진다. 또, 투명전극의 위에 직접 TaOx/SiNx라고 하는 절연층을 설치할 수 있으므로, 투명전극과의 접촉의 단차를 작게할 수 있다. 이에따라 접촉불량률이 감소하였다.
또, TaOX와 투명전극을 직접 접촉시키면 나중의 고온 프로세스에서 고저항층이 된다. 이때문에, 콘택트저항이 증가하므로 본 발명에서는 게이트 금속을 개재시키므로서 그 과제를 해결하였다. 축적용량부에서는 나중에 설명하는 간략화의 프로세스에있어서는, 게이트 금속/TaOx/SiNx/aSi/n+aSi/소오스(source)금속이라고 하는 MIS구조로 된다. 이 C-V특성은 제4도에 나타내었다.
액정을 사이에 두고 있는 대향 전극의 전압을 VSC일정하게 하여 회소 전극의 전압을 V+ gd와 V- gd사이에서 피일드 마다에 반전되도록 교류로 구동한다. 낮은쪽의 전압인 V- gd에 있어서는 TFT의 오프저항이 작아지기 쉬우나, 다른쪽의 MIS구조의 용량치는 제4도에 나타낸 바와 같이 커져서 오프저항의 변동을 보상한다.
다음 실시예에 관하여 평면도, 단면도를 사용하여 설명한다.
[실시예 1]
제3도에 나타낸 등가회로의 회소단위(파선내)를 지닌 능동 매트릭스 회로를 실현하는 방법을 다음에 설명한다. (111)은 게이트 라인, (112)는 소오스 라인(또는 드레인 라인), (113)은 전단(前段)의 게이트라인, (114)는 트랜지스터, (115)는 액정 등의 부하용량, (116)은 전단의 게이트 라인에 접속된 보조용량이다. 제1도(a)는 최종 공정을 나타낸 평면도, 제1도(b), 제1도(c)는 제1도(a)의 A-A'선 부분, B-B'선 부분의 단면도이다. 다음에 이것들 도면으로 공정을 설명하다.
[1] 유리기판(10)상에 직류 스패터(DC spatter)법으로 ITO를 1000Å을 퇴적한다. 투명도전층 ITO(Indium-Tin-Oxide)를 제1도(a) 파선에 나타낸 ITO(11a)로 된 게이트 전극, ITO(11a)로 된 회소 전극의 형태로 남도로 에칭을 실시한다.
[2] Cr금속층 1000Å을 퇴적한다. Cr은 부호(12b)로 표시되는 콘택트 호올부의 보호전극을 회소전극(11b)의 위에 게이트 전극(12a)이 남도록 에칭올 한다. 제1도(a)는 상기 크롬전극(12a),(12b)의 패턴을 나타내고 있다.
[3] 반응성 스패터법으로 TaOx층(15)을 2000Å을 퇴적한다.
[4] 플라즈마(plasma) CVD법으로, 절연층으로서의 SiNx층(13)을 2000Å, 반도체층으로서의 aSi층(14)을 500Å, SiNx층 (18)을 1000Å 퇴적한다.
[5] 채널 보호층으로 된 SiNx층(18)을 제1도(a)에 나타낸 패턴(18a),(18b)의 형으로 남도록 에칭한다.
[6] 플라즈마 CVD법으로, 불순물 도우프(dope) n+aSi층(16)을 500Å 퇴적한다.
[7] 제1도(a)의 패턴(50a),(50b)에 나타낸 패턴에 CF4와 O2를 사용하여 층(16),(14),(13),(15)을 드라이 에칭(dry etching)하여 콘택트 호울을 형성한다.
[8] DC스패터법으로, MoSi2(19)을 500℃, Al(17)을 7000Å퇴적한다.
[9] 층(17),(19)을 제1도(a)에 나타낸 패턴의 소오스(또는 드레인) 전극(17a), 드레인(또는 소오스)전극(17b), 축적용량 전극(17c)의 패턴에 남도록 에칭한다. A1 밑의 MoSi2(19)를 부식할때, (17a),(17b),(17c)의 패턴에 가리워져 있지않는 노출하고 있는 부분의 n+aSi(16) 및 (17a),(17b),(17c),(18a),(18b)의 패턴 밑 이외의 영역의 aSi층을 에칭한다. 도면과 같이 게이트 전극과 투명전극과 2중으로 되어 있으며,게이트 단선 불량은 발생하지 않았다.
본 실시예에서는 5장의 마스크로 능동 매트릭스 기판을 형성할 수 있다. 회소 전극은 투명하므로 투과형액정표시 등에 사용된다.
[실시예 2]
제2도(a)는 최종 평면도, 제2도(b), 제2도(c)는 제2도(a)의 C-C'선 부분, D-D'선 부분의 단면도이다. 다음에, 이 도면에 따라 공정을 설명한다.
실시예 1에서는 노출하고 있는 유리기판은 aSi나 SiNx의 에칭할때 동시에 10000Å 정도 에칭되므로 액정의 배향얼룩 등의 불합리가 발생한다. 이때문에, 본 실시예에서는 실시예 1의 공정 [1]의 전에 뒷받침 유리기판(10) 위에 SiO2(20)를 정상기압 CVD법으로 2000Å을 형성하여 둔다.
유리기판에 비하여 SiO2는 프로세스중의 에칭가스나 에칭액에 대하여 내성(耐性)이 있다. 이와 같이 하였을때, 뒷받침 유리기판은 1000Å의 에칭이 되었을때 뿐이었다. 또, 실시예 1의 공정[4]에서 본 실시예에서는 제2도(a)에 나타낸 바와 같이, 소오스 버스라인(busline)과 게이트 버스라인의 교차하는 곳에 체널보호층으로 되는 층(18)을 (18b)의 패턴에서 남긴다. 이와 같이하면, 소오스 버스라인과 게이트 버스라인의 교차하는 부분에서의 쇼오트 발생률이 감소한다. 나아가서, 실시예 1의 공정[6]에 있어서, 제2도(a)의 패턴(20)에 나타낸 패턴과 같이 CF4와 O2를 사용하여 총(16),(14),(13),(15)을 드라이 에칭한다. 이와 같이 하면, 회소전극 ITO는 노출한 구조로 되어 동작전압율 저하시킬 수 있다. 회소 전극상에 Cr을 남기지 않으면 동작전압이 0.2V 정도 상승한다.
상술한 실시예에서는 게이트 전극을 ITO상에서 Cr금속으로 게이트 배선을 형성하는 방법을 나타내었으나, ITO대신에 투명 전극으로는 SnO2, CdO, ZnO 등이 있다.
투명 전극상의 금속은 반도체층 및 절연층의 에칭제(劑)에 견딜 수 있는 재료를 선택하는 것이 좋고, Cr,Mo,TiN 또는 규화물(Silicide) 등이 있다. 나아가서, 게이트 금속은 Al과 MoSi2, Al과 Tin 등의 2종류 이상의 층으로 되어 있어도 상관없다.
[실시예 3]
제5a도에 나타낸 바와 같이, 유리기판위에 SiO2층(20)을 형성하고, 그런다음 실시예 1과 마찬가지로 작성한 TFT배열을 한쪽 기판으로하여 5.5μm의 간극을 지니게 하게 투명한 대향 전극을 지닌 기판을 유지하는 동안에 액정을 주입함에 따라서 액정패널을 작성한다. 이 액정패널의 화상특성은 다음과 같다.
제5b도의 종래의 경우에 비하여, 제5a도의 본 발명의 경우에는 표시전극상의 절연막의 유전률이 크기때문에 액정에 인가되는 실효전압이 커진다. 이때문에, 구동전압은 각기 4.1V, 3.6V로 된다.
화면의 반짝이는 정도를 나타낸 명멸(flicker) 성분의 크기는 투과광의 30Hz 진동성분강도 대 투과광의 직류성분의 비가 종래예에서는 2.0%, 본 발명의 예에서는 1.0%이다.
[1.전기특성]
비유전율의 큰 절연층을 사용하고 있기 때문에 반도체 계면의 전계강도가 커져서 TFT의 온 전류가 크고(大), 오프전류가 적게(小)된다. 제 6도의 파선은 게이트 절연층이 SiNx(4000Å), 실선은 TaOx(2000Å)/SiNx(2000Å)의 경우의 Id-Vg 특성을 각기 파선과 실선으로 제6도에 나타내었다. TaOx(2000Å)/SiNx(2000Å)의 TFT의 온과 오프의 변화가 급격하고, 이 TFT를 사용한 TFT배열 기판에서 액정 표시장치에 화면 상하의 휘도의 차가 대폭 개선되었다. 또, 동일한 온 전류를 얻는 TFT의 W/L는 작게 할 수 있고, 오프 전류는 더욱 작게 할 수 있다.
[2. 액정패널의 화상 특성]
이 절연체를 사용한 용량부의 면적, TFT부의 면적은 작아도 좋다. 표시 전극은 크게할 수 있고, 밝은 LCD를 실현할 수 있다.
ITO의 보호막 TaOx/SiNx의 유전률이 크므로 인가전압의 거의가 액정에 걸려서 동작 전압을 작게할 수있다. 또, 명멸로 작아진다.
[3.구조]
투명전극을 보호하는 절연 산화물층은 본 발명에서는 TaOx, 종래예에서는 SiO2이다. 콘택트 호울의 단차는 각각 4000Å, 6000Å이다. 본 발명의 TFT배열은 투명 전극과 콘택트를 얻기 쉽고, 접촉불량에 의한 결함의 발생률이 종래에 비하여 반감하였다.
[4.프로세서]
TaOX는 SiNX, aSi의 HF시스템의 에칭액으로 거의 에칭되지 않으므로, SiNx,aSi에 핀호울이 있어도 게이트 금속과 소오스·드레인 금속의 쇼오트결함의 거의 전무하게 되고, 또한 용량부의 쇼오트에 의한 점(點) 결함의 발생률도 감사하였다. 본 발명에서 원료에 대한 제품고가 좋은 TFT배열의 구조 및 제조방법을 게재하였다. 이 TFT배열을 사용한 액정패널은 화상 특성도 뛰어나 있다.

Claims (17)

  1. 절연기판(10) 위에 설치한 박막 트랜지스터와, 이 박막 트랜지스터의 소오스(또는 드레인) 전극(17a)(또는 17b)에 접속된 회소전극(11b) 및, 이 회소전극(11b)에 접속된 박막 콘덴서를 구성요소로 하여 포함하는 박막 트랜지스터 배열에 있어서, 상기 박막 콘덴서의 유전체 재료로 산화탄탈과 질화실리콘의 2중층을 구성요소로 포함한 것을 특징으로 하는 박막 트랜지스터 배열.
  2. 제1항에 있어서, 박막 콘덴서의 유전체 재료로 질화실리콘의 한쪽 주평면에 산화탄탈, 다른쪽 주평면에 비결정질 실리콘을 접하여서 된 3중층을 구성요소로 포함한 박막 트랜지스터 배열.
  3. 제1항에 있어서, 박막 트랜지스터의 게이트 절연층이 산화탄탈과 질화실리콘의 2중층을 구성요소로 포함한 박막 트랜지스터 배열.
  4. 제1항에 있어서, 박막 콘덴서의 한쪽의 전극이 게이트 전극(12a)인 박막 트랜지스터 배열.
  5. 제1항에 있어서, 게이트 전극(12a)과 회소전극(11b)이 동일 평면상에 분리 형성되어, 게이트 전극과 회소 전극상에 산화탄탈, 질화실리콘을 순차적층하여서 된 박막 트랜지스터 배열.
  6. 제1항에 있어서, 게이트 전극(12a)이 회소전극(11b)을 구성하는 재료로 일부 이상으로 형성하여서 된 박막 트랜지스터 배열.
  7. 제1항에 있어서, 회소전극(11b)상의 일부에 게이트 전극(12a)을 구성하는 재료로 형성하여서 된 박막 트랜지스터 배열.
  8. 제1항에 있어서, 산화탄탈의 막두께가 게이트층의 막두께 보다 크고, 질화실리콘의 막두께가 1000Å이상인 박막 트랜지스터 배열.
  9. 제1항에 있어서, 절연기판상에 SiO2를 부착 형성한 박막 트랜지스터 배열.
  10. 절연기판(10) 위에 설치한 박막 트랜지스터와, 이 박막 트랜지스터의 소오스(또는 드레인) 전극(17a)(또는 17b)에 접속된 회소전극(11b) 및, 이 회소전극(11b)에 접속된 박막 콘덴서를 구성요소로 하여 포함한 박막 트랜지스터 배열을 사용하는 액정 표시장치에 있어서, 상기 박막 콘덴서의 유전체 재료로 산화탄탈과 질화실리콘의 2중층을 구성요소로 포함한 박막 트랜지스터 배열을 사용하는 것을 특정으로 하는 액정표시장치.
  11. 제10항에 있어서, 박막 콘덴서의 유전체 재료로 질화실리콘의 한쪽 주평면에 산화탄탈, 다른쪽 주평면에 비결정질 실리콘을 접하여서 된 3중층을 구성요소로 포함한 박막 트랜지스터 배열을 사용하는 액정표시장치.
  12. 제10항에 있어서, 박막 트랜지스터의 게이트 절연층이 산화탄탈과 질화실리콘의 2중층을 구성요소로 포함한 박막 트랜지스터 배열을 사용하는 액정 표시장치.
  13. 제10항에 있어서, 박막 콘덴서의 한쪽의 전극이 게이트 전극(12a)인 박막 트랜지스터 배열을 사용하는 액정 표시장치.
  14. 제10항에 있어서, 게이트 전극(12a)과 회소전극(11b)이 동일 평면상에 분리 형성되어 게이트 전극과 회소 전극상에 산화탄탈, 질화실리콘을 순차로 적층하여서 된 박막 트랜지스터 배열을 사용하는 액정 표시장치.
  15. 제10항에 있어서, 게이트 전극(12a)이 회소전극(11b)을 구성하는 재료로 일부 이상으로 형성하여서된 박막 트랜지스터 배열을 사용하는 액정 표시장치.
  16. 제10항에 있어서, 회소전극(11b)상의 일부에 게이트 전극(12a)을 구성하는 재료로 형성된 박막 트랜지스터 배열을 사용하는 액정 표시장치.
  17. 제10항에 있어서, 산화탄탄의 막두께가 게이트층의 막두께 보다 크고, 질화실리콘의 막두께가 1000Å이상인 박막 트랜지스터 배열을 사용하는 액정 표시장치.
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KR940005124B1 (ko) * 1989-10-04 1994-06-11 호시덴 가부시기가이샤 액정표시소자
US6682961B1 (en) 1995-12-29 2004-01-27 Samsung Electronics Co., Ltd. Thin film transistor array panel used for a liquid crystal display and a manufacturing method thereof
JP3858880B2 (ja) 2002-10-31 2006-12-20 セイコーエプソン株式会社 電気光学装置及び電子機器
KR101041141B1 (ko) 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101094295B1 (ko) 2009-11-13 2011-12-19 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법
CN113686809A (zh) * 2021-07-30 2021-11-23 北京航空航天大学青岛研究院 像素单元及形成方法、显示器及太赫兹成像系统

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745968A (en) * 1980-08-29 1982-03-16 Ibm Capacitor with double dielectric unit
JPS6054478A (ja) * 1983-09-06 1985-03-28 Toshiba Corp 表示装置用駆動回路基板の製造方法
JPS61184517A (ja) * 1985-02-12 1986-08-18 Sharp Corp 薄膜素子
JPS62171160A (ja) * 1986-01-22 1987-07-28 Sharp Corp 薄膜トランジスタ

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