KR20000039802A - 박막 트랜지스터 액정표시소자의 하부기판 제조방법 - Google Patents

박막 트랜지스터 액정표시소자의 하부기판 제조방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터 액정표시소자의 하부기판 제조방법에 관한 것으로, 특히, 박막 트랜지스터의 특성과 스토리지 캐패시터의 정전용량의 저하를 방지하기 위한 게이트 절연막의 형성방법에 관한 것이다. 본 발명의 박막 트랜지스터 액정표시소자의 하부기판 제조방법은, 유리기판 상의 예정된 영역에 박막 트랜지스터의 게이트 전극과 스토리지 캐패시터의 하부전극을 형성하는 단계; 상기 유리기판의 전면 상에 상기 게이트 전극 및 하부전극을 덮도록 제1게이트 절연막을 형성하는 단계; 상기 게이트 전극 상부의 상기 제1게이트 절연막 부분 상에 제2게이트 절연막을 형성하는 단계; 상기 제2게이트 절연막 상에 반도체층, 에치스톱퍼, 오믹층 및 소오스/드레인 전극을 순차적으로 형성하여 박막 트랜지스터를 형성하는 단계; 및 상기 노출된 제1게이트 절연막 상에 상기 박막 트랜지스터와 콘택되며, 스토리지 캐패시터의 상부전극이 되는 화소전극을 형성하는 단계를 포함하여 이루어진다.

Description

박막 트랜지스터 액정표시소자의 하부기판 제조방법.
본 발명은 박막 트랜지스터 액정표시소자의 제조방법에 관한 것으로, 특히, 박막 트랜지스터의 특성과 스토리지 캐패시터의 정전용량의 저하를 방지하기 위한 게이트 절연막의 형성방법에 관한 것이다.
텔레비젼 및 그래픽 디스플레이 등의 표시 장치에 이용되는 액정표시소자(Liquid Crystal Display : 이하, LCD)는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 매트릭스 형태로 배열된 각 화소에 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor : 이하, TFT)가 구비되는 TFT LCD는 고속 응답 특성을 갖는 잇점과 높은 화소수에 적합하다는 잇점 때문에 CRT에 필적할만한 표시 화면의 고화질화 및 대형화, 컬러화 등을 실현하는데 크게 기여하고 있다.
도 1은 종래 TFT LCD의 하부기판을 도시한 단면도로서, 도시된 바와 같이, 유리기판(1)의 일측면 상에 스위칭 소자인 TFT(10)가 형성되어 있고, 화소영역에는 상기 TFT(10)와 콘택된 화소전극(8)이 형성되어 있으며, 상기 TFT(10)와 이격된 유리기판(1) 부분 상에는 스토리지 캐패시터(20)가 형성되어 있다. 여기서, 스토리지 캐패시터(20)는 TFT LCD의 화면품위를 향상시키기 위한 것으로서, 첫 번째로 인가된 신호의 전압이 두 번째 신호가 전달될 때까지 일정하게 유지되도록 하는 기능을 수행한다.
상기한 TFT(10)는, 도시된 바와 같이, 게이트 전극(2)과, 상기 게이트 전극(2)을 덮도록 유리기판의 전면 상에 형성된 게이트 절연막(3), 상기 게이트 절연막(3) 상에 형성되어 채널층을 이루는 반도체층(4), 상기 반도체층(4)의 중심부 상에 형성되어 후 속의 식각 공정에서 상기 반도체층(4)이 손상되는 것을 방지하는 에치스톱퍼(5), 상기 에치스톱퍼(5)의 일측 및 타측 상부로부터 인접된 유리기판(1) 부분까지 각각 연장되어 형성되는 오믹층(6), 및 상기 오믹층(6) 상에 형성된 소오스/드레인 전극(7a, 7b)으로 이루어진다.
스토리지 캐패시터(20)는 하부전극(11)과 상부전극(13) 사이에 유전체막(12)이 개재되어 있는 구조이다. 여기서, 하부전극(11)은 게이트 전극(2)의 형성시에 함께 형성된 것이며, 유전체막(12)은 게이트 절연막(3)이고, 상부전극(13)은 화소전극(8)의 일부분이다.
그러나, 상기와 같은 구조를 TFT LCDD의 하부기판의 제조 공정에서는 스토리지 캐패시터의 유전체막의 두께가 TFT의 게이트 절연막의 두께에 의해 고정됨으로써, 양호한 정전용량을 얻을 수 없는 문제점이 있었다.
자세하게, 게이트 절연막은 게이트 전극과 그 상부에 형성되는 전극간의 전기적 분리를 위하여 형성되는 것으로서, 통상 그 두께는 3,000 내지 4,000Å 정도이며, 그 이상이 되어도 좋다. 그런데, 스토리지 캐패시터의 정전용량은 일반적으로 전극간의 거리가 짧을수록 높은 값을 얻을 수 있게 되고, 이를 위해서는 유전체막의 두께를 얇게 해야 하는데, 스토리지 캐패시터에서의 유전체막이 게이트 절연막인 것에 기인하여, 전극들간의 전기적 분리를 위해 게이트 절연막의 두께를 두껍게 할 경우에는, 스토리지 캐패시터에서의 정전용량 값이 오히려 감소되어 플리커(Fliker) 또는 샷 뮤라(Shot Mura)와 같은 화면품위를 저하시키는 결함들이 발생하게 된다. 이에 따라, TFT 및 스토리지 캐패시터의 특성을 모두 만족시키는 것은 매우 어려우며, 이러한 문제는 TFT LCD가 대형화되고 있는 추세에서 더욱 심화되리라 예상된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, TFT에서의 게이트 절연막의 두께와 스토리지 캐패시터에서의 유전체막의 두께를 달리함으로써, 양자 모두의 특성을 만족시킬 수 있는 TFT LCD의 하부기판의 제조방법을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따른 박막 트랜지스터 액정표시소자의 하부기판을 도시한 단면도.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터 액정표시소자의 하부기판을 도시한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
31 : 유리기판 32 : 게이트 전극
33 : 하부전극 34 : 제1게이트 절연막
35 : 제2게이트 절연막 36 : 반도체층
37 : 에치스톱퍼 38 : 오믹층
39a,39b : 소오스/드레인 전극 40 : 화소전극
41 : 유전체막 42 : 상부전극
50 : 박막 트랜지스터 60 : 스토리지 캐패시터
상기와 같은 목적을 달성하기 위한 본 발명의 TFT LCD의 하부기판 제조방법은, 유리기판 상의 예정된 영역에 TFT의 게이트 전극과 스토리지 캐패시터의 하부전극을 형성하는 단계; 상기 유리기판의 전면 상에 상기 게이트 전극 및 하부전극을 덮도록 제1게이트 절연막을 형성하는 단계; 상기 게이트 전극 상부의 상기 제1게이트 절연막 부분 상에 제2게이트 절연막을 형성하는 단계; 상기 제2게이트 절연막 상에 반도체층, 에치스톱퍼, 오믹층 및 소오스/드레인 전극을 순차적으로 형성하여 TFT를 형성하는 단계; 및 상기 노출된 제1게이트 절연막 상에 상기 TFT와 콘택되며, 스토리지 캐패시터의 상부전극이 되는 화소전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, TFT에서의 게이트 절연막을 적층 구조로 형성하여, TFT에서의 게이트 절연막의 두께와 스토리지 캐패시터에서의 유전체막의 두께를 달리함으로써, 양자의 특성을 모두 만족시킬 수 있으며, 이에 따라, TFT LCD의 화면품위는 물론 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 TFT LCD의 하부기판을 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하도록 한다.
우선, 유리기판(31) 상에 게이트용 금속막을 증착하고, 상기 게이트용 금속막을 패터닝하여 상기 유리기판(31) 상의 예정된 영역에 TFT의 게이트 전극(32)과 스토리지 캐패시터의 하부전극(33)을 동시에 형성한다.
그런 다음, 상기 게이트 전극(32) 및 하부전극(33)을 덮도록 상기 유리기판(31)의 전면 상에 SiON막 또는 SiOx막으로 이루어진 제1게이트 절연막(34)을 형성한다. 여기서, 제1게이트 절연막(34)은 스토리지 캐패시터의 유전체막(41)이 된다. 한편, 제1게이트 절연막(34)은 그의 형성시에 유리기판(31)의 표면에 존재하는 파티클(Particle)에 의해 내부에 핀홀(Pin Hole)과 같은 결함이 발생되지 않도록 1,500Å 이상의 두께로 형성하며, 바람직하게는, 1,500 내지 1,800Å 정도로 형성한다.
다음으로, 제1게이트 절연막(34) 상에 SiNx막으로 이루어진 제2게이트 절연막(35)을 2,500 내지 3,200Å 두께로 형성하고, 이어서, 공지된 공정을 통해 상기 제2게이트 절연막(35)이 TFT 예정 영역에만 잔류되도록 상기 제2게이트 절연막(35)을 패터닝한다.
그 다음, 공지된 공정을 통해 제2게이트 절연막(35) 상에 반도체층(36), 에치스톱퍼(37), 오믹층(38) 및 소오스/드레인 전극(39a, 39b)을 순차적으로 형성하여 TFT(50)를 완성한다. 그리고 나서, 화소영역, 즉, 제1게이트 절연막(34) 상에 상기 TFT(50)의 소오스 전극과 콘택되는 화소전극(40)을 형성한다. 이때, 화소전극(40)은 스토리지 캐패시터의 상부전극(42)이 되며, 이에 따라, 화소영역에는 스토리지 캐패시터(60)가 형성된다.
한편, 소오스/드레인 전극(39a, 39b)을 형성하기 위한 공정과 화소전극(40)을 형성하기 위한 공정의 순서를 반대로 하는 것도 가능하다.
본 발명의 실시예에 따르면, TFT 영역에는 전극들간의 전기적 분리를 목적으로 하는 게이트 절연막이 적층 구조로 형성되고, 그 전체적인 두께는 통상의 게이트 절연막의 두께와 유사한 3,000 내지 4,000Å 정도가 된다. 반면에, 스토리지 캐패시터 영역에는 유전체막으로서 제1게이트 절연막만 형성되며, 그 두께는 통상의 게이트 절연막의 두께의 절반 정도인 1,500 내지 1,800Å 정도가 된다.
따라서, TFT에서는 게이트 절연막의 전체적인 두께를 종래와 유사하게 유지시키는 것에 의해 전극들간의 전기적 분리를 양호하게 수행할 수 있고, 스토리지 캐패시터에서는 유전체막의 두께를 종래와 비교해서 절반 정도로 감소시킨 것에 기인하여 그 정전용량을 증가시킬 수 있다.
게다가, 하기의 식 1에서, TFT LC의 화면품위에 영향을 미치게 되는 플리커 또는 샷 뮤라와 같은 결함들은 ΔVP에 의존하며, 일반적으로 그 값이 작을수록 상기한 결함들의 발생은 감소하게 되는데, 스토리지 캐패시터의 정전용량이 증가되면, 상대적으로 ΔVP의 값은 감소되기 때문에, TFT LCD의 화면품위도 향상시킬 수 있게 된다.
ΔVP= ΔVg× Cgs/(Cst+Cgs+Clc) ---------- (식 1)
이상에서와 같이, 본 발명은 TFT에서의 게이트 절연막을 적층 구조로 형성하되, 그 전체적인 두께는 종래와 유사하게 유지되도록 하고, 스토리지 캐패시터에서의 유전체막의 두께는 오히려 감소시킴으로써, TFT 및 스토리지 캐패시터의 각각의 특성을 모두 만족시킬 수 있으며, 아울러, 스토리지 캐패시터의 정전용량을 증가시킨 것에 기인하여 플리커 또는 샷 뮤라와 같은 결함의 발생을 방지할 수 있기 때문에, TFT LCD의 화면품위는 물론 전기적 특성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

  1. 유리기판 상의 예정된 영역에 박막 트랜지스터의 게이트 전극과 스토리지 캐패시터의 하부전극을 형성하는 단계;
    상기 유리기판의 전면 상에 상기 게이트 전극 및 하부전극을 덮도록 제1게이트 절연막을 형성하는 단계;
    상기 게이트 전극 상부의 상기 제1게이트 절연막 부분 상에 제2게이트 절연막을 형성하는 단계;
    상기 제2게이트 절연막 상에 반도체층, 에치스톱퍼, 오믹층 및 소오스/드레인 전극을 순차적으로 형성하여 박막 트랜지스터를 형성하는 단계; 및
    상기 노출된 제1게이트 절연막 상에 상기 박막 트랜지스터와 콘택되며, 스토리지 캐패시터의 상부전극이 되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 하부기판 제조방법.
  2. 제 1항에 있어서, 상기 제1게이트 절연막은 SiON막 또는 SiOx막으로 형성하며, 그 두께는 1,500 내지 1,800Å 정도로 하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 하부기판 제조방법.
  3. 제 1 항에 있어서, 상기 제2게이트 절연막은 SiNx막으로 형성하며, 그 두께는 2,500 내지 3,200Å 정도로 하는 것을 특징으로 하는 박막 트랜지스터 액정표시소자의 하부기판 제조방법.
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