KR100628256B1 - 액정표시장치 및 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터의 온-전류 특성을 개선시키고 게이트 라인과 데이터 라인간의 RC딜레이를 최소화할 수 있는 액정표시장치 및 그 제조방법을 제공하기 위한 것으로, 본 발명의 액정표시장치는 절연기판상에 형성된 주사라인, 게이트 전극 및 스토리지 커패시터의 일측전극과, 상기 게이트 전극 및 커패시터의 일측전극을 제외한 상기 절연기판의 전면에 형성된 저유전물질층과, 상기 저유전물질층을 포함한 전면에 형성된 게이트 절연막과, 상기 게이트 전극 상측의 게이트 절연막상에 형성된 반도체층 및 소스/드레인 전극과, 상기 게이트 전극과 교차하도록 상기 게이트 절연막상에 형성된 데이터라인과, 상기 커패시터 일측전극 상측의 상기 게이트 절연막상에 형성된 커패시터의 타측전극과, 상기 드레인전극 및 커패시터의 타측전극과 전기적으로 연결되는 화소전극을 포함하여 구성된다.
온-전류, 개구율, RC딜레이
Description
도 1은 종래 기술에 따른 액정표시장치의 레이아웃도
도 2a 내지 2d는 종래 액정표시장치의 제조방법을 설명하기 위한 공정단면도
도 3은 본 발명에 따른 액정표시장치의 단면도
도 4a 내지 4e는 본 발명 액정표시장치의 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 절연기판 32a : 주사라인
32b : 게이트 전극 32c : 스토리지 커패시터의 일측전극
33 : 제 1 절연층 35 : 게이트 절연막
36 : 반도체층 37a : 데이터 라인
37b,37c : 소오스/드레인 전극 37d : 스토리지 커패시터의 타측전극
38 : 패시베이션층 39 : 화소전극
본 발명은 디스플레이 장치에 관한 것으로, 특히 액정표시장치 및 그 제조방법에 관한 것이다.
디스플레이 장치중 하나인 씨알티(CRT:Cathode Ray Tube)는 텔레비젼을 비롯해서 계측기기, 정보 단말기기 등의 모니터에 주로 이용되어 왔으나, CRT 자체의 무게나 크기로 인하여 전자 제품의 소형화, 경량화의 요구에 적극 대응할 수가 없었다.
이러한 CRT를 대체하기 위해 경박단소화의 장점을 갖고 있는 액정표시장치(Liquid Crystal Display: LCD)가 활발하게 개발되어져 왔고, 최근에는 평판형 표시장치로서의 역할을 충분히 수행할 수 있을 정도로 개발되어 그 수요가 점차 증가하고 있는 추세에 있다.
일반적으로 저코스트및 고성능의 박막 트랜지스터 액정표시소자(Thin Film Transistor Liquid Crystal Display; 이하, TFT-LCD라 칭함)에서는 스위칭 소자로 비정질실리콘 박막트랜지스터를 사용하고 있으며, 현재 액정표시소자는 VGA(Video Graphic Array; 최대 해상도는 640 ×480화소)에서 SVGA(800×600), XGA(1024×768)로 고해상도를 지향하고 있다.
액정표시소자에 있어서, 화소의 크기는 VGA급 대비 XGA급에서 매우 작아지게 되는데, 화소의 크기가 작고 고정세일 경우, 박막 트랜지스터가 화소내에서 차지하는 면적이 상대적으로 증가하게 되며, 요구되는 박막 트랜지스터의 온(On)-전류 증가를 위해서는 박막 트랜지스터의 크기가 더욱 커져야 하는 문제가 발생한다.
특히, 미래에 투사형 HDTV(High Density TV)를 위한 화소는 더욱 더 작아지 게 되므로 이 경우 이동도(mobility)가 큰 폴리실리콘 박막트랜지스터를 사용하여야 한다.
이와 같이, 차세대 액정표시소자로 각광받고 있는 폴리실리콘 TFT-LCD중에서, 소형에 주로 적용되는 고온 폴리실리콘 TFT-LCD는 석영(Quartz) 기판을 사용하여 고온 공정을 적용한다. 반면에, 중대형에 적합한 약400℃ 이하의 온도에서 형성되는 저온 폴리실리콘 TFT-LCD는 유리기판을 사용하여 기존의 비정질 실리콘 TFT-LCD의 제조라인에 적용가능하다.
이하, 첨부된 도면을 참조하여 종래 액정표시장치 제조방법을 설명하기로 한다.
도 1은 종래 기술에 따른 액정표시장치의 레이아웃도이다.
도 1에 도시된 바와 같이, 주사라인(11)과 데이터 라인(12)이 교차 배치되고, 각 교차부위마다 박막 트랜지스터(13)와 화소전극(14)이 구비된다.
박막 트랜지스터(13)는 주사라인(11)의 일부를 게이트 전극으로 사용하고, 데이터 라인의 일부를 소오스 전극(S) 및 드레인 전극(D)으로 사용한다.
화소전극(14)은 콘택홀을 통해 드레인 전극(D)과 연결되며, 화소전극(14)과 주사라인(11)의 오버랩에 의해 스토리지 커패시터(15)가 구성된다.
이와 같은 종래 액정표시장치의 제조방법을 도 2a 내지 2d를 참조하여 설명하면 다음과 같다.
설명의 편이성을 위해 도 2a 내지 2d의 공정단면도는 도 1의 게이트 라인과 데이터 라인과의 교차 부분인 A-A'단면과, 박막 트랜지스터 부분인 B-B'단면 그리 고 스토리지 커패시터 부분인 C-C'단면을 도시하였다.
도 2a에 도시된 바와 같이, 절연기판(21)상의 전면에 게이트 물질층을 형성한 후, 패터닝하여 주사라인(22a), 게이트 전극(22b) 그리고 스토리지 커패시터의 일측전극(22c)을 각각 형성한다.
도 2b에 도시된 바와 같이, 상기 주사라인(22a), 게이트 전극(22b) 그리고 스토리지 커패시터의 일측전극(22c)을 포함한 절연기판(21) 전면에 CVD(Chemical Vapor Deposition)법을 이용하여 게이트 절연막(23)을 형성한다.
이때, 게이트 절연막(23)은 실리콘 질화막을 사용하며 두께는 5000Å 이상이다.
이후, 게이트 전극(22b) 상부의 게이트 절연막(23)상에 박막 트랜지스터의 채널영역으로 사용될 반도체층(24)을 형성하며 그 물질로서는 수소화 비정질 실리콘(a-Si:H)을 사용한다.
도 2c에 도시된 바와 같이, 반도체층(24)을 포함한 전면에 메탈층을 형성한 후, 패터닝하여 상기 반도체층(24)상에서 분리되는 소오스 전극(25a)과 드레인 전극(25b)을 형성하고, 주사라인(22a)과 교차 배치되도록 데이터 라인(25c)을 형성하고, 스토리지 커패시터의 타측전극(25d)을 형성한다.
이어, 소오스/드레인 전극(25a,25b), 데이터 라인(25c) 그리고 스토리지 커패시터의 타측전극(25d)을 포함한 전면에 패시베이션(Passivation)층(26)을 형성한 후, 상기 드레인 전극(25b)과 스토리지 커패시터의 타측전극(25d)이 노출되도록 콘택홀(27a,27b)들을 형성한다.
도 2d에 도시된 바와 같이, 상기 콘택홀(27a,27b)을 포함한 전면에 ITO(Indium Tin Oxide)층을 형성한 후, 패터닝하여 드레인 전극(25b) 및 스토리지 커패시터의 타측전극(25d)에 연결되는 화소전극(28)을 형성하면 종래 기술에 따른 액정표시장치 제조공정이 완료된다.
그러나 상기와 같은 종래 액정표시장치의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 박막 트랜지스터의 온-전류(On-Current)를 개선시키고 생산성을 향상시키기 위해서는 게이트 절연막의 두께가 될수록 얇아야 하나, 종래 기술에 따르면, 게이트 절연막의 두께가 매우 두껍기 때문에(5000Å이상), 이로인해 박막 트랜지스터의 온-전류 특성이 작고, 주사라인과 데이터 라인간의 RC 딜레이로 인해 신호의 전달속도가 저하된다.
둘째, 온-전류를 개선시키기 위해 인위적으로 게이트 절연막의 두께를 얇게 할 경우, Cgs가 커지는 문제가 발생하고, 게이트 라인과 데이터 라인과의 교차 부위에서 숏트가 발생할 염려가 있다.
셋째, 화소영역의 경우, 화소전극 하부에 두꺼운 게이트 절연막이 형성되어 있기 때문에 고해상도 모델에 대응할 정도의 개구율을 만족시키지 못한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 박막 트랜지스터의 온-전류 특성을 개선시키고 게이트 라인과 데이터 라인간의 RC딜레이를 최소화할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명 액정표시장치는 절연기판상에 형성된 주사라인, 게이트 전극 및 스토리지 커패시터의 일측전극과, 상기 게이트 전극 및 커패시터의 일측전극을 제외한 상기 절연기판의 전면에 형성된 저유전물질층과, 상기 저유전물질층을 포함한 전면에 형성된 게이트 절연막과, 상기 게이트 전극 상측의 게이트 절연막상에 형성된 반도체층 및 소스/드레인 전극과, 상기 게이트 전극과 교차하도록 상기 게이트 절연막상에 형성된 데이터라인과, 상기 커패시터 일측전극 상측의 상기 게이트 절연막상에 형성된 커패시터의 타측전극과, 상기 드레인전극 및 커패시터의 타측전극과 전기적으로 연결되는 화소전극을 포함하여 구성된다.
그리고 본 발명의 액정표시장치 제조방법은 절연기판 상에 주사라인, 게이트 전극 그리고 스토리지 커패시터의 일측전극을 형성하는 공정과, 상기 게이트 전극 및 스토리지 커패시터의 일측전극을 제외한 절연기판 전면에 저유전물질층을 형성하는 공정과, 상기 저유전물질층을 포함한 전면에 게이트 절연막을 형성하는 공정과, 상기 게이트 전극 상부의 상기 게이트 절연막상에 반도체층을 형성하는 공정과, 소오스 및 드레인 전극 및 데이터 라인 그리고 스토리지 커패시터의 타측전극을 형성하는 공정과, 상기 드레인 전극 및 스토리지 커패시터의 타측전극과 연결되는 화소전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명 액정표시장치 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 액정표시장치의 구조단면도로서, 게이트 라인과 데이 터 라인과의 교차 부분인 A-A'단면과, 박막 트랜지스터 부분인 B-B'단면 그리고 스토리지 커패시터 부분인 C-C'단면을 동시에 도시하였다.
도 3에 도시한 바와 같이, 절연기판(31)과, 상기 절연기판(31)상에 형성된 주사라인(32a), 게이트 전극(32b) 및 스토리지 커패시터의 일측전극(32c)과, 상기 주사라인(32a)을 포함한 절연기판(31) 전면에 형성되며 상기 게이트 전극(32b) 및 커패시터의 일측전극(32c)이 노출되도록 콘택홀을 갖는 제 1 절연층(33)과, 상기 콘택홀을 포함한 제 1 절연층(33)상에 형성된 게이트 절연막(35)과, 상기 게이트 전극(32b) 상측의 게이트 절연막(35)상에 형성된 반도체층(36)과, 상기 주사라인(32a) 상측의 게이트 절연막(35) 상에 형성된 데이터 라인(37a), 상기 반도체층(36)상에서 분리 형성된 소오스 및 드레인 전극(37b,37c), 상기 커패시터의 일측전극(32c) 상측의 게이트 절연막(35) 상에 형성된 커패시터의 타측전극(37d), 상기 드레인 전극(37c) 및 상기 커패시터의 타측전극(37d)이 노출되도록 콘택홀을 갖고 기판 전면에 형성된 보호막(38), 상기 드레인 전극(37c) 및 커패시터의 타측전극(37d)과 연결되도록 보호막(38) 상에 형성된 화소 전극(39)을 포함하여 구성된다.
여기서, 상기 제 1 절연층(33)은 실리콘 질화막에 비해 상대적으로 유전율이 작은 저유전율의 물질 예컨대, BCB(Benzo-Cycol-Butene)나 포토 아크릴(Photo Acryl)을 사용하는데, 상기 BCB나 포토 아크릴의 유전율(ε)은 실리콘 질화막의 유전율보다 작은 2~3정도이다. 한편, 상기 제 1 절연층(33)은 5000∼50000Å정도의 두께를 갖는다.
이와 같이 구성된 본 발명의 액정표시장치는 저유전율의 제 1 절연층(33)을 게이트 절연막(35) 형성전에 형성한 후, 필요한 부분(게이트 전극, 스토리지 커패시터의 일측 전극)에만 쓰루 홀(through-hole)을 형성한 다음 통상의 박막트랜지스터 공정등을 수행하면, 단차부위나 크로스오버(crossover) 부위등은 저유율의 제 1 절연층(33)으로 보호되기 때문에 게이트 절연막(35)의 두께를 감소시킬 수가 있다.
이와 같은 본 발명의 액정표시장치 제조방법을 도 4a 내지 4e를 참조하여 설명하면 다음과 같다.
도 4a 내지 4e는 본 발명 액정표시장치의 제조방법을 설명하기 위한 공정단면도이다.
도 4a에 도시한 바와 같이, 절연기판(31)상에 게이트 물질층(32)을 형성한 후, 도 4b에 도시한 바와 같이, 마스크(도시하지 않음)를 이용한 식각 공정을 통해 상기 게이트 물질층(32)을 패터닝하여 스캔전압을 전달하는 주사라인(32a), 박막 트랜지스터의 게이트 전극(32b), 그리고 액정 인가 전압을 일정시간 유지시키기 위한 스토리지 커패시터의 일측전극(32c)을 형성한다.
이후, 스토리지 커패시터의 일측전극(32c)을 포함한 절연기판(31) 전면에 실리콘 질화막에 비해 상대적으로 유전율이 작은 저유전율의 제 1 절연층(33)을 5000∼50000Å정도의 두께로 형성한다.
이때, 제 1 절연층(33)은 BCB(Benzo-Cycol-Butene)나, 포토 아크릴(Photo Acryl)등을 이용하는데, 상기 BCB나 포토 아크릴의 유전율(ε)은 실리콘 질화막의 유전율보다 작은 2~3정도에 불과하다.
이어, 포토리소그래피(Photolithography) 공정을 통해 게이트 전극(32b)과 스토리지 커패시터의 일측전극(32c)이 노출되도록 콘택홀(34a,34b)을 형성한다.
도 4c에 도시한 바와 같이, 상기 콘택홀(34a,34b)을 포함한 절연기판(31) 전면에 게이트 절연막(35)을 형성한다. 이때, 게이트 절연막(35)의 두께는 5000Å이하의 범위를 가지며 가장 적절하게는 2000Å의 두께로 형성한다.
이후, 상기 게이트 전극(32b) 상부의 게이트 절연막(35)상에만 반도체층(36)을 형성한다. 이때, 반도체층(36)의 물질로서는 수소화 비정질 실리콘(a-Si:H)을 포함한다.
도 4d에 도시한 바와 같이, 상기 반도체층(36)을 포함한 전면에 메탈층을 형성한 후, 식각 공정을 통해 상기 주사라인(32a)과 교차 배치되도록 데이터 라인(37a)과, 상기 반도체층(36)상에서 분리되는 소오스 및 드레인 전극(37b,37c)과, 그리고 스토리지 커패시터의 타측전극(37d)을 형성한다.
여기서, 상기 게이트 전극(32b)과 반도체층(36)의 사이, 그리고 스토리지 커패시터의 일측전극(32c)과 타측전극(37d)의 사이에는 게이트 절연막(35)만이 존재하게 되며, 상기 주사라인(32a)과 데이터 라인(37a) 사이에는 제 1 절연층(33)과 게이트 절연막(35)이 존재하게 된다.
따라서, 게이트 절연막(35)의 두께를 감소시키더라도 주사라인(32a)과 데이터 라인(37a)이 교차하는 부위에는 게이트 절연막(35)과 함께 제 1 절연층(33)이 존재하므로 두 라인간에 숏트가 발생할 염려가 없으며 더욱이, 두 라인 사이에 개재된 절연막의 유전율이 낮으므로 두 라인간의 RC딜레이를 최소화할 수가 있다.
이어, 도 4e에 도시한 바와 같이, 상기 스토리지 커패시터의 타측전극(37d) 을 포함한 전면에 패시베이션층(38)을 형성한 후, 식각 공정을 통해 상기 드레인 전극(37c) 및 스토리지 커패시터의 타측전극(37d)이 노출되도록 콘택홀을 형성한다.
이후, 상기 콘택홀을 포함한 전면에 ITO(Indium Tin Oxide)층을 형성한 후, 선택적으로 제거하여 상기 드레인 전극(37c) 및 스토리지 커패시터의 타측전극(37d)과 전기적으로 연결되는 화소전극(39)을 형성하면 본 발명에 따른 액정표시장치의 제조공정이 완료된다.
이상 상술한 바와 같이, 본 발명 액정표시장치 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 전극과 채널영역으로 사용되는 반도체층과의 사이에 개재되는 게이트 절연막의 두께를 얇게 할 수 있으므로 온-전류 특성을 향상시킬 수 있다.
둘째, 게이트 절연막의 두께를 얇게 하더라도 게이트 라인과 데이터 라인과의 교차부위에는 저유전율을 갖는 제 1 절연층이 추가로 개재되기 때문에 두 라인이 서로 단락될 염려가 없다.
셋째, 화소전극 하부에는 얇은 게이트 절연막과 함께 저유전율의 BCB나 포토 아크릴과 같은 물질이 형성되므로 고해상도 모델을 만족시킬 수 있는 충분한 개구율을 얻을 수 있다.
Claims (14)
- 기판상에 형성된 주사라인, 게이트 전극 및 스토리지 커패시터의 일측전극;상기 게이트 전극 및 커패시터의 일측전극을 제외한 상기 기판 전면에 형성된 저유전물질층;상기 저유전물질층을 포함한 전면에 형성된 게이트 절연막;상기 게이트 전극 상측의 게이트 절연막상에 형성된 반도체층 및 소스/드레인 전극;상기 게이트 전극과 교차하도록 상기 게이트 절연막상에 형성된 데이터라인;상기 커패시터 일측전극 상측의 상기 게이트 절연막상에 형성된 커패시터의 타측전극;상기 드레인전극 및 커패시터의 타측전극과 전기적으로 연결되는 화소전극을 포함하여 구성되는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 저유전물질층은 BCB(Benzocyclobutene) 또는 포토 아크릴 중 어느하나인 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 저유전물질층은 5000∼50000Å의 두께를 갖는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 게이트 절연막은 2000~5000Å의 두께를 갖는 것을 특징으로 하는 액정표시장치.
- 기판상에 주사라인, 게이트 전극 그리고 스토리지 커패시터의 일측전극을 형성하는 공정;상기 게이트 전극 및 스토리지 커패시터의 일측전극을 제외한 기판 전면에 저유전물질층을 형성하는 공정;상기 저유전물질층을 포함한 전면에 게이트 절연막을 형성하는 공정;상기 게이트 전극 상부의 상기 게이트 절연막상에 반도체층을 형성하는 공정;소오스 및 드레인 전극 및 데이터 라인 그리고 스토리지 커패시터의 타측전극을 형성하는 공정;상기 드레인 전극 및 스토리지 커패시터의 타측전극과 연결되는 화소전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 5 항에 있어서, 상기 저유전물질층은 BCB(Benzocyclobutene) 또는 포토 아크릴을 사용하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 5 항에 있어서, 상기 저유전물질층은 5000∼50000Å의 두께로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 5 항에 있어서, 상기 게이트 절연막은 2000~5000Å의 두께로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 5 항에 있어서, 상기 저유전물질층을 형성하는 공정은,상기 주사라인을 포함한 절연기판 전면에 저유전물질층을 형성한 후, 상기 게이트 전극과 스토리지 커패시터 일측전극의 상부면이 노출되도록 상기 저유전물질층을 선택적으로 제거하는 공정으로 이루어지는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 5 항에 있어서, 상기 반도체층은 수소화 비정질 실리콘(a-Si:H)으로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 절연기판상에 주사라인, 게이트 전극, 스토리지 커패시터의 일측전극을 형성하는 공정;상기 게이트 전극과 상기 스토리지 커패시터의 일측전극을 제외한 절연기판 전면에 저유전물질층을 형성하는 공정;상기 저유전물질층을 포함한 전면에 게이트 절연막을 형성하는 공정;상기 게이트 전극 상부의 상기 게이트 절연막상에 반도체층을 형성하는 공정;상기 반도체층을 포함한 상기 게이트 절연막상에 메탈층을 형성한 후, 패터닝하여 상기 주사라인과 교차되는 데이터 라인과 소오스 및 드레인 전극과 스토리지 커패시터의 타측전극을 형성하는 공정;상기 절연기판 전면에 패시베이션층을 형성하는 공정;상기 드레인 전극 및 스토리지 커패시터의 타측전극이 소정부분 노출되도록 상기 패시베이션층을 선택적으로 제거하여 콘택홀을 형성하는 공정;상기 콘택홀을 통해 상기 드레인 전극 및 상기 스토리지 커패시터의 타측전극에 연결되는 화소전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 11 항에 있어서, 상기 저유전물질층은 BCB(Benzocyclobutene) 또는 포토 아크릴을 사용하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 11 항에 있어서, 상기 게이트 절연막은 2000~5000Å의 두께로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 11 항에 있어서, 상기 저유전물질층은 5000∼50000Å의 두께로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020000051604A KR100628256B1 (ko) | 2000-09-01 | 2000-09-01 | 액정표시장치 및 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020000051604A KR100628256B1 (ko) | 2000-09-01 | 2000-09-01 | 액정표시장치 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020018329A KR20020018329A (ko) | 2002-03-08 |
| KR100628256B1 true KR100628256B1 (ko) | 2006-09-27 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000051604A KR100628256B1 (ko) | 2000-09-01 | 2000-09-01 | 액정표시장치 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100628256B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8537296B2 (en) | 2008-06-11 | 2013-09-17 | Samsung Display Co., Ltd. | Display device wherein a thickness of a first insulating layer is greater than a thickness of a first conductor and wherein the first insulating layer completely covers lateral side surfaces of the first conductor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617032B1 (ko) * | 2003-05-30 | 2006-08-30 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980003740A (ko) * | 1996-06-19 | 1998-03-30 | 구자홍 | 액정표시장치의 제조방법 및 액정표시장치의 구조 |
| KR19990003711A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 초고개구율 액정 표시 소자 및 그의 제조방법 |
| KR19990009398A (ko) * | 1997-07-09 | 1999-02-05 | 구자홍 | 액정표시장치의 데이터 인가부의 구조 |
| KR19990052413A (ko) * | 1997-12-22 | 1999-07-05 | 김영환 | 초고개구율 액정표시소자 및 그의 제조방법 |
-
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- 2000-09-01 KR KR1020000051604A patent/KR100628256B1/ko active IP Right Grant
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|---|---|---|---|---|
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| KR19990052413A (ko) * | 1997-12-22 | 1999-07-05 | 김영환 | 초고개구율 액정표시소자 및 그의 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR20020018329A (ko) | 2002-03-08 |
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