JPH0812356B2 - アクティブ型液晶表示素子 - Google Patents
アクティブ型液晶表示素子Info
- Publication number
- JPH0812356B2 JPH0812356B2 JP16120788A JP16120788A JPH0812356B2 JP H0812356 B2 JPH0812356 B2 JP H0812356B2 JP 16120788 A JP16120788 A JP 16120788A JP 16120788 A JP16120788 A JP 16120788A JP H0812356 B2 JPH0812356 B2 JP H0812356B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- liquid crystal
- crystal display
- additional capacitance
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、アクティブ型液晶表示素子の構造に関
し、特に液晶を駆動するスイッチング素子に付加された
付加容量素子の構造に関するものである。
し、特に液晶を駆動するスイッチング素子に付加された
付加容量素子の構造に関するものである。
＜従来の技術＞ 近年、液晶等を用いて大容量の情報を表示するマトリ
ックス液晶表示素子の各絵素のスイッチング素子として
薄膜トランジスタ（TFT）をガラス基板等の絶縁性基板
上に配設したアクティブ型液晶表示素子が注目されてい
る。
ックス液晶表示素子の各絵素のスイッチング素子として
薄膜トランジスタ（TFT）をガラス基板等の絶縁性基板
上に配設したアクティブ型液晶表示素子が注目されてい
る。
第６図は、従来のアクティブ型液晶表示素子の等価回
路図であり、TFTのドレイン電極11に液晶の各絵素の容
量CLCと付加容量CSとが並列に接続されている。この付
加容量CSとTFTの部分平面図を第７図に、第７図のＩ−
Ｉ線の断面図を第８図に，第７図のII−II線の断面図を
第９図に示す。
路図であり、TFTのドレイン電極11に液晶の各絵素の容
量CLCと付加容量CSとが並列に接続されている。この付
加容量CSとTFTの部分平面図を第７図に、第７図のＩ−
Ｉ線の断面図を第８図に，第７図のII−II線の断面図を
第９図に示す。
以下、製造工程に従って説明する。液晶セル基板とな
るガラス基板１の上にスパッタリングにより、1000〜40
00Åのタンタル（Ta）薄膜を形成し、フォトエッチング
等の手法によりゲート電極２及びゲート配線をパターン
形成する。このゲート電極２およびゲート配線を陽極酸
化して下部ゲート絶縁膜４を形成する。下部ゲート絶縁
膜４を形成した後、スパッタリングとフォトエッチング
とで透明導電膜（ITO）から成る付加容量CSの電極13及
び付加容量バスバーを形成する。次に、これらの上に全
面にわたってプラズムCVD法で、1000〜5000Å厚の窒化
シリコンから成る上部ゲート絶縁膜５、100〜1000Å厚
のアモルファスシリコン（ａ−Si）膜６、および1000〜
5000Å厚の窒化シリコンから成る保護絶縁膜７をチャン
バー内の真空を保ったまま連続的に堆積させる。更に、
上記ａ−Si膜６および保護絶縁膜７をマスクを用いたフ
ォトエッチングでパターン化した後、これらの上に100
〜1000Å厚のリン（Ｐ）をドープしたn+−ａ−Si膜８お
よびソース・ドレイン電極用金属膜を順次堆積させ、次
いでマスクを用いたフォトエッチングでパターン化し
て、ソース配線９、ソース電極10およびドレイン電極11
を形成する。最後に、ドレイン電極11に接してITOから
成る絵素電極12を形成し、これによってゲート配線３と
ソース配線９の交差点毎にTFT,絵素電極12及び絵素電極
12と付加容量用電極13の間で形成される付加容量素子が
マトリックス状に配列された液晶セル基板が製作され
る。この液晶セル基板と他方のセル基板間に液晶を封入
してツイスト配向させることによりアクティブ型液晶表
示素子が得られる。
るガラス基板１の上にスパッタリングにより、1000〜40
00Åのタンタル（Ta）薄膜を形成し、フォトエッチング
等の手法によりゲート電極２及びゲート配線をパターン
形成する。このゲート電極２およびゲート配線を陽極酸
化して下部ゲート絶縁膜４を形成する。下部ゲート絶縁
膜４を形成した後、スパッタリングとフォトエッチング
とで透明導電膜（ITO）から成る付加容量CSの電極13及
び付加容量バスバーを形成する。次に、これらの上に全
面にわたってプラズムCVD法で、1000〜5000Å厚の窒化
シリコンから成る上部ゲート絶縁膜５、100〜1000Å厚
のアモルファスシリコン（ａ−Si）膜６、および1000〜
5000Å厚の窒化シリコンから成る保護絶縁膜７をチャン
バー内の真空を保ったまま連続的に堆積させる。更に、
上記ａ−Si膜６および保護絶縁膜７をマスクを用いたフ
ォトエッチングでパターン化した後、これらの上に100
〜1000Å厚のリン（Ｐ）をドープしたn+−ａ−Si膜８お
よびソース・ドレイン電極用金属膜を順次堆積させ、次
いでマスクを用いたフォトエッチングでパターン化し
て、ソース配線９、ソース電極10およびドレイン電極11
を形成する。最後に、ドレイン電極11に接してITOから
成る絵素電極12を形成し、これによってゲート配線３と
ソース配線９の交差点毎にTFT,絵素電極12及び絵素電極
12と付加容量用電極13の間で形成される付加容量素子が
マトリックス状に配列された液晶セル基板が製作され
る。この液晶セル基板と他方のセル基板間に液晶を封入
してツイスト配向させることによりアクティブ型液晶表
示素子が得られる。
＜発明が解決しようとする課題＞ 付加容量素子付きのTFT液晶表示素子において、この
付加容量CSの電極13にITOから成る透明電極を用い、誘
電体膜としてゲート絶縁膜である高温窒化膜（膜の形成
温度がおよそ300℃以上である）を使用した場合、このI
TO膜と窒化膜との界面に粒状の荒れが生じ、耐圧的な問
題が発生しやすい。また、リーク不良が発生しやすい。
この結果、ソース電極10−CS間や絵素電極12−CS間にリ
ークや絶縁破壊が生じると、必然的にその該当するソー
ス配線でライン欠陥が発生する。また絵素電極12−CS間
の場合は、点欠陥が発生し、実使用に耐えない表示品位
となり、TFTアレイの製造歩留りを大きく低下させるこ
とになる。
付加容量CSの電極13にITOから成る透明電極を用い、誘
電体膜としてゲート絶縁膜である高温窒化膜（膜の形成
温度がおよそ300℃以上である）を使用した場合、このI
TO膜と窒化膜との界面に粒状の荒れが生じ、耐圧的な問
題が発生しやすい。また、リーク不良が発生しやすい。
この結果、ソース電極10−CS間や絵素電極12−CS間にリ
ークや絶縁破壊が生じると、必然的にその該当するソー
ス配線でライン欠陥が発生する。また絵素電極12−CS間
の場合は、点欠陥が発生し、実使用に耐えない表示品位
となり、TFTアレイの製造歩留りを大きく低下させるこ
とになる。
本発明はかかる課題を解決するためになされたもの
で、リークや点欠陥のないまた絶縁耐圧の高い付加容量
素子を有するアクティブ型液晶表示素子を提供すること
を目的とする。
で、リークや点欠陥のないまた絶縁耐圧の高い付加容量
素子を有するアクティブ型液晶表示素子を提供すること
を目的とする。
＜課題を解決するための手段＞ この発明は、液晶セル基板上に、ゲート電極、半導体
膜、ソース電極及びドレイン電極を有する薄膜トランジ
スタと、該薄膜トランジスタに並設された透明導電膜か
らなる付加容量電極と、該付加容量電極上に積層された
誘電体層と、該誘電体層上に積層され前記ドレイン電極
に連結された絵素電極とを配列してなるアクティブ型液
晶表示素子において、前記誘電体層は前記付加容量電極
の透明導電膜生成温度より低温で成膜された低温窒化膜
から成ることを特徴とする。
膜、ソース電極及びドレイン電極を有する薄膜トランジ
スタと、該薄膜トランジスタに並設された透明導電膜か
らなる付加容量電極と、該付加容量電極上に積層された
誘電体層と、該誘電体層上に積層され前記ドレイン電極
に連結された絵素電極とを配列してなるアクティブ型液
晶表示素子において、前記誘電体層は前記付加容量電極
の透明導電膜生成温度より低温で成膜された低温窒化膜
から成ることを特徴とする。
更に前記誘電体層は、前記低温窒化膜と前記低温窒化
膜に積層され前記付加容量電極の透明導電膜生成温度よ
り高温成膜された高温窒化膜との２層積層膜とする。
膜に積層され前記付加容量電極の透明導電膜生成温度よ
り高温成膜された高温窒化膜との２層積層膜とする。
＜作 用＞ この発明においては、付加容量CSの電極膜の成膜温度
より低い温度範囲で低温窒化膜が成膜されることより、
CSの電極膜とCSの誘電体膜との界面に発生する粒状の荒
れが抑制され、電極膜あるいは誘電体膜の白濁化が防止
される。また、ゲート絶縁膜と同じである高温窒化膜と
の積層膜構造にすることにより、電気的耐圧の向上及び
点欠陥やリークが防止され、液晶表示素子の動作特性を
向上させる。
より低い温度範囲で低温窒化膜が成膜されることより、
CSの電極膜とCSの誘電体膜との界面に発生する粒状の荒
れが抑制され、電極膜あるいは誘電体膜の白濁化が防止
される。また、ゲート絶縁膜と同じである高温窒化膜と
の積層膜構造にすることにより、電気的耐圧の向上及び
点欠陥やリークが防止され、液晶表示素子の動作特性を
向上させる。
＜実施例＞ 第１図は、本発明の一実施例の説明に供する薄膜トラ
ンジスタアレイの部分平面図である。第２図は同図のＩ
−Ｉ線の断面図である。
ンジスタアレイの部分平面図である。第２図は同図のＩ
−Ｉ線の断面図である。
第１図、第２図において、１はセル基板となるガラス
等の絶縁基板、２、３はこの絶縁基板１上にスパッタリ
ングとフォトエッチングにより形成されたゲート電極と
ゲートバスバー電極である。これらの電極にはTa金属が
用いられる。このゲート電極２及びゲートバスパー電極
３（各膜厚約3000Å）を陽極酸化して、酸化タンタルの
下部ゲート絶縁膜４（膜厚約1000Å）を形成する。下部
ゲート絶縁膜４を形成した後、スパッタリングとフォト
エッチングでITO膜から成るCS電極13（膜厚約2000Å）
及びCSバスバーを形成し、それを完全に覆う形でプラズ
マCVD法とフォトエッチングとにより窒化シリコン膜か
ら成る下部誘電体膜14を形成する。5,6,7はそれぞれ上
部ゲート絶縁膜、アモルファスシリコン膜（ａ−Si
膜）、保護絶縁膜（窒化膜）である。これらは、プラズ
マCVD法により、順次積層被膜され、マスクを用いたフ
ォトエッチングでパターン化されたものである。8,9,1
0,11は、これらの膜上に形成されたリンをドープしたn+
−ａ−Si膜（８）、Ti金属によるソースバスバー電極
（９）、ソース電極（10）及びドレイン電極（11）であ
る。これらの電極もスパッタリング（Ti層の形成）とマ
スクを用いたフォトエッチングでパターン化される。12
はこのドレイン電極11に接して形成されたITOから成る
絵素電極（対向電極）である。
等の絶縁基板、２、３はこの絶縁基板１上にスパッタリ
ングとフォトエッチングにより形成されたゲート電極と
ゲートバスバー電極である。これらの電極にはTa金属が
用いられる。このゲート電極２及びゲートバスパー電極
３（各膜厚約3000Å）を陽極酸化して、酸化タンタルの
下部ゲート絶縁膜４（膜厚約1000Å）を形成する。下部
ゲート絶縁膜４を形成した後、スパッタリングとフォト
エッチングでITO膜から成るCS電極13（膜厚約2000Å）
及びCSバスバーを形成し、それを完全に覆う形でプラズ
マCVD法とフォトエッチングとにより窒化シリコン膜か
ら成る下部誘電体膜14を形成する。5,6,7はそれぞれ上
部ゲート絶縁膜、アモルファスシリコン膜（ａ−Si
膜）、保護絶縁膜（窒化膜）である。これらは、プラズ
マCVD法により、順次積層被膜され、マスクを用いたフ
ォトエッチングでパターン化されたものである。8,9,1
0,11は、これらの膜上に形成されたリンをドープしたn+
−ａ−Si膜（８）、Ti金属によるソースバスバー電極
（９）、ソース電極（10）及びドレイン電極（11）であ
る。これらの電極もスパッタリング（Ti層の形成）とマ
スクを用いたフォトエッチングでパターン化される。12
はこのドレイン電極11に接して形成されたITOから成る
絵素電極（対向電極）である。
付加容量素子における誘電体膜の形成条件の一実施例
は次の通りである。プラズマCVD法を用い、各ガスの流
量を、それぞれSiH4:100cc,NH3:150cc,N2:1850ccとし，
ガス圧力130pa（パスカル），高周波電力800Wの条件下
で、低温窒化シリコン膜から成る下部誘電体膜14の成膜
温度を250℃とし、高温窒化シリコン膜から成る上部誘
電体膜５（ゲート絶縁膜と同一）の成膜温度を350℃と
した。各膜厚は、下部誘電体膜14が2000〜4000Å、上部
誘電体膜５が1000〜4000Å、２層の膜厚は3000〜8000Å
である。その結果、耐圧の優れた液晶表示素子が得られ
た。この時の各誘電体膜14,5の特性を表１に示す。
は次の通りである。プラズマCVD法を用い、各ガスの流
量を、それぞれSiH4:100cc,NH3:150cc,N2:1850ccとし，
ガス圧力130pa（パスカル），高周波電力800Wの条件下
で、低温窒化シリコン膜から成る下部誘電体膜14の成膜
温度を250℃とし、高温窒化シリコン膜から成る上部誘
電体膜５（ゲート絶縁膜と同一）の成膜温度を350℃と
した。各膜厚は、下部誘電体膜14が2000〜4000Å、上部
誘電体膜５が1000〜4000Å、２層の膜厚は3000〜8000Å
である。その結果、耐圧の優れた液晶表示素子が得られ
た。この時の各誘電体膜14,5の特性を表１に示す。
この時のエッチング液の組成は、BHF液（50％HF:40％
NH4F＝1:10）であり、室温で行なう。表１から示される
ように、下部誘電体膜14は上部誘電体膜５に較べて軟ら
かく、下地膜（この場合ITO膜）のカバーリング特性の
優れた、粒子の細かい膜となっている。
NH4F＝1:10）であり、室温で行なう。表１から示される
ように、下部誘電体膜14は上部誘電体膜５に較べて軟ら
かく、下地膜（この場合ITO膜）のカバーリング特性の
優れた、粒子の細かい膜となっている。
第３図に成膜温度と電気的耐圧との関係を示す。耐圧
の測定は、面積2mm角のサンプルを用い（＋）Ti電極/Si
NX誘電体膜（下部3000Å、上部2000Å）/ITO（2000Å）
（−）の構造で行った。この時のCS電極13の成膜温度は
300℃であった。ITOの成膜温度と同じかまたはそれより
低い温度で下部誘電体膜14を形成すると、ITO膜や誘電
体膜に白濁現象や粒子荒れのない優れた液晶表示素子が
得られた。この理由は、成膜温度が低いため、膜成長時
に下地のITO膜の分解が少なく、またそれにもとづく分
解In原子の誘電体膜への移行現象が少なくなるためと考
えられる。
の測定は、面積2mm角のサンプルを用い（＋）Ti電極/Si
NX誘電体膜（下部3000Å、上部2000Å）/ITO（2000Å）
（−）の構造で行った。この時のCS電極13の成膜温度は
300℃であった。ITOの成膜温度と同じかまたはそれより
低い温度で下部誘電体膜14を形成すると、ITO膜や誘電
体膜に白濁現象や粒子荒れのない優れた液晶表示素子が
得られた。この理由は、成膜温度が低いため、膜成長時
に下地のITO膜の分解が少なく、またそれにもとづく分
解In原子の誘電体膜への移行現象が少なくなるためと考
えられる。
第４図、第５図に付加容量素子の誘電体14,5の膜厚を
変化させた場合の効果を示す。第４図の斜線付棒グラフ
（Ａ）は、誘電体膜の形成温度を350℃とし、１層構造
で膜厚5000Åとした場合の耐圧分布データを示してい
る。100V位の耐圧しかない結果になっている。一方、同
図白地の棒グラフ（Ｂ）は、下部誘電体膜14を形成温度
250℃で膜厚3000Åとしその上に上部誘電体膜５を形成
温度350℃で膜厚2000Å積層した２層膜構造（合計膜厚5
000Å）とした場合の耐圧分布データを示している。同
じ膜厚であっても、１層構造に較べて耐圧分布が大幅に
改善されたことを示している。
変化させた場合の効果を示す。第４図の斜線付棒グラフ
（Ａ）は、誘電体膜の形成温度を350℃とし、１層構造
で膜厚5000Åとした場合の耐圧分布データを示してい
る。100V位の耐圧しかない結果になっている。一方、同
図白地の棒グラフ（Ｂ）は、下部誘電体膜14を形成温度
250℃で膜厚3000Åとしその上に上部誘電体膜５を形成
温度350℃で膜厚2000Å積層した２層膜構造（合計膜厚5
000Å）とした場合の耐圧分布データを示している。同
じ膜厚であっても、１層構造に較べて耐圧分布が大幅に
改善されたことを示している。
第６図は２層構造膜で誘電体14,5の膜厚をさらに増加
させた場合の結果である。下部誘電体膜14を形成温度25
0℃、膜厚4000Åとし、上部誘電体膜５として温度350
℃、膜厚3500Å、２層の合計膜厚を7500Åとした場合の
耐圧分布データを示している。２層の膜厚5000Åの場合
に較べ更に耐圧が向上し、またリークも減少する結果と
なっている。
させた場合の結果である。下部誘電体膜14を形成温度25
0℃、膜厚4000Åとし、上部誘電体膜５として温度350
℃、膜厚3500Å、２層の合計膜厚を7500Åとした場合の
耐圧分布データを示している。２層の膜厚5000Åの場合
に較べ更に耐圧が向上し、またリークも減少する結果と
なっている。
＜発明の効果＞ 本発明の以上詳細に説明したとおり、付加容量素子の
誘電体膜として成膜条件の異なる２層の窒化シリコン材
料を主体とする膜を用いることにより、CS電極と誘電体
膜との界面の粒子荒れが抑制され、耐圧的にも十分満足
できる価が得られる効果がある。
誘電体膜として成膜条件の異なる２層の窒化シリコン材
料を主体とする膜を用いることにより、CS電極と誘電体
膜との界面の粒子荒れが抑制され、耐圧的にも十分満足
できる価が得られる効果がある。
第１図は本発明の一実施例による薄膜トランジスタを用
いたアクティブ型液晶表示素子の部分平面図、第２図は
第１図Ｉ−Ｉ線断面構造図、第３図は第１図II−II線の
断面構造図、第３図は付加容量の誘電体膜の成膜温度と
電気的耐圧との関係を示す説明図、第４図は誘電体膜の
１層構造および２層構造の場合の耐圧分布を示す説明
図、第５図は誘電体の膜厚を増加させた場合の耐圧分布
を示す説明図、第６図は従来のアクティブ型液晶表示素
子の等価回路図、第７図は従来のアクティブ型液晶表示
素子の部分平面図、第８図は第７図のII−II線の断面構
造図、第９図は第７図のＩ−Ｉ線の断面構造図である。 図において、１はガラス等の絶縁基板、２はタンタルゲ
ート電極、３はゲートバスバー、４はゲート絶縁膜（陽
極酸化膜）、５はゲート絶縁膜（上部誘電体膜）、６は
アモルファスシリコン（ａ−Si）膜、７は保護絶縁膜、
８はn+−ａ−Si膜、９はソースバスバー、10はソース電
極、11はドレイン電極、12は絵素電極（ITO膜）、13はC
S電極、14は下部誘電体膜である。
いたアクティブ型液晶表示素子の部分平面図、第２図は
第１図Ｉ−Ｉ線断面構造図、第３図は第１図II−II線の
断面構造図、第３図は付加容量の誘電体膜の成膜温度と
電気的耐圧との関係を示す説明図、第４図は誘電体膜の
１層構造および２層構造の場合の耐圧分布を示す説明
図、第５図は誘電体の膜厚を増加させた場合の耐圧分布
を示す説明図、第６図は従来のアクティブ型液晶表示素
子の等価回路図、第７図は従来のアクティブ型液晶表示
素子の部分平面図、第８図は第７図のII−II線の断面構
造図、第９図は第７図のＩ−Ｉ線の断面構造図である。 図において、１はガラス等の絶縁基板、２はタンタルゲ
ート電極、３はゲートバスバー、４はゲート絶縁膜（陽
極酸化膜）、５はゲート絶縁膜（上部誘電体膜）、６は
アモルファスシリコン（ａ−Si）膜、７は保護絶縁膜、
８はn+−ａ−Si膜、９はソースバスバー、10はソース電
極、11はドレイン電極、12は絵素電極（ITO膜）、13はC
S電極、14は下部誘電体膜である。
フロントページの続き (56)参考文献 特開 昭58−74080（ＪＰ，Ａ) 特開 昭58−117584（ＪＰ，Ａ) 特開 昭60−97385（ＪＰ，Ａ) 特開 昭61−184517（ＪＰ，Ａ)
Claims (2)
- 【請求項１】液晶セル基板上に、ゲート電極、半導体
膜、ソース電極及びドレイン電極を有する薄膜トランジ
スタと、該薄膜トランジスタに並設された透明導電膜か
らなる付加容量電極と、該付加容量電極上に積層された
誘電体層と、該誘電体層上に積層され前記ドレイン電極
に連結された絵素電極とを配列してなるアクティブ型液
晶表示素子において、 前記誘電体層は前記付加容量電極の透明導電膜生成温度
より低温で成膜された低温窒化膜から成ることを特徴と
するアクティブ型液晶表示素子。 - 【請求項２】前記誘電体層は、前記低温窒化膜と前記低
温窒化膜に積層され前記付加容量電極の透明導電膜生成
温度より高温成膜された高温窒化膜との２層積層膜であ
る請求項１記載のアクティブ型液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16120788A JPH0812356B2 (ja) | 1988-06-29 | 1988-06-29 | アクティブ型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16120788A JPH0812356B2 (ja) | 1988-06-29 | 1988-06-29 | アクティブ型液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210333A JPH0210333A (ja) | 1990-01-16 |
| JPH0812356B2 true JPH0812356B2 (ja) | 1996-02-07 |
Family
ID=15730635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16120788A Expired - Lifetime JPH0812356B2 (ja) | 1988-06-29 | 1988-06-29 | アクティブ型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812356B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128823A (ja) * | 1990-09-20 | 1992-04-30 | Hitachi Ltd | アクティブマトリックス基板 |
| JP2702294B2 (ja) * | 1991-02-21 | 1998-01-21 | シャープ株式会社 | アクティブマトリクス基板 |
| CN1195243C (zh) | 1999-09-30 | 2005-03-30 | 三星电子株式会社 | 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法 |
| KR100767354B1 (ko) * | 2000-09-04 | 2007-10-16 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097385A (ja) * | 1983-11-01 | 1985-05-31 | セイコーインスツルメンツ株式会社 | 液晶表示用薄膜トランジスタ基板 |
-
1988
- 1988-06-29 JP JP16120788A patent/JPH0812356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210333A (ja) | 1990-01-16 |
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