JPH0210333A - アクティブ型液晶表示素子 - Google Patents
アクティブ型液晶表示素子Info
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- JPH0210333A JPH0210333A JP63161207A JP16120788A JPH0210333A JP H0210333 A JPH0210333 A JP H0210333A JP 63161207 A JP63161207 A JP 63161207A JP 16120788 A JP16120788 A JP 16120788A JP H0210333 A JPH0210333 A JP H0210333A
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Landscapes
- Liquid Crystal (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、アクティブ型液晶表示素子の構造に関し、
特に液晶を駆動するスイッチング素子に付加された付加
容量素子の構造に関するものである。
特に液晶を駆動するスイッチング素子に付加された付加
容量素子の構造に関するものである。
〈従来の技術〉
近年、液晶等を用いて大容量の情報を表示するマ） Ｉ
Ｊフックス晶表示素子の各絵素のスイッチング素子とし
て薄膜トランジスタ（ＴＰＴ）をガラス基板等の絶縁性
基板上に配設したアクティブ型液晶表示素子が注目され
ている。
Ｊフックス晶表示素子の各絵素のスイッチング素子とし
て薄膜トランジスタ（ＴＰＴ）をガラス基板等の絶縁性
基板上に配設したアクティブ型液晶表示素子が注目され
ている。
第６図は、従来のアクティブ型液晶表示素子の等価回路
図であり、ＴＦＴのドレイン電極１１に液晶の各絵素の
容量ＣＬＣと付加容量Ｃ５とが並列に接続されている。
図であり、ＴＦＴのドレイン電極１１に液晶の各絵素の
容量ＣＬＣと付加容量Ｃ５とが並列に接続されている。
この付加容量Ｃ５とＴＰＴの部分平面図を第７図に、第
７図のＩ−Ｉ線の断面図を第８図に、第７図の■−■線
の断面図を第９図に示す。
７図のＩ−Ｉ線の断面図を第８図に、第７図の■−■線
の断面図を第９図に示す。
以下、製造工程に従って説明する。液晶セル基板となる
ガラス基板１の上にスパッタリングにより、１０００〜
４０００Ａのタンタル（Ｔａ）薄膜を形成し、フォトエ
ツチング等の手法によりゲート電極２及びゲート配線を
パターン形成する。このゲート電極２およびゲート配線
を陽極酸化して下部ゲート絶縁膜４を形成する。下部ゲ
ート絶縁膜４を形成した後、スパッタリングとフォトエ
ツチングとで透明導電膜（ＩＴＯ）から成る付加容量Ｃ
５の電極１３及び付加容量バスバーを形成する。。
ガラス基板１の上にスパッタリングにより、１０００〜
４０００Ａのタンタル（Ｔａ）薄膜を形成し、フォトエ
ツチング等の手法によりゲート電極２及びゲート配線を
パターン形成する。このゲート電極２およびゲート配線
を陽極酸化して下部ゲート絶縁膜４を形成する。下部ゲ
ート絶縁膜４を形成した後、スパッタリングとフォトエ
ツチングとで透明導電膜（ＩＴＯ）から成る付加容量Ｃ
５の電極１３及び付加容量バスバーを形成する。。
次に、これらの上に全面にわたってプラズマＣＶＤ法で
、１０００〜５０００Ａ厚の窒化シリコンから成る上部
ゲート絶縁膜５．１００〜１００ＯＡ厚のアモルファス
シリコン（ａ−３ｉ）膜６、および１０００〜５０００
Ａ厚の窒化シリコンから成る保護絶縁膜７をチャンバー
内の真空を保ったまま連続的に堆積させる。更に、上記
ａ−３ｉ膜６および保護絶縁膜７をマスクを用いたフォ
トエツチングでパターン化した後、これらの上に１００
〜１００ＯＡ厚のリン（Ｐ）をドープしたｎ”−ａ−８
ｔ膜８およびソース・ドレイン電極用金属膜を順次堆積
させ、次いでマスクを用いたフォトエツチングでパター
ン化して、ソース配線９、ソース電極１０およびドレイ
ン電極１１を形成する。最後に、ドレイン電極１１に接
してＩＴＯから成る絵素電極１２を形成し、これによっ
てゲート配線３とソース配線９の交差点毎にＴＦＴ 、
絵素電極１２及び絵素電極１２と付加容量用電極１３の
間で形成される付加容量素子がマトリックス状に配列さ
れた液晶セル基板が製作される。この液晶セル基板と他
方のセル基板間に液晶を封入してツイスト配向させるこ
とによりアクティブ型液晶表示素子が得られる。
、１０００〜５０００Ａ厚の窒化シリコンから成る上部
ゲート絶縁膜５．１００〜１００ＯＡ厚のアモルファス
シリコン（ａ−３ｉ）膜６、および１０００〜５０００
Ａ厚の窒化シリコンから成る保護絶縁膜７をチャンバー
内の真空を保ったまま連続的に堆積させる。更に、上記
ａ−３ｉ膜６および保護絶縁膜７をマスクを用いたフォ
トエツチングでパターン化した後、これらの上に１００
〜１００ＯＡ厚のリン（Ｐ）をドープしたｎ”−ａ−８
ｔ膜８およびソース・ドレイン電極用金属膜を順次堆積
させ、次いでマスクを用いたフォトエツチングでパター
ン化して、ソース配線９、ソース電極１０およびドレイ
ン電極１１を形成する。最後に、ドレイン電極１１に接
してＩＴＯから成る絵素電極１２を形成し、これによっ
てゲート配線３とソース配線９の交差点毎にＴＦＴ 、
絵素電極１２及び絵素電極１２と付加容量用電極１３の
間で形成される付加容量素子がマトリックス状に配列さ
れた液晶セル基板が製作される。この液晶セル基板と他
方のセル基板間に液晶を封入してツイスト配向させるこ
とによりアクティブ型液晶表示素子が得られる。
〈発明が解決しようとする課題〉
付加容量素子付きのＴＰＴ液晶表示素子において、この
付加容量Ｃ５の電極１３にＩＴＯから成る透明電極を用
い、誘電体膜としてゲート絶縁膜である高温窒化膜（膜
の形成温度がおよそ３００℃以上である）を使用した場
合、このＩＴＯ膜と窒化膜との界面に粒状の荒れが生じ
、耐圧的な問題が発生しやすい。また、リーク不良が発
生しやすい。この結果、ソース電極１Ｏ−Ｃ５間や絵素
電極１２−Ｃ５間にリークや絶縁破壊が生じると、必然
的にその該当するソース配線でライン欠陥が発生する。
付加容量Ｃ５の電極１３にＩＴＯから成る透明電極を用
い、誘電体膜としてゲート絶縁膜である高温窒化膜（膜
の形成温度がおよそ３００℃以上である）を使用した場
合、このＩＴＯ膜と窒化膜との界面に粒状の荒れが生じ
、耐圧的な問題が発生しやすい。また、リーク不良が発
生しやすい。この結果、ソース電極１Ｏ−Ｃ５間や絵素
電極１２−Ｃ５間にリークや絶縁破壊が生じると、必然
的にその該当するソース配線でライン欠陥が発生する。
また絵素電極１２−Ｃ５間の場合は、点欠陥が発生し、
実使用に耐えない表示品位となり、ＴＦＴアレイの製造
歩留りを大きく低下させることになる。
実使用に耐えない表示品位となり、ＴＦＴアレイの製造
歩留りを大きく低下させることになる。
本発明はかかる課題を解決するためになされたもので、
リークや点欠陥のないまた絶縁耐圧の高い付加容量素子
を有するアクティブ型液晶表示素子を提供することを目
的とする。
リークや点欠陥のないまた絶縁耐圧の高い付加容量素子
を有するアクティブ型液晶表示素子を提供することを目
的とする。
く課題を解決するだめの手段〉
この発明は、液晶セル基板にＴＰＴと並設して形成され
る付加容量素子の誘電体膜として成膜条件の異なる窒化
シリコン膜即ち低温窒化膜と高温窒化膜を主体とする積
層膜を用いることを特徴としている。窒化シリコン膜の
成膜温度としては４５０℃以下望ましくは３５０℃以下
の温度で低温窒化膜を形成し、この膜の形成温度より高
い温度で高温窒化膜を形成する。
る付加容量素子の誘電体膜として成膜条件の異なる窒化
シリコン膜即ち低温窒化膜と高温窒化膜を主体とする積
層膜を用いることを特徴としている。窒化シリコン膜の
成膜温度としては４５０℃以下望ましくは３５０℃以下
の温度で低温窒化膜を形成し、この膜の形成温度より高
い温度で高温窒化膜を形成する。
このような構造の付加容量素子を有する液晶セル基板を
用いて液晶セルを形成しツイスト配向された液晶を封入
することによりアクティブ型液晶表示素子が構成される
。
用いて液晶セルを形成しツイスト配向された液晶を封入
することによりアクティブ型液晶表示素子が構成される
。
く作 用〉
この発明においては、付加容量Ｃ５の電極膜の成膜温度
より低い温度範囲で低温窒化膜が成膜されることより、
Ｃの電極膜とＣ８の誘電体膜との界面に発生する粒状の
荒れが抑制され、電極膜あるいは誘電体膜の白濁化が防
止される。また、ゲート絶縁膜と同じである高温窒化膜
との積層膜構造にすることにより、電気的耐圧の向上及
び点欠陥やリークが防止され、液晶表示素子の動作特性
を向上させる。
より低い温度範囲で低温窒化膜が成膜されることより、
Ｃの電極膜とＣ８の誘電体膜との界面に発生する粒状の
荒れが抑制され、電極膜あるいは誘電体膜の白濁化が防
止される。また、ゲート絶縁膜と同じである高温窒化膜
との積層膜構造にすることにより、電気的耐圧の向上及
び点欠陥やリークが防止され、液晶表示素子の動作特性
を向上させる。
〈実施例〉
第１図は、本発明の一実施例の説明に供する薄膜トラン
ジスタアレイの部分平面図である。第２図は同図のＩ−
Ｉ線の断面図である。
ジスタアレイの部分平面図である。第２図は同図のＩ−
Ｉ線の断面図である。
第１図、第２図において、１はセル基板となるガラス等
の絶縁基板、２．３はこの絶縁基板１上にスパッタリン
グとフォトエツチングにより形成されたゲート電極とゲ
ートバスバー電極である。
の絶縁基板、２．３はこの絶縁基板１上にスパッタリン
グとフォトエツチングにより形成されたゲート電極とゲ
ートバスバー電極である。
これらの電極にはＴａ金属が用いられる。このゲート電
極２及びゲートバスバー電極３（各膜厚的３００ＯＡ）
を陽極酸化して、酸化タンタルの下部ゲート絶縁膜４（
膜厚的１００ＯＡ）を形成する。下部ゲート絶縁膜４を
形成した後、スパッタリングとフォトエツチングでＩＴ
Ｏ膜から成るＣ５電極１３（膜厚的２０００Ａ）及びＣ
５バスバーを形成し、それを完全に覆う形でプラズマＣ
ＶＤ法とフォトエツチングとにより窒化シリコン膜から
成る下部誘電体膜１４を形成する。５，６．７はそれぞ
れ上部ゲート絶縁膜、アモルファスシリコン膜（ａ−８
ｉ膜）、保護絶縁膜（窒化膜）である。これらは、プラ
ズマＣＶＤ法により、順次積層被膜され、マスクを用い
たフォトエツチングでパターン化されたものである。８
、９．１０．１１は、これらの膜上に形成されたリン
をドープしたｎ＋−ａ−８ｔ膜（８）、Ｔｉ金属による
ソースバスバー電極（９）、ソース電極（１０）及びド
レイン電極αυである。これらの電極もスパッタリング
（Ｔｉ層の形成）とマスクを用いたフォトエツチングで
パターン化される。１２はこのドレイン電極１１に接し
て形成されたＩＴＯから成る絵素電極（対向電極）であ
る。
極２及びゲートバスバー電極３（各膜厚的３００ＯＡ）
を陽極酸化して、酸化タンタルの下部ゲート絶縁膜４（
膜厚的１００ＯＡ）を形成する。下部ゲート絶縁膜４を
形成した後、スパッタリングとフォトエツチングでＩＴ
Ｏ膜から成るＣ５電極１３（膜厚的２０００Ａ）及びＣ
５バスバーを形成し、それを完全に覆う形でプラズマＣ
ＶＤ法とフォトエツチングとにより窒化シリコン膜から
成る下部誘電体膜１４を形成する。５，６．７はそれぞ
れ上部ゲート絶縁膜、アモルファスシリコン膜（ａ−８
ｉ膜）、保護絶縁膜（窒化膜）である。これらは、プラ
ズマＣＶＤ法により、順次積層被膜され、マスクを用い
たフォトエツチングでパターン化されたものである。８
、９．１０．１１は、これらの膜上に形成されたリン
をドープしたｎ＋−ａ−８ｔ膜（８）、Ｔｉ金属による
ソースバスバー電極（９）、ソース電極（１０）及びド
レイン電極αυである。これらの電極もスパッタリング
（Ｔｉ層の形成）とマスクを用いたフォトエツチングで
パターン化される。１２はこのドレイン電極１１に接し
て形成されたＩＴＯから成る絵素電極（対向電極）であ
る。
付加容量素子における誘電体膜の形成条件の一実施例は
次の通りである。プラズマＣＶＤ法を用い、各ガスの流
量を、それぞれＳｉＨ４： １００ｃｃ。
次の通りである。プラズマＣＶＤ法を用い、各ガスの流
量を、それぞれＳｉＨ４： １００ｃｃ。
ＮＨ３： １５０ｃｃ 、Ｎ２ ： １８５０ｃｃとし
、ガス圧力１３０ｐａ（パスカル）、高周波電力８００
Ｗの条件下で、低温窒化シリコン膜から成る下部誘電体
膜１４の成膜温度を２５０℃とし、高温窒化シリコン膜
から成る上部誘電体膜５（ゲート絶縁膜と同一）の成膜
温度を３５０℃とした。各膜厚は、下部誘電体膜１４が
２０００〜４０００Ａ、上部誘電体膜５が１０００〜４
０００Ａ、２層の膜厚は３０００〜８０００Ａである。
、ガス圧力１３０ｐａ（パスカル）、高周波電力８００
Ｗの条件下で、低温窒化シリコン膜から成る下部誘電体
膜１４の成膜温度を２５０℃とし、高温窒化シリコン膜
から成る上部誘電体膜５（ゲート絶縁膜と同一）の成膜
温度を３５０℃とした。各膜厚は、下部誘電体膜１４が
２０００〜４０００Ａ、上部誘電体膜５が１０００〜４
０００Ａ、２層の膜厚は３０００〜８０００Ａである。
その結果、耐圧の優れた液晶表示素子が得られた。この
時の各誘電体膜１４，５の特性を表１に示す。
時の各誘電体膜１４，５の特性を表１に示す。
表１
この時のエツチング液の組成は、ＢＨＦ液（５０％ＨＦ
：４０％ＮＨ４Ｆ＝１：１０）であり、室温で行なう。
：４０％ＮＨ４Ｆ＝１：１０）であり、室温で行なう。
表１から示されるように、下部誘電体膜１４は上部誘電
体膜５に較べて軟らかく、下地膜（この場合ＩＴＯ膜）
のカバーリング特性の優れた、粒子の細かい膜となって
いる。
体膜５に較べて軟らかく、下地膜（この場合ＩＴＯ膜）
のカバーリング特性の優れた、粒子の細かい膜となって
いる。
第３図に成膜温度と電気的耐圧との関係を示す。
耐圧の測定は、面積２ｍ角のサンプルを用い、（＋）Ｔ
ｉ電極／ＳｉＮｘ誘電体膜（下部３０００Ａ、上部２０
００Ａ）／ＩＴＯ（２０００Ａ）（−）の構造で行った
。この時のＣ５電極１３の成膜温度は３００℃であった
。ＩＴＯの成膜温度と同じかまたはそれより低い温度で
下部誘電体膜１４を形成すると、ＩＴＯ膜や誘電体膜に
白濁現象や粒子荒れのない優れた液晶表示素子が得られ
た。この理由は、成膜温度が低いため、膜成長時に下地
のＩＴＯ膜の分解が少なく、またそれにもとづく分解Ｉ
ｎ原子の誘電体膜への移行現象が少なくなるためと考え
られる。
ｉ電極／ＳｉＮｘ誘電体膜（下部３０００Ａ、上部２０
００Ａ）／ＩＴＯ（２０００Ａ）（−）の構造で行った
。この時のＣ５電極１３の成膜温度は３００℃であった
。ＩＴＯの成膜温度と同じかまたはそれより低い温度で
下部誘電体膜１４を形成すると、ＩＴＯ膜や誘電体膜に
白濁現象や粒子荒れのない優れた液晶表示素子が得られ
た。この理由は、成膜温度が低いため、膜成長時に下地
のＩＴＯ膜の分解が少なく、またそれにもとづく分解Ｉ
ｎ原子の誘電体膜への移行現象が少なくなるためと考え
られる。
第４図、第５図に付加容量素子の誘電体１４．５の膜厚
を変化させた場合の効果を示す。第４図の斜線付棒グラ
フ（Ａ）は、誘電体膜の形成温度を３５０℃とし、１層
構造で膜厚５０００Ａとした場合の耐圧分布データを示
している。１００ｖ位の耐圧しかない結果になっている
。一方、同図白地の棒グラフ（Ｂ）は、下部誘電体膜１
４を形成温度２５０℃で膜厚３０００Ａとしその上に上
部誘電体膜５を形成温度３５０℃で膜厚２０００Ａ積層
した２層膜構造（合計膜厚５０００Ａ）とした場合の耐
圧分布データを示している。同じ膜厚であっても、１層
構造に較べて耐圧分布が大幅に改善されたことを示して
いる。
を変化させた場合の効果を示す。第４図の斜線付棒グラ
フ（Ａ）は、誘電体膜の形成温度を３５０℃とし、１層
構造で膜厚５０００Ａとした場合の耐圧分布データを示
している。１００ｖ位の耐圧しかない結果になっている
。一方、同図白地の棒グラフ（Ｂ）は、下部誘電体膜１
４を形成温度２５０℃で膜厚３０００Ａとしその上に上
部誘電体膜５を形成温度３５０℃で膜厚２０００Ａ積層
した２層膜構造（合計膜厚５０００Ａ）とした場合の耐
圧分布データを示している。同じ膜厚であっても、１層
構造に較べて耐圧分布が大幅に改善されたことを示して
いる。
第６図は２層構造膜で誘電体１４．５の膜厚をさらに増
加させた場合の結果である。下部誘電体膜１４を形成温
度２５０℃、膜厚４０００Ａとし、上部誘電体膜５とし
て温度３５０℃、膜厚３５００Ａ。
加させた場合の結果である。下部誘電体膜１４を形成温
度２５０℃、膜厚４０００Ａとし、上部誘電体膜５とし
て温度３５０℃、膜厚３５００Ａ。
２層の合計膜厚を７５００Ａとした場合の耐圧分布デー
タを示している。２層の膜厚５０００Ａの場合に較べ更
に耐圧が向上し、またリークも減少する結果となってい
る。
タを示している。２層の膜厚５０００Ａの場合に較べ更
に耐圧が向上し、またリークも減少する結果となってい
る。
〈発明の効果〉
本発明は以上詳細に説明したとおり、付加容量素子の誘
電体膜として成膜条件の異なる２層の窒化シリコン材料
を主体とする膜を用いることにより、Ｃｓ電極と誘電体
膜との界面の粒子荒れが抑制され、耐圧的にも十分満足
できる価が得られる効果がある。
電体膜として成膜条件の異なる２層の窒化シリコン材料
を主体とする膜を用いることにより、Ｃｓ電極と誘電体
膜との界面の粒子荒れが抑制され、耐圧的にも十分満足
できる価が得られる効果がある。
第１図は本発明の一実施例による薄膜トランジスタを用
いたアクティブ型液晶表示素子の部分平面図、第２図は
第１図Ｉ−Ｉ線の断面構造図、第３図は第１図■−■線
の断面構造図、第３図は付加容量の誘電体膜の成膜温度
と電気的耐圧との関係を示す説明図、第４図は誘電体膜
の１層構造および２層構造の場合の耐圧分布を示す説明
図、第５図は誘電体の膜厚を増加させた場合の耐圧分布
を示す説明図、第６図は従来のアクティブ型液晶表示素
子の等価回路図、第７図は従来のアクティブ型液晶表示
素子の部分平面図、第８図は第７図の■−■線の断面構
造図、第９図は第７図の■−■線の断面構造図である。 図において、１はガラス等の絶縁基板、２はタンタルゲ
ート電極、３はゲートパスバー、４はゲート絶縁膜（陽
極酸化膜）、５はゲート絶縁膜（上部誘電体膜）、６は
アモルファスシリコン（ａ−３ｔ）膜、７は保護絶縁膜
、８はｎ”−ａ−８ｉ膜、９はソースバスバー、１０は
ソース電極、１１はドレイン電極、１２は絵素電極（Ｉ
ＴＯ膜）、１３はＣｓ電極、１４は下部誘電体膜である
。 代理人 弁理士 杉 山 毅 至（他１名）＠１図 耐圧 （Ｖ） 第５図 １１２図 ＩＩ６図 渾 渇
いたアクティブ型液晶表示素子の部分平面図、第２図は
第１図Ｉ−Ｉ線の断面構造図、第３図は第１図■−■線
の断面構造図、第３図は付加容量の誘電体膜の成膜温度
と電気的耐圧との関係を示す説明図、第４図は誘電体膜
の１層構造および２層構造の場合の耐圧分布を示す説明
図、第５図は誘電体の膜厚を増加させた場合の耐圧分布
を示す説明図、第６図は従来のアクティブ型液晶表示素
子の等価回路図、第７図は従来のアクティブ型液晶表示
素子の部分平面図、第８図は第７図の■−■線の断面構
造図、第９図は第７図の■−■線の断面構造図である。 図において、１はガラス等の絶縁基板、２はタンタルゲ
ート電極、３はゲートパスバー、４はゲート絶縁膜（陽
極酸化膜）、５はゲート絶縁膜（上部誘電体膜）、６は
アモルファスシリコン（ａ−３ｔ）膜、７は保護絶縁膜
、８はｎ”−ａ−８ｉ膜、９はソースバスバー、１０は
ソース電極、１１はドレイン電極、１２は絵素電極（Ｉ
ＴＯ膜）、１３はＣｓ電極、１４は下部誘電体膜である
。 代理人 弁理士 杉 山 毅 至（他１名）＠１図 耐圧 （Ｖ） 第５図 １１２図 ＩＩ６図 渾 渇
Claims (1)
- 液晶セル基板上に、ゲート電極、半導体膜、ソース電極
及びドレイン電極を有する薄膜トランジスタと、該薄膜
トランジスタに並設された付加容量素子と、前記ドレイ
ン電極に連結された絵素電極とを配列してなるアクティ
ブ型液晶表示素子において、前記付加容量素子は１対の
電極間に低温窒化膜と高温窒化膜の積層膜を介在して成
ることを特徴とするアクティブ型液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16120788A JPH0812356B2 (ja) | 1988-06-29 | 1988-06-29 | アクティブ型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16120788A JPH0812356B2 (ja) | 1988-06-29 | 1988-06-29 | アクティブ型液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210333A true JPH0210333A (ja) | 1990-01-16 |
| JPH0812356B2 JPH0812356B2 (ja) | 1996-02-07 |
Family
ID=15730635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16120788A Expired - Lifetime JPH0812356B2 (ja) | 1988-06-29 | 1988-06-29 | アクティブ型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812356B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04128823A (ja) * | 1990-09-20 | 1992-04-30 | Hitachi Ltd | アクティブマトリックス基板 |
| JPH04265945A (ja) * | 1991-02-21 | 1992-09-22 | Sharp Corp | アクティブマトリクス基板 |
| US7190421B2 (en) | 1999-09-30 | 2007-03-13 | Samsung Electronics, Co., Ltd | Thin film transistor array panel for a liquid crystal display and methods for manufacturing the same |
| KR100767354B1 (ko) * | 2000-09-04 | 2007-10-16 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097385A (ja) * | 1983-11-01 | 1985-05-31 | セイコーインスツルメンツ株式会社 | 液晶表示用薄膜トランジスタ基板 |
-
1988
- 1988-06-29 JP JP16120788A patent/JPH0812356B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097385A (ja) * | 1983-11-01 | 1985-05-31 | セイコーインスツルメンツ株式会社 | 液晶表示用薄膜トランジスタ基板 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04128823A (ja) * | 1990-09-20 | 1992-04-30 | Hitachi Ltd | アクティブマトリックス基板 |
| JPH04265945A (ja) * | 1991-02-21 | 1992-09-22 | Sharp Corp | アクティブマトリクス基板 |
| US7190421B2 (en) | 1999-09-30 | 2007-03-13 | Samsung Electronics, Co., Ltd | Thin film transistor array panel for a liquid crystal display and methods for manufacturing the same |
| US7220991B2 (en) | 1999-09-30 | 2007-05-22 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for liquid crystal display |
| US7675062B2 (en) | 1999-09-30 | 2010-03-09 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for liquid crystal display |
| KR100767354B1 (ko) * | 2000-09-04 | 2007-10-16 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812356B2 (ja) | 1996-02-07 |
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