KR970000469B1 - 액정 표시 장치용 박막 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제1도(a)는 종래의 박막 트랜지스터 단면도.
제1도(b)는 종래의 박막 트랜지스터 배열을 설명하기 위한 평면도.
제2도(a)는 종래의 하부 게이트형 박막 트랜지스터 제조 공정을 나타내는 단면도.
제2도(b)는 종래의 상부 게이트형 박막 트랜지스터 단면도.
제3도(a)는 본 발명의 박막 트랜지스터 제조 공정을 나타내는 단면도.
제3도(b)는 본 발명의 소스/드레인 집합을 나타내는 단면도.
제3도(c)는 본 발명의 박막 트랜지스터의 배열을 나타내는 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 유리 기판 2 : 게이트 라인
3 : 게이트 절연막 3a : 채널 보호막
3b : 보호막 3c : 제2게이트 절연막
4 : 비정질 실리콘막 5 : 고농도 도핑된 비정질 실리콘막
6 : 화소 전극 7 : 소스/드레인 전극
7a : 이온 샤워드 팔라듐막(ion showered Pd)
7b : 팔라듐 실리사이드(paladium silicide)
8 : 저장 캐패시터(storage capacitor)
9 : 소스/드레인 접합
본 발명은 박막 트랜지스터와 저장 캐패시터를 포함하는 액정 표시 장치용 박막 트랜지스터의 구조 및 제조공정에 관한 것이다.
최근에 수소화된 비정질 실리콘(이하, a-Si라고 부른다)을 이용한 박막 트랜지스터를 저온에서 제조하는 것이 가능하고 또한 안전성도 우수하기 때문에 액정 표시 장치의 각 화소를 제어하는 소자로 많이 이용되고 있다. 이러한 a-Si 박막 트랜지스터 구조를 설계할 때에는 일반적으로 다음 두 가지의 조건을 만족시켜야 한다. 첫째, 게이트 절연막과 a-Si막 사이의 계면 준위 밀도(density of interface states)가 전계 효과 이동도나 문턱 전압(threshold voltage) 등의 전기적 특성에 큰 영향을 미치기 때문에 이것을 최소화하기 위해서는 진공 상태에서 연속적으로 게이트 절연막과 a-Si막을 증착시켜야 한다. 둘째, 가장 좋은 오믹접촉(ohmic contact)을 얻기 위해서는 a-Si막과 고농도로 도핑된 a-Si막을 진공상태하에서 연속적으로 증착시켜야 한다. a-Si박막 트랜지스터의 구조로는 일반적인 MOS 트랜지스터의 구조를 갖는 상부 게이트형과 게이트가 아래 쪽에 있고 소스/드레인이 위쪽에 있는 MOS의 역구조를 갖는 하부 게이트형의 두 가지가 있다. 그런데, 상부 게이트형의 박막 트랜지스터보다는 하부 게이트형의 박막 트랜지스터가 위의 두가지 조건을 비교적 잘 만족시키므로, 하부 게이트형 박막 트랜지스터가 액정 표시 장치의 각 화소를 제어하는 소자로서 많이 이용되고 있다.
그러나, 전술한 하부 게이트형 박막 트랜지스터는 제작 공정 중의 사진 식각 공정에서 6개 내지 9개의 마스크를 이용하여야 하므로, 그 고정이 비교적 복잡하고 결합 발생률이 높다. 따라서, 생산 수율이 낮아지게 되기 때문에 현재 액정 표시 장치의 가장 큰 해결 과제인 저가격화에 불리하다.
이러한 종래 기술의 문제점들을 공지 기술예를 보이고 있는 첨부 도면 제1도 및 제2도에 따라 이하에서 상세히 설명한다.
제1도(a)는 종래의 하부 게이트형의 채널 보호막형 박막 트랜지스터의 단면도를 나타내고 제1도(b)는 이러한 박막 트랜지스터의 배열 및 저장 캐패시트를 나타내고 있다. 제2(a)는 제1도(a)의 하부 게이트형 박막 트랜지스터의 제조 공정도이다. 제2도(a)에 도시된 바와 같이 먼저 유리 기판(1) 상부에 게이트 라인(2)를 형성한다. 그후 SiNx로 게이트 절연막(3)과 a-Si막(4)를 연속적으로 증착시킨 후 채널보호막(3a)를 형성한다. 고농도로 도핑된 a-Si막(5)을 증착시켜 a-Si섬을 형성하고, 화소 전극(6)을 형성한다. 소스/드레인 전극(7)을 형성한 후 보호막(3b)을 형성한다.
제2도(a)로부터 명백한 바와 같이, 하부 게이트형 채널 보호막형 박막 트랜지스터를 제조하기 위해서는 최소한 6개의 마스크가 필요하다. 또한, a-Si막(4)과 고농도로 도핑된 a-Si막(5)는 채널 보호막(3a)가 중간에 들어가기 때문에 연속적으로 증착시킬 수가 없다. OFF전류(OFF current)를 줄이기 위해서는 a-Si막(4)를 얇게 해야 하는데, 채널 보호막은 이런 목적으로 쓰인다. 소스/드레인(5)이 양호한 접촉을 얻기 위하여 a-Si막(4)위의 천연 산화물을 제거하는 공정이 반드시 필요한데, 그 부식공정 중에 절연층이 SiNx막(채널 보호막, 3a)도 부식된다. 이 때문에 감광막(photoresit)에 핀홀(pinhole)이 있으며 그대로 SiNx막에 핀홀이 발생하여 단락, 즉 쇼트의 원인이 된다. 이와 같이, 채널 보호막을 쓰기 위해서는 소스/드레인을 얻는 과정에서 결함 발생률이 높고, 좋은 오믹 접촉을 얻기 어렵다는 단점을 감수해야 한다. 또한 게이트 라인(2)으로는 유리 기판(1)에 집착성이 큰 Cr, Mo, Ta/Mo 등을 이용해야 하는데, 이러한 금속들은 박막의 전기적 비저항이 50μΩ㎝정도로서 비교적 저항이 크기 때문에 게이트 신호 지연(gate pules delay)이 커지게 되어 액정 표시 장치의 대화면화에 불리하다.
제2도(b)는 종래의 상부 게이트형 박막 트랜지스터의 단면도이다. 채널 보호막이 없이 OFF전류를 줄이기 위하여 얇은 a-Si막을 얻을 수 있는 방법은 상부 게이트형 트랜지스터를 이용하는 것이다. 그런데, 제2도(b)에서 보는 바와 같이, 종래에 고려되어 오던 상부 게이트형은 종래의 하부 게이트형과 마찬가지로 여전히 오믹 접촉이 문제를 가지고 있을 뿐만 아니라, 게이트-소스간의 단락 발생 문제가 생기고, 게이트 라인이 a-Si, SiNx, A1 게이트로 구성되어 있으므로, MOS 커패시터를 이루게 되어 기생 용량(parasitic capacitance)이 커지고, 그 구조도 복잡해지는 단점이 있다. 제2도(b)에 있어서, 미설명 부호 10은 차광막을 나타낸다.
본 발명은 전술한 종래 기술의 문제점을 제거하기 위하여 전기적 저항이 종래의 하부 게이트형 박막 트랜지스터의 게이트 라인에 이용되던 금속들이 1/10 정도인 A1(박막의 비저항이 약 4μΩ㎝)을 게이트 라인으로 사용해서 게이트 신호 지연을 줄이고, 공정에 이용되는 마스크 수를 6개 내지 9개에서 4개로 줄일 수 있는 액정표시 장치용 박막 트랜지스터의 구조 및 제조 방법을 제공함에 그 목적이 있다.
본 발명은 또한 화소의 밀도 및 개구율(aperture ratio)이 증가한 액정 표시 장치를 제공함을 목적으로 한다. 위에 형성된 소스/드레인 전극, 상기 유리 기판 및 부분적으로 상기 소스/드레인 전극 위에 형성된 비정질 실리콘막, 이 비정질 실리콘 위에 형성된 제1게이트 절연막, 이 제1게이트 절연막과 상기 소스/드레인 전극 및 상기 화소 전극 위에 형성된 제2게이트 절연막과 상기 제1게이트 절연막의 바로 위에 배치하도록 상기 제2게이트 절연막 위에 형성된 게이트 전극을 포함하는 액정 표시 장치용 박막 트랜지스터를 제공함으로써 달성된다.
또한, 본 발명의 전술한 목적은 유리 기판 위에 제조된 박막 트랜지스터와 이 박막 트랜지스터의 소스/드레인 전극에 연결된 화소 전극과 화소 전극에 연결된 저장 커패시터를 제공함으로써 달성된다.
이제 본 발명의 실시예를 제3도를 참조하여 상세히 설명한다. 이 도면에 있어서, 제1도 및 제2도에 사용된 동일한 요소에 대해서는 동일한 참조 부호를 사용한다.
제3도(a)도는 본 발명이 박막 트랜지스터를 제조하는 공정을 나타내고 있다. 먼저 유리 기판(1)위에 투명 전도층 ITO(indium tin oxide)을 증착하고 화소 전극(6)을 형성한다. 이어서 Pd막(7a)를 증착하고 이온 샤워(ion shower)로 고농도의 n-타입 혹은 p-타입 이온을 Pd막(7a)에 주입시킨 후 소스/드레인 전극을 형성한 다음, 진공 상태를 깨뜨리지 않고, a-Si막(4)와 제1게이트 절연막(3)으로서 SiNx막을 플라즈막 CVD법으로 연속적으로 증착한다. SiNx막과 a-Si막(4)를 동시에 에칭해서 활성 영역을 형성한다. 다음에는 SiO2를 증착시켜 제2게이트절연막(3c)을 형성한다. 이어서, A1을 증착시키고 게이트 전극(2)을 형성한다. 그후, 약 200∼400℃ 정도로 열처리를 한다.
본 발명의 상기 실시예에서는 상기 제2게이트 절연막(3c) 종래의 상부 게이트형에서 문제가 되었던 게이트/소스간의 단락 문제를 해결하고 동시에 게이트 절연막에 핀홀이 생기더라도 단락을 방지하고 화소 전극의 보호막으로 작용한다. 이때 제2게이트절연막(3c)으로는 SiNx보다 SiO2나 TaOx가 더 적합하다. 왜냐하면 제2게이트절연막(3c)으로 SiNx을 형성할 때 원료 가스로 암모니아(NH3), 수소화실리콘(SiH4), 수소(H2) 등의 환원성 가스를 사용하여야 하므로 화소전극이 침해되어서 빛의 투과율을 저하시키고 누설전류를 증가시키는 등의 나쁜 영향이 있기 때문이다. 한편, 제2게이트 절연막(3c)이 화소 전극(6)과 함께 저장 커패시터를 구성할 때에는 유전체층으로 작용하므로, 더 큰 용량이 필요한 경우에는 비유전율이 큰 TaOx가 유리하다. 이러한 제2게이트절연막(3c)은 트랜지스터에서는 게이트 절연막, 커패시터에서는 유전체, 그리고 투명전극의 화소 전극상에서는 보호막으로 작용한다. 게이트 전극(2)은 전기적 저항이 낮은 A1로 형성되므로 게이트 신호 지연은 줄어든다. 또한, 상기 열처리과정을 통하여 A1에 있는 응력이 감소할 뿐만 아니라, 소스/드레인 전극에서 고농도의 이온이 주입된 Pd과 a-Si이 반응을 해서 Pd2Si가 형성된다.
제3도(b)는 본 발명에 의한 실시예의 열처리 과정 전후의 상태를 도시하고 있다. Pd막(7a)에 비해서 a-Si막(4)은 얇게 형성되기 때문에 도시된 바와 같이 열처리 과정에 의하여 Pd를 싸고 있는 a-Si이 절반 정도 소모될 때까지 반응을 진행시키면 Pd2Si와 a-Si의 계면 근처에는 Pd에서 확산된 이온이 소스/드레인 전극과 오믹 접촉(ohmic contact)을 얻기 위한 접합을 형성하게 된다. 단결정 Si과 Pd이 반응할 경우에는 이때 생기는 점결함(point defects)들의 도움을 받아서 상당한 양의 이온이 약 200℃ 정도의 낮은 온도에서 재분배(redistribution)되는 것으로 알려져 있다. 더구나 본 발명에서 사용하고 있는 비정질 Si에는 더 많은 점결함들이 있기 때문에 도핑 이온의 재분배가 더욱 용이하다.
한편, 제3도(c)에서 보는 바와 같이 A1 게이트 전극(2)은 제2게이트 절연막(3c)이 덮여 있는, 바로 다음 열(列)에 위치한 화소 B이 전극(6) 위를 지나면서 저장 커패시터(8)을 형성하게 된다.
이상에서 설명한 바와 같은 구성으로 이루어지는 본 발명의 효과로는, 1) 제1도(b)와 제3도(c)를 비교해 보면 종래의 소자 구조 및 배열에서는 게이트 라인(2)의 양쪽에 화소 전극과의 간격이 필요한데 본 발명의 소자 구조 및 배열에서는 제3도(c)에서 보는 바와 같이, 한쪽에만 간격이 있으면 되기 때문에 화소의 밀도를 높일 수 있고 블랙 매트릭스(black matrix)부분의 면적이 줄어들게 되어 개구율(aperture ratio)이 증가된다.
2) 제1도(b)와 제3도(c)를 비교해 보면 본 발명의 저장 커패시터가 종래의 저장 커패시터보다 면적이 크기 때문에 더 큰 용랴을 얻을 수 있어서 더 밝은 액정 화면이 실현된다.
3) 본 발명의 소자 구조는 채널을 에칭할 필요가 없기 때문에 a-Si막을 얇게 할 수 있다. 따라서, OFF 전류를 낮게 할 수 있게 된다.
4) 본 발명의 소자 구조에서는 이용되는 게이트 전극용 금속에 비해서 전기적 저항이 1/10 이하인 A1을 게이트 전극으로 이용하기 때문에 게이트 신호 지연을 줄일 수 있다.
5) 종래의 박막 트랜지스터를 제조하기 위해서는 6개 내지 9개의 마스크가 필요한데 본 발명에서는 마스크수를 4개로 줄일 수 있으므로 생산 수율이 향상되고 저가격화가 가능해진다.
앞에서는 특정한 실시예를 들어 본 발명을 설명하였지만, 본 발명 분야에서 통상의 지식을 가진 자는 본 발명의 범위 내에서 본 발명에 다양한 변형 및 응용을 가할 수 있다는 사실을 알 수 있으므로, 본 발명은 상기 실시예에만 한정되는 것이 아니다.
Claims (7)
- 유리 기판, 상기 유리 기판위에 형성된 화소 전극, 상기 유리 기판 및 부분적으로 상기 화소 전극 윙에 형성된 소스/드레인 전극, 상기 유리 기판 및 부분적으로 상기 소스/드레인 전극 위에 형성된 비정질 실리콘막, 상기 비정질 실리콘 위에 형성된 제1게이트 절연막, 상기 제1게이트 절연막 위에 형성되고, 상기 소스/드레인 전극과 상기 화소 전극 위에 형성된 제2게이트 절연막, 및 상기 제1게이트 절연막의 바로 위에 배치하도록 상기 제2게이트 절연막 위에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터.
- 제1항에 있어서, 상기 소스/드레인 전극이 팔라듐(Pd)으로 형성되는 액정 표시 장치용 박막 트랜지스터.
- 제1항에 있어서, 상기 게이트 전극이 알루미늄(A1)으로 형성되는 액정 표시 장치용 박막 트랜지스터.
- 제2항 또는 제3항에 있어서, 상기 제2게이트 절연막이 SiO2 또는 TaOx으로 형성되는 액정 표시 장치용 박막 트랜지스터.
- 유리 기판 위에 화소전극을 형성하는 단계, 상기 유리 기판 및 부분적으로 상기 화소 전극 위에 소스/드레인 전극을 형성하기 위하여 팔라듐막을 형성하는 단계, 상기 유리 기판 및 부분적으로 상기 팔라듐막 위에 비정질 실리콘막을 형성하는 단계, 상기 비정질 실리콘막 위에 제1게이트 절연막으로서 SiNx막을 형성하는 단계, 상기 제1게이트 절연막의 바로 위에 배치하도록 상기 제2게이트 절연막 위에 게이트 전극을 형성하는 단계, 및 200℃ 내지 350℃에서 열처리하는 단계로 이루어지는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 제조방법.
- 제5항에 있어서, 상기 화소 전극이 투명 전도막 ITO(indium tin oxide)이고, 상기 제2게이트 절연막은 SiO2 또는 TaOx이며, 상기 게이트 전극은 A1인 액정 표시 장치용 박막 트랜지스터 제조 방법.
- 액정 표시 장치용의 상부 게이트형 박막 트랜지스터에 있어서, 소스/드레인막과 게이트 전극 사이에 제2게이트 절연막을 포함하며, 상기 제2게이트 절연막이 캐패시터의 유전층으로 되는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터.
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- 1993-10-13 KR KR1019930021158A patent/KR970000469B1/ko not_active IP Right Cessation
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| KR950012754A (ko) | 1995-05-16 |
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Legal Events
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