JPS61184517A - 薄膜素子 - Google Patents
薄膜素子Info
- Publication number
- JPS61184517A JPS61184517A JP60025834A JP2583485A JPS61184517A JP S61184517 A JPS61184517 A JP S61184517A JP 60025834 A JP60025834 A JP 60025834A JP 2583485 A JP2583485 A JP 2583485A JP S61184517 A JPS61184517 A JP S61184517A
- Authority
- JP
- Japan
- Prior art keywords
- film
- liquid crystal
- electrode
- thin film
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は表示装置特に大容量表示用液晶表示装置の表示
駆動用素子等として利用される薄膜素子の構造に関する
ものである。
駆動用素子等として利用される薄膜素子の構造に関する
ものである。
〈発明の背景〉
大容量の情報を正確にかつ任意のパターンで表示する手
段として、マトリックス状に配列された絵素を選択して
マトリックス表示を実行する液晶表示装置が知られてい
るが、このような液晶表示装置において高い表示コント
ラスト特性を有し大容量表示を行うために有効な駆動方
式としては、各絵素にスイッチング素子として動作する
薄膜トランジスタ（ＴＰＴ）と電荷保持用の薄膜コンデ
ンサを付加したいわゆるアクティブマトリックス駆動方
式が知られている（たとえば、Ｔ、Ｐ、Ｂｒｏｏｄｙｅ
ｔａｌ、ＩＥＥＥ Ｔｒａｎｓ 、Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ。
段として、マトリックス状に配列された絵素を選択して
マトリックス表示を実行する液晶表示装置が知られてい
るが、このような液晶表示装置において高い表示コント
ラスト特性を有し大容量表示を行うために有効な駆動方
式としては、各絵素にスイッチング素子として動作する
薄膜トランジスタ（ＴＰＴ）と電荷保持用の薄膜コンデ
ンサを付加したいわゆるアクティブマトリックス駆動方
式が知られている（たとえば、Ｔ、Ｐ、Ｂｒｏｏｄｙｅ
ｔａｌ、ＩＥＥＥ Ｔｒａｎｓ 、Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ。
ＥＤ ２０．（１９７３）９９５）ｏ以下、第２図を参
照しながら、表示絵素の各々にＴＰＴ及び薄膜コンデン
サを付加したマトリックス型液晶表示装置について説明
する。尚、第２図はこの液晶表示装置の１絵素分の等価
回路を表わす回路図である。この液晶表示装置の動作原
理は、次の如くである。
照しながら、表示絵素の各々にＴＰＴ及び薄膜コンデン
サを付加したマトリックス型液晶表示装置について説明
する。尚、第２図はこの液晶表示装置の１絵素分の等価
回路を表わす回路図である。この液晶表示装置の動作原
理は、次の如くである。
まずＴＰＴのソース電極２５に表示内容に応じた信号電
圧を印加する。この時１ζ°選択すべき絵素電極２０１
に対応するＴＰＴのゲート電極２７に走査ライン数に応
じた書き込み時間だけＴＰＴがオン状態となるスイッチ
ング電圧を印加すると、ソース電極２５からドレイン電
極２６を介して絵素電極２０１へ流れ込む電荷が薄膜コ
ンデンサ２０２にｔ蓄積される。次にスイッチング電圧
を解除してＴＰＴをオフ状態にすると、薄膜コンデンサ
２０２の蓄積電荷が解放されて薄膜コンデンサ２０２に
並列接続されだ絵素電極２０１に書き込み時間に比べ非
常に長い期間十分な電圧を印加することとなる。従って
、選択された絵素電極２０１に位置する液晶の電圧印加
爪間が長くなり、良好な表示コントラストを保持しなが
ら、同時にデユーティ比の大きなマルチプレックス駆動
を行なうことが可能となる。
圧を印加する。この時１ζ°選択すべき絵素電極２０１
に対応するＴＰＴのゲート電極２７に走査ライン数に応
じた書き込み時間だけＴＰＴがオン状態となるスイッチ
ング電圧を印加すると、ソース電極２５からドレイン電
極２６を介して絵素電極２０１へ流れ込む電荷が薄膜コ
ンデンサ２０２にｔ蓄積される。次にスイッチング電圧
を解除してＴＰＴをオフ状態にすると、薄膜コンデンサ
２０２の蓄積電荷が解放されて薄膜コンデンサ２０２に
並列接続されだ絵素電極２０１に書き込み時間に比べ非
常に長い期間十分な電圧を印加することとなる。従って
、選択された絵素電極２０１に位置する液晶の電圧印加
爪間が長くなり、良好な表示コントラストを保持しなが
ら、同時にデユーティ比の大きなマルチプレックス駆動
を行なうことが可能となる。
このような薄膜コンデンサは、１絵素分の限られたスペ
ース内に形成されかつ液晶に比べて十分に大きな電気容
量を有することが必要となるだめ、その形成方法及び材
料が限定されることになる。
ース内に形成されかつ液晶に比べて十分に大きな電気容
量を有することが必要となるだめ、その形成方法及び材
料が限定されることになる。
特に薄膜コンデンサを構成する誘電体膜は、ピンホール
フリーという観点からＣＶＤ法によるＳｉＯ２膜が使用
されていた。また、電極材料は透明導電膜を用いること
により、ｌ絵素分の面積を有効に使用している。
フリーという観点からＣＶＤ法によるＳｉＯ２膜が使用
されていた。また、電極材料は透明導電膜を用いること
により、ｌ絵素分の面積を有効に使用している。
上記薄膜コンデンサの誘電体膜の材料及び形成方法とし
て要求される条件としては、 （１）誘電率が大きいこと （２） ピンホールフリーであること（３）透明電極
の光透過率を低下させないものであること。
て要求される条件としては、 （１）誘電率が大きいこと （２） ピンホールフリーであること（３）透明電極
の光透過率を低下させないものであること。
（４）安価なガラス基板を使用できるような低温プロセ
スであること。
スであること。
といった制限が課せられる。
本発明は、上記薄膜コンデンサの誘電体膜として５ｉＮ
ｘ（ε＝６．４）と５ｉＯｚ（ε＝３．５）の積層膜を
使用して実効的誘電率をＳ ｉ０２単独の場合より増加
させると共に、その形成法としてプラズマＣＶＤ法を用
いるため、上記（２）ｆ３）（４）の条件にも合致した
誘電体膜を得ることができるものである。特に（３）に
ついては、ＳｉＯ□−８ｉ３Ｎ４の順で積層することに
より、透明導電膜の還元反応による光透過率の低下を防
止している。
ｘ（ε＝６．４）と５ｉＯｚ（ε＝３．５）の積層膜を
使用して実効的誘電率をＳ ｉ０２単独の場合より増加
させると共に、その形成法としてプラズマＣＶＤ法を用
いるため、上記（２）ｆ３）（４）の条件にも合致した
誘電体膜を得ることができるものである。特に（３）に
ついては、ＳｉＯ□−８ｉ３Ｎ４の順で積層することに
より、透明導電膜の還元反応による光透過率の低下を防
止している。
〈実施例〉
以下、第１図を参照しながら、本発明の１実施例につい
て説明する。
て説明する。
第１図は本発明を液晶表示装置に適用した場合の１実施
例を示す構造模式断面図である。このような液晶表示装
置は、一方のガラス基板１０に薄膜コンデンサ表示電極
及びＴＰＴを形成した後、他のガラス基板２０と貼り合
わせ、液晶を封入して製作される。本実施例では特に薄
膜コンデンサに関して詳細に説明する。
例を示す構造模式断面図である。このような液晶表示装
置は、一方のガラス基板１０に薄膜コンデンサ表示電極
及びＴＰＴを形成した後、他のガラス基板２０と貼り合
わせ、液晶を封入して製作される。本実施例では特に薄
膜コンデンサに関して詳細に説明する。
ガラス基板１０上に透明導電膜１１を真空蒸着法にて１
００ＯＡ程度の厚さに形成した後、フォトエツチング法
にてマトリックス表示に適合した電極パターンを形成す
る。次に、プラズマＣＶＤ法でＳｉＯ２膜１２全１２５
００Ａ、連続してＳｉＮｘ膜１３を厚さ３００ＯＡ程度
で同じくプラズマＣＶＤ法にて重畳形成する。ここでＳ
ｉＯ□膜１２は、ＳｉＳｉＨ４２０ｓｅ、Ｎ２Ｎ２０２
００ｓｃ、０．４ｔｏｒｒ。
００ＯＡ程度の厚さに形成した後、フォトエツチング法
にてマトリックス表示に適合した電極パターンを形成す
る。次に、プラズマＣＶＤ法でＳｉＯ２膜１２全１２５
００Ａ、連続してＳｉＮｘ膜１３を厚さ３００ＯＡ程度
で同じくプラズマＣＶＤ法にて重畳形成する。ここでＳ
ｉＯ□膜１２は、ＳｉＳｉＨ４２０ｓｅ、Ｎ２Ｎ２０２
００ｓｃ、０．４ｔｏｒｒ。
０．１Ｗ／冨基根基板温００℃、一方ＳｉＮｘ膜１３は
、ＳｉＨ４２０ｓｅｃｍ、ＮＨ３１８０ｓｅｃｍ、０．
３ｔｏｗ。
、ＳｉＨ４２０ｓｅｃｍ、ＮＨ３１８０ｓｅｃｍ、０．
３ｔｏｗ。
０．３Ｗ／ｃｒＡ 、基板温度３００℃の条件にて成膜
し、２層構造の誘電体膜とする。この場合、誘電体膜は
、ＳｉＮｘ膜１３のような高い誘電率を具備する材料を
用いることが薄膜コンデンサの容量を増す上で有利であ
る。しかしながら、Ｉ Ｔ Ｏ（Ｉｎ２０３・５ｎＯ２
）の様な透明導電膜１１上に直接ＳｉＮｘ膜１３を成膜
した場合、透明導電膜１１の透過率が著しく低下すると
共に、Ｓ ｉＮｘ膜１３の絶縁性も劣化するといった現
象が発生する。これは、ＳｉＮｘ膜１３の成膜時におけ
るＳｉＨ４拳ＮＨ３プラズマの還元性雰囲気にさらされ
るため透明導電膜１１が変質することに起因している。
し、２層構造の誘電体膜とする。この場合、誘電体膜は
、ＳｉＮｘ膜１３のような高い誘電率を具備する材料を
用いることが薄膜コンデンサの容量を増す上で有利であ
る。しかしながら、Ｉ Ｔ Ｏ（Ｉｎ２０３・５ｎＯ２
）の様な透明導電膜１１上に直接ＳｉＮｘ膜１３を成膜
した場合、透明導電膜１１の透過率が著しく低下すると
共に、Ｓ ｉＮｘ膜１３の絶縁性も劣化するといった現
象が発生する。これは、ＳｉＮｘ膜１３の成膜時におけ
るＳｉＨ４拳ＮＨ３プラズマの還元性雰囲気にさらされ
るため透明導電膜１１が変質することに起因している。
従って上述した如く本実施例ではＳｉＮｘ膜１３の成膜
前にＳｉＯ２膜１２全１２導電膜１１の保護層として、
約１００Ａ〜１０００Ａの厚さで薄く成膜した。これに
より、ＳｉＮｘ膜１３の高誘電特性を損なうことなく、
かつ透明導電膜１１の特性にも変化を与えることなく良
質の誘電体薄膜を成膜することができる。
前にＳｉＯ２膜１２全１２導電膜１１の保護層として、
約１００Ａ〜１０００Ａの厚さで薄く成膜した。これに
より、ＳｉＮｘ膜１３の高誘電特性を損なうことなく、
かつ透明導電膜１１の特性にも変化を与えることなく良
質の誘電体薄膜を成膜することができる。
尚、ＳｉＮｘ膜１３の形成方法としては、ＳｉＨ４・Ｎ
Ｈ３の熱分解法があるが、８００℃以上の高温プロセス
を必要とするため、ガラス基板ｌＯを使用する液晶表示
装置には、低温プロセスであるプラズマＣＶＤ法を適用
することが望まれる。
Ｈ３の熱分解法があるが、８００℃以上の高温プロセス
を必要とするため、ガラス基板ｌＯを使用する液晶表示
装置には、低温プロセスであるプラズマＣＶＤ法を適用
することが望まれる。
上記２層誘電体膜形成後、さらに真空蒸着法やスパッタ
法により、透明導電膜１４を積層し、パターン化して、
薄膜コンデンサの他方の電極兼表示用絵素電極を形成す
る０以上の工程により薄膜コンデンサが形成される。上
記薄膜コンデンサに並設してＴＰＴが形成される。Ｓｉ
Ｎｘ膜１３上に絵素電極と近接してＡｔ等から成るゲー
ト電極１５をパターン形成し、その表面にゲート絶縁膜
１６を被覆する。ゲート絶縁膜１６としては上記薄膜コ
ンデンサのＳｉＯ□膜とＳｉＮｘ膜の２層膜を用いても
良い。ゲート絶縁膜１６上にはＴｅ、アモルファスシリ
コン又はその他の材料から成る半導体層１７を堆積する
。半導体層１７には左右方向より１対のＡｔ等から成る
ソース電極１５とドレイン電極１９を堆積してパターン
成形し、ドレイン電極１９の片端は絵素電極の透明導電
膜１４と接触させて絵素電極とＴＰＴを接続する。液晶
表示セルを構成する他方のガラス基板２０には内面に上
記絵素電極に対向する対向電極を構成する透明導電膜２
１が形成され、両ガラス基板１０．２０で構成されるセ
ル内部には液晶２２が封入される。
法により、透明導電膜１４を積層し、パターン化して、
薄膜コンデンサの他方の電極兼表示用絵素電極を形成す
る０以上の工程により薄膜コンデンサが形成される。上
記薄膜コンデンサに並設してＴＰＴが形成される。Ｓｉ
Ｎｘ膜１３上に絵素電極と近接してＡｔ等から成るゲー
ト電極１５をパターン形成し、その表面にゲート絶縁膜
１６を被覆する。ゲート絶縁膜１６としては上記薄膜コ
ンデンサのＳｉＯ□膜とＳｉＮｘ膜の２層膜を用いても
良い。ゲート絶縁膜１６上にはＴｅ、アモルファスシリ
コン又はその他の材料から成る半導体層１７を堆積する
。半導体層１７には左右方向より１対のＡｔ等から成る
ソース電極１５とドレイン電極１９を堆積してパターン
成形し、ドレイン電極１９の片端は絵素電極の透明導電
膜１４と接触させて絵素電極とＴＰＴを接続する。液晶
表示セルを構成する他方のガラス基板２０には内面に上
記絵素電極に対向する対向電極を構成する透明導電膜２
１が形成され、両ガラス基板１０．２０で構成されるセ
ル内部には液晶２２が封入される。
液晶２２としてツィステッドネマティック型液晶を用い
た場合にはさらにラビング処理された液晶分子の配向層
が両ガラス基板１０．２０の液晶と接する位置に設けら
れる。絵素電極は表示面全体にわたってガラス基板１０
上にマ） ＩＪフックス状正規配列され、これに対応し
てＴＰＴも−Ｐ ） ＩＪフックス置される。ＴＰＴの
ゲート電極１５とソース電極１８は行列方向に共通連結
されて外部駆動回路に接続される。
た場合にはさらにラビング処理された液晶分子の配向層
が両ガラス基板１０．２０の液晶と接する位置に設けら
れる。絵素電極は表示面全体にわたってガラス基板１０
上にマ） ＩＪフックス状正規配列され、これに対応し
てＴＰＴも−Ｐ ） ＩＪフックス置される。ＴＰＴの
ゲート電極１５とソース電極１８は行列方向に共通連結
されて外部駆動回路に接続される。
ソース電極１８に信号電圧を印加し、ゲート電極１５に
スイッチング電圧を印加してＴＰＴを選択的にオンオフ
動作させ、表示情報に対応してソース電極１９より絵素
電極に電圧印加し、絵素電極と対向電極との間で印加さ
れる電界によって液晶の電気光学的効果に基く表示パタ
ーンを生起する。この時、絵素電極と下層の透明導電膜
１１との間で形成される薄膜コンデンサにも電荷が蓄積
され、この電荷がＴＰＴのオフ時に解放されるため、Ｔ
ＰＴのオフ動作後も絵素電極と対向電極間ｔｖ Ｍｌ
ｍコンデンサの時定数に応じて一定期間電界が印加され
ることとなり、液晶はＴＰＴオン時の電気光学効果を持
続する。従ってデユーティ比の高い表示駆動が行なわれ
る。薄膜コンデンサの中に介挿される誘電体膜は誘電率
の高いＳ ｉＮｘ膜１３で構成されているため電荷の蓄
積効率が高く、液晶に電圧印加する期間が非常に長くな
り、鮮明な画像が得られる。
スイッチング電圧を印加してＴＰＴを選択的にオンオフ
動作させ、表示情報に対応してソース電極１９より絵素
電極に電圧印加し、絵素電極と対向電極との間で印加さ
れる電界によって液晶の電気光学的効果に基く表示パタ
ーンを生起する。この時、絵素電極と下層の透明導電膜
１１との間で形成される薄膜コンデンサにも電荷が蓄積
され、この電荷がＴＰＴのオフ時に解放されるため、Ｔ
ＰＴのオフ動作後も絵素電極と対向電極間ｔｖ Ｍｌ
ｍコンデンサの時定数に応じて一定期間電界が印加され
ることとなり、液晶はＴＰＴオン時の電気光学効果を持
続する。従ってデユーティ比の高い表示駆動が行なわれ
る。薄膜コンデンサの中に介挿される誘電体膜は誘電率
の高いＳ ｉＮｘ膜１３で構成されているため電荷の蓄
積効率が高く、液晶に電圧印加する期間が非常に長くな
り、鮮明な画像が得られる。
〈発明の効果〉
以上詳説した如く液晶表示装置等の大容量性表示装置に
使用する薄膜コンデンサは、誘電体膜を透明導電膜でサ
ンドイッチ状に挟設するという特殊な構造であるため、
誘電体膜形成時に透明電極への影響を考慮しなければな
らないが、本発明は、このような条件下で透明導電膜に
悪影響を与えることなく優れた特性の誘電体膜を形成す
ることができ、ＴＰＴ等のスイッチング素子と連結して
表示装置の駆動用薄膜コンデンサに利用した場合に多大
な効果を奏するものである。
使用する薄膜コンデンサは、誘電体膜を透明導電膜でサ
ンドイッチ状に挟設するという特殊な構造であるため、
誘電体膜形成時に透明電極への影響を考慮しなければな
らないが、本発明は、このような条件下で透明導電膜に
悪影響を与えることなく優れた特性の誘電体膜を形成す
ることができ、ＴＰＴ等のスイッチング素子と連結して
表示装置の駆動用薄膜コンデンサに利用した場合に多大
な効果を奏するものである。
第１図は本発明の１実施例を説明する液晶表示装置の模
式断面図である。 第２図は従来の液晶表示装置の１絵素分の等価回路を表
わす回路図である。
式断面図である。 第２図は従来の液晶表示装置の１絵素分の等価回路を表
わす回路図である。
Claims (1)
- １、スイッチング素子に連結され、表示駆動用電圧が印
加される電極にＳｉＯ＿２膜とＳｉＮｘ膜の２層誘電体
膜を介して対向する導電膜を設け、容量性を有する回路
素子機能を構成したことを特徴とする薄膜素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025834A JPS61184517A (ja) | 1985-02-12 | 1985-02-12 | 薄膜素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025834A JPS61184517A (ja) | 1985-02-12 | 1985-02-12 | 薄膜素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184517A true JPS61184517A (ja) | 1986-08-18 |
| JPH0580651B2 JPH0580651B2 (ja) | 1993-11-09 |
Family
ID=12176885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025834A Granted JPS61184517A (ja) | 1985-02-12 | 1985-02-12 | 薄膜素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184517A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148239A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | アクテイブマトリツクス型液晶表示装置 |
| JPH01102525A (ja) * | 1987-10-16 | 1989-04-20 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレー、その製造方法およびこれを用いた液晶表示装置 |
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| US5528396A (en) * | 1987-06-10 | 1996-06-18 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices with a holding capacitance between the pixel electrode and a scanning signal line |
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|---|---|---|---|---|
| JPS58125087A (ja) * | 1982-01-21 | 1983-07-25 | 社団法人日本電子工業振興協会 | マトリツクス型液晶表示装置 |
| JPS6097385A (ja) * | 1983-11-01 | 1985-05-31 | セイコーインスツルメンツ株式会社 | 液晶表示用薄膜トランジスタ基板 |
-
1985
- 1985-02-12 JP JP60025834A patent/JPS61184517A/ja active Granted
Patent Citations (2)
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| US5708484A (en) * | 1987-06-10 | 1998-01-13 | Hitachi, Ltd. | TFT active matrix liquid crystal display devices with two layer gate lines, the first being the same level and material as gate electrodes |
| JPH01102525A (ja) * | 1987-10-16 | 1989-04-20 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレー、その製造方法およびこれを用いた液晶表示装置 |
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| US5671027A (en) * | 1990-10-17 | 1997-09-23 | Hitachi, Ltd. | LCD device with TFTs in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films and before the deposition of the silicon gate insulator |
| US5610738A (en) * | 1990-10-17 | 1997-03-11 | Hitachi, Ltd. | Method for making LCD device in which gate insulator of TFT is formed after the pixel electrode but before the video signal line |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580651B2 (ja) | 1993-11-09 |
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