JPH02108029A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JPH02108029A JPH02108029A JP63262350A JP26235088A JPH02108029A JP H02108029 A JPH02108029 A JP H02108029A JP 63262350 A JP63262350 A JP 63262350A JP 26235088 A JP26235088 A JP 26235088A JP H02108029 A JPH02108029 A JP H02108029A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- picture element
- layer
- active matrix
- matrix substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 28
- 239000011159 matrix material Substances 0.000 title claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 5
- 230000007547 defect Effects 0.000 abstract description 10
- 230000002087 whitening effect Effects 0.000 abstract description 7
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000008187 granular material Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 40
- 239000010410 layer Substances 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000013618 particulate matter Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、液晶等と組合せてマトリクス表示装置を構成
するための、付加容量を備えたアクティブマトリクス基
板に関する。
するための、付加容量を備えたアクティブマトリクス基
板に関する。
(従来の技術)
第3図は付加容量を備えた従来のアクティブマトリクス
基板を用いたマトリクス表示装置の等価回路図である。
基板を用いたマトリクス表示装置の等価回路図である。
ゲートハス配線5及びソース配線11が互いに直交する
ように配される。それぞれの交点には薄膜トランジスタ
(以下ではrTFT Jと称す)15が配され、ゲート
バス配線5にはゲー1へ電極4がソースハス配線11に
はソース電極12がそれぞれ接続される。ドレイン電極
13には絵素による容量CLC及び付加容量Csか接続
されている。
ように配される。それぞれの交点には薄膜トランジスタ
(以下ではrTFT Jと称す)15が配され、ゲート
バス配線5にはゲー1へ電極4がソースハス配線11に
はソース電極12がそれぞれ接続される。ドレイン電極
13には絵素による容量CLC及び付加容量Csか接続
されている。
第4図は、従来の付加容量を備えたアクティブマトリク
ス基板の一例の拡大図であり、第5図は第4図のV−V
線に沿った断面図である。
ス基板の一例の拡大図であり、第5図は第4図のV−V
線に沿った断面図である。
以下製造工程に従ってこのアクティブマトリクス基板の
構成を説明する。ガラス基板1の上に。
構成を説明する。ガラス基板1の上に。
スハッタにより厚さ1000〜4000人のTa2es
のベースコ−1・絶縁膜3が形成される。次にスパッタ
リングにより、 2000〜4000人の厚さでTaの
膜が形成され、フォトエツチング等によりゲートハス配
線5(ゲート電極4)が形成される。ゲートバス配線5
(ゲート電極4)の表面層を陽極酸化して。
のベースコ−1・絶縁膜3が形成される。次にスパッタ
リングにより、 2000〜4000人の厚さでTaの
膜が形成され、フォトエツチング等によりゲートハス配
線5(ゲート電極4)が形成される。ゲートバス配線5
(ゲート電極4)の表面層を陽極酸化して。
下部ゲート絶縁膜6を形成する。この後に付加容量用配
線I6及び付加容量用電極2が形成される。
線I6及び付加容量用電極2が形成される。
付加容量用配線16及び付加容量用電極2にはインジウ
ムチンオキシド(以下ではrlTOJと称す)が用いら
れ、スパッタリングとフォトエツチングにより、第4図
に示された形状に形成される。次にこの基板の全面に亘
ってプラズマCVD (Chem i ca IVap
or Deposition)法により、 1000〜
5000人の厚さで窒化シリコンから成るゲート絶縁膜
7が形成される。このゲート絶縁膜7は付加容量用電極
2の上では誘電体膜として作用する。引き続いて100
〜1000人の厚さのアモルファスシリコン膜(以下で
はr a−5t膜」と称する)8.及び1000〜50
00人の厚さの窒化シリコンから成る保護絶縁膜9が形
成される。a−5i膜8及び保護絶縁膜9はマスクを用
い、フォトエツチングによってパターン形成される。そ
の上には100〜1000人の厚さのリンドープn”−
a−3t膜10が形成され、さらにソースバス配線11
.ソース電極12.及びドレイン電極13が形成される
。ドレイン電極13に接して絵素電極14が形成される
。該絵素電極14には、 ITOが用いられる。
ムチンオキシド(以下ではrlTOJと称す)が用いら
れ、スパッタリングとフォトエツチングにより、第4図
に示された形状に形成される。次にこの基板の全面に亘
ってプラズマCVD (Chem i ca IVap
or Deposition)法により、 1000〜
5000人の厚さで窒化シリコンから成るゲート絶縁膜
7が形成される。このゲート絶縁膜7は付加容量用電極
2の上では誘電体膜として作用する。引き続いて100
〜1000人の厚さのアモルファスシリコン膜(以下で
はr a−5t膜」と称する)8.及び1000〜50
00人の厚さの窒化シリコンから成る保護絶縁膜9が形
成される。a−5i膜8及び保護絶縁膜9はマスクを用
い、フォトエツチングによってパターン形成される。そ
の上には100〜1000人の厚さのリンドープn”−
a−3t膜10が形成され、さらにソースバス配線11
.ソース電極12.及びドレイン電極13が形成される
。ドレイン電極13に接して絵素電極14が形成される
。該絵素電極14には、 ITOが用いられる。
(発明が解決しようとする課題)
このようにして作製されたアクティブマトリクス基板は
、付加容量用電極2としてITOの透明電極を用い、絵
素電極14と付加容量用電極2との間には、誘電体膜と
してゲート絶縁膜7が配されている。このゲート絶縁膜
7として高温で生成される窒化シリコン(膜の生成温度
300°C以上)を用いた場合、 ITOで形成された
付加容量電極2及び付加容量用配線16との界面に粒状
物が生じ、付加容量Csの耐電圧の低下を来たす。それ
ばかりではなくこの粒状物の生成は、絵素電極14と付
加容量用電極2との間の耐圧低下及び電荷のリークの原
因となり、さらに、付加容量用配線16とソース配線1
1との間の絶縁にも影響を及ぼす。絵素電極14と付加
容量用電極2との間の電荷リークは、相当する絵素の点
欠陥となるが、ソースバス配線11と付加容量用配線1
6との間の絶縁不良は、それに相′当するソースバスに
接続される絵素のすべてが欠陥となるライン欠陥につな
がる。さらにこの粒状物の生成によって絵素の光の透過
率が低下し5時には絵素の白化につながる。いずれの場
合でも。
、付加容量用電極2としてITOの透明電極を用い、絵
素電極14と付加容量用電極2との間には、誘電体膜と
してゲート絶縁膜7が配されている。このゲート絶縁膜
7として高温で生成される窒化シリコン(膜の生成温度
300°C以上)を用いた場合、 ITOで形成された
付加容量電極2及び付加容量用配線16との界面に粒状
物が生じ、付加容量Csの耐電圧の低下を来たす。それ
ばかりではなくこの粒状物の生成は、絵素電極14と付
加容量用電極2との間の耐圧低下及び電荷のリークの原
因となり、さらに、付加容量用配線16とソース配線1
1との間の絶縁にも影響を及ぼす。絵素電極14と付加
容量用電極2との間の電荷リークは、相当する絵素の点
欠陥となるが、ソースバス配線11と付加容量用配線1
6との間の絶縁不良は、それに相′当するソースバスに
接続される絵素のすべてが欠陥となるライン欠陥につな
がる。さらにこの粒状物の生成によって絵素の光の透過
率が低下し5時には絵素の白化につながる。いずれの場
合でも。
表示品位が低下し、製造の歩留りが大きく低下する原因
となっている。
となっている。
本発明はこのような現状に鑑みてなされたものであり1
本発明の目的は9点欠陥やライン欠陥。
本発明の目的は9点欠陥やライン欠陥。
さらに絵素の白化の発生が少なく、シかも耐電圧の高い
付加容量を有するアクティブマトリクス基板を提供する
ことである。
付加容量を有するアクティブマトリクス基板を提供する
ことである。
(課題を解決するための手段)
本発明のアクティブマトリクス基板は、絶縁性基板上に
マトリクス状に配列された絵素電極、該絵素電極の下方
に形成された付加容量用電極、及び該付加容量用電極と
該絵素電極との間に配された誘電体膜を備えたアクティ
ブマトリクス基板であって、該誘導体膜が二層構造を有
し、該二層構造の上側の層と下側の層とが互いに異なる
材質で形成されており、そのことによって上記目的が達
成される。
マトリクス状に配列された絵素電極、該絵素電極の下方
に形成された付加容量用電極、及び該付加容量用電極と
該絵素電極との間に配された誘電体膜を備えたアクティ
ブマトリクス基板であって、該誘導体膜が二層構造を有
し、該二層構造の上側の層と下側の層とが互いに異なる
材質で形成されており、そのことによって上記目的が達
成される。
また2本発明のアクティブマトリクス基板は。
前記上側の層をゲート絶縁膜とし、前記下側の層をヘー
スコート絶縁膜とすることもできる。
スコート絶縁膜とすることもできる。
さらに2本発明のアクティブマトリクス基板は。
前記付加容量電極をITOとし、前記上側の層を窒化シ
リコンとすることもできる。
リコンとすることもできる。
(作用)
本発明のアクティブマトリクス基板に於いては。
絵素電極と付加容量用電極との間に配された誘電体膜が
二層構造を有しており、この二層の膜を付加容量用電極
上で粒状物の生成が押えられるように選ぶことができる
ので、絵素欠陥や絵素の白化の発生が低減される。また
、該二層構造の一方をTazOs等の誘電率の高い層で
、他方をSiNx等の耐電圧の高い層で構成することに
より、付加容量Csの静電容量の向上、耐電圧の向上が
なされる。
二層構造を有しており、この二層の膜を付加容量用電極
上で粒状物の生成が押えられるように選ぶことができる
ので、絵素欠陥や絵素の白化の発生が低減される。また
、該二層構造の一方をTazOs等の誘電率の高い層で
、他方をSiNx等の耐電圧の高い層で構成することに
より、付加容量Csの静電容量の向上、耐電圧の向上が
なされる。
(実施例)
本発明を実施例について以下に説明する。第1図は本発
明のアクティブマトリクス基板の一実施例の平面図であ
る。第2図は第1図の■−■線に沿った断面図である。
明のアクティブマトリクス基板の一実施例の平面図であ
る。第2図は第1図の■−■線に沿った断面図である。
ガラス基板1上に、スパッタリング及びフォトエツチン
グにより、 ITO膜の付加容量用配線16及び付加容
量用電極2が、膜厚約2000人で形成される。次にス
パッタリングにより、膜厚約5000人のベースコート
絶縁膜3が形成される。ベースコート絶縁膜3はTa2
05によって形成され、誘電率ε−20である。次にT
a金属から成るゲートバス配線5(ゲート電極4)がス
パッタリングとフォトエツチングにより、膜厚約300
0人で形成される。このゲートバス配線5(ゲート電極
4)は陽極酸化され、その表面の約1000人の厚さの
部分が酸化タンタルとなる。この酸化タンタル膜が下部
ゲート絶縁膜6となる。次にプラズマCVDにより、こ
の基板全面に亘って、窒化シリコンのゲート絶縁膜7が
形成される。引き続いてプラズマCVD法によりa−3
i膜8.窒化シリコンの保護絶縁膜9が積層され、フォ
トマスクを用いたフォトエツチングによりパターン形成
される。その上にはリンドープn”−a−3i膜10が
形成され、さらに。
グにより、 ITO膜の付加容量用配線16及び付加容
量用電極2が、膜厚約2000人で形成される。次にス
パッタリングにより、膜厚約5000人のベースコート
絶縁膜3が形成される。ベースコート絶縁膜3はTa2
05によって形成され、誘電率ε−20である。次にT
a金属から成るゲートバス配線5(ゲート電極4)がス
パッタリングとフォトエツチングにより、膜厚約300
0人で形成される。このゲートバス配線5(ゲート電極
4)は陽極酸化され、その表面の約1000人の厚さの
部分が酸化タンタルとなる。この酸化タンタル膜が下部
ゲート絶縁膜6となる。次にプラズマCVDにより、こ
の基板全面に亘って、窒化シリコンのゲート絶縁膜7が
形成される。引き続いてプラズマCVD法によりa−3
i膜8.窒化シリコンの保護絶縁膜9が積層され、フォ
トマスクを用いたフォトエツチングによりパターン形成
される。その上にはリンドープn”−a−3i膜10が
形成され、さらに。
Ti金属から成るソースバス配線11.ソース電極12
゜及びドレイン電極13がスパッタリングとエツチング
によりパターン形成される。次にドレイン電極13に接
して絵素電極14が形成される。絵素電極14はITO
により形成されている。
゜及びドレイン電極13がスパッタリングとエツチング
によりパターン形成される。次にドレイン電極13に接
して絵素電極14が形成される。絵素電極14はITO
により形成されている。
第2図に示されるように、絵素電極14と付加容量用電
極2との間には、それぞれが誘電体として働(ベースコ
ート絶縁膜3及びゲート絶縁膜7が挟まれている。ベー
スコート絶縁膜3の材質はTazOsであり、ゲート絶
縁膜7に用いられる窒化シリコンに比べ誘電率は約3倍
の大きさであるため、付加容量C3全体の静電容量が向
上している。また窒化シリコン膜が挾まれているため、
耐電圧が向上している。そのため、付加容量の電荷保持
率が高<、シかも絵素欠陥の発生の少ないアクティブマ
トリクス基板を得ることができる。また、 ITOで形
成された付加容量用電極2及び付加容量用配線16と、
窒化シリコンで形成されたゲート絶縁膜7との間には、
TazOsのベースコート絶縁膜3が配されている
ので1粒状物の生成が押えられ、絵素欠陥や絵素の白化
の発生が低減されている。
極2との間には、それぞれが誘電体として働(ベースコ
ート絶縁膜3及びゲート絶縁膜7が挟まれている。ベー
スコート絶縁膜3の材質はTazOsであり、ゲート絶
縁膜7に用いられる窒化シリコンに比べ誘電率は約3倍
の大きさであるため、付加容量C3全体の静電容量が向
上している。また窒化シリコン膜が挾まれているため、
耐電圧が向上している。そのため、付加容量の電荷保持
率が高<、シかも絵素欠陥の発生の少ないアクティブマ
トリクス基板を得ることができる。また、 ITOで形
成された付加容量用電極2及び付加容量用配線16と、
窒化シリコンで形成されたゲート絶縁膜7との間には、
TazOsのベースコート絶縁膜3が配されている
ので1粒状物の生成が押えられ、絵素欠陥や絵素の白化
の発生が低減されている。
(発明の効果)
本発明のアクティブマトリクス基板はこのように絵素電
極と付加容量用電極との間に二層構造の該電体膜を有す
るので、該二層構造を付加容量用電極上での粒状物の生
成が押えられるように選択することにより、絵素欠陥や
絵素の白化が低減される。また該二層構造を、材質の異
なる層で構成することにより、付加容量Csの特性を変
えることができる。
極と付加容量用電極との間に二層構造の該電体膜を有す
るので、該二層構造を付加容量用電極上での粒状物の生
成が押えられるように選択することにより、絵素欠陥や
絵素の白化が低減される。また該二層構造を、材質の異
なる層で構成することにより、付加容量Csの特性を変
えることができる。
4、 ゛の なi′日
第1図は本発明のアクティブマトリクス基板の一実施例
を示す平面図、第2図は第1図の■−■線に沿った断面
図、第3図は従来のアクティブマトリクス基板を用いた
マトリクス表示装置の等価回路図、第4図は従来のアク
ティブマトリクス基板の一例を示す平面図、第5図は第
4図のV−■線に沿った断面図である。
を示す平面図、第2図は第1図の■−■線に沿った断面
図、第3図は従来のアクティブマトリクス基板を用いた
マトリクス表示装置の等価回路図、第4図は従来のアク
ティブマトリクス基板の一例を示す平面図、第5図は第
4図のV−■線に沿った断面図である。
2・・・付加容量用電極、3・・・ベースコート絶縁膜
。
。
4・・・ゲート電極、訃・・ゲートバス配線、6・・・
下部ゲート絶縁膜、7・・・ゲート絶縁膜、11・・・
ソースバス配線、12・・・ソース電極、13・・・ド
レイン電極、14・・・絵素電極、15・・・TPT、
16・・・付加容量用配線。
下部ゲート絶縁膜、7・・・ゲート絶縁膜、11・・・
ソースバス配線、12・・・ソース電極、13・・・ド
レイン電極、14・・・絵素電極、15・・・TPT、
16・・・付加容量用配線。
第1
図
第3図
第4図
Claims (1)
- 【特許請求の範囲】 1、絶縁性基板上にマトリクス状に配列された絵素電極
、該絵素電極の下方に形成された付加容量用電極、及び
該付加容量用電極と該絵素電極との間に配された誘電体
膜を備えたアクティブマトリクス基板であって、 該誘導体膜が二層構造を有し、該二層構造の上側の層と
下側の層とが互いに異なる材質で形成されているアクテ
ィブマトリクス基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63262350A JPH02108029A (ja) | 1988-10-17 | 1988-10-17 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63262350A JPH02108029A (ja) | 1988-10-17 | 1988-10-17 | アクティブマトリクス基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02108029A true JPH02108029A (ja) | 1990-04-19 |
Family
ID=17374526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63262350A Pending JPH02108029A (ja) | 1988-10-17 | 1988-10-17 | アクティブマトリクス基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02108029A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5745968A (en) * | 1980-08-29 | 1982-03-16 | Ibm | Capacitor with double dielectric unit |
JPS61184517A (ja) * | 1985-02-12 | 1986-08-18 | Sharp Corp | 薄膜素子 |
-
1988
- 1988-10-17 JP JP63262350A patent/JPH02108029A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5745968A (en) * | 1980-08-29 | 1982-03-16 | Ibm | Capacitor with double dielectric unit |
JPS61184517A (ja) * | 1985-02-12 | 1986-08-18 | Sharp Corp | 薄膜素子 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04163528A (ja) | アクティブマトリクス表示装置 | |
JP2682997B2 (ja) | 補助容量付液晶表示装置及び補助容量付液晶表示装置の製造方法 | |
JP2625268B2 (ja) | アクティブマトリクス基板 | |
WO2017076260A1 (zh) | 阵列基板及制作方法、显示面板及显示装置 | |
JPH04335617A (ja) | アクティブマトリクス基板 | |
JPH0580650B2 (ja) | ||
JPH0451120A (ja) | 薄膜電界効果型トランジスタ駆動液晶表示素子アレイ | |
KR100403931B1 (ko) | 박막트랜지스터 | |
JPH03149884A (ja) | 薄膜トランジスタ | |
JPH04265945A (ja) | アクティブマトリクス基板 | |
JPH0376589B2 (ja) | ||
JPH05119331A (ja) | アクテイブマトリツクス基板およびその製造方法 | |
JPH02108029A (ja) | アクティブマトリクス基板 | |
JPH02223924A (ja) | 表示パネルの製造方法 | |
JPH01102525A (ja) | 薄膜トランジスタアレー、その製造方法およびこれを用いた液晶表示装置 | |
JPS6112271B2 (ja) | ||
JPS6236687A (ja) | 表示装置 | |
JPH03114028A (ja) | 薄膜トランジスタマトリクスとその製造方法 | |
JPS6269670A (ja) | 表示装置用基板の製造方法 | |
JPH0812356B2 (ja) | アクティブ型液晶表示素子 | |
JPS61203484A (ja) | 表示装置用駆動回路基板及びその製造方法 | |
JPH06347831A (ja) | 薄膜トランジスタアレイ基板 | |
JP2003215634A (ja) | 薄膜トランジスタ液晶表示装置 | |
JPS63202720A (ja) | 液晶表示装置の製造方法 | |
JPH02113580A (ja) | 薄膜回路 |